JP2015005672A - Oxide transistor - Google Patents

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重和 笘井
Shigekazu Tomai
重和 笘井
雅敏 柴田
Masatoshi Shibata
雅敏 柴田
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出光興産株式会社
Idemitsu Kosan Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide an oxide transistor with excellent TFT characteristics using copper for a gate electrode.SOLUTION: The oxide transistor includes a gate electrode 5; a gate insulator film 7; an oxide semiconductor film 9; a source electrode 15; and a drain electrode 17. The gate electrode 5 at least includes copper. An S value is equal to or less than 0.2. An off current is equal to or less than 1×10A/μm. A Vth is equal to or larger than 0 V and equal to or less than 1.0 V.

Description

本発明は、酸化物トランジスタ及びそれを含む積層体に関する。 The present invention relates to oxide transistor and laminates comprising it.

近年、酸化物半導体を用いて液晶や有機EL素子を駆動させる技術が広まっている。 Recently, a technique for driving the liquid crystal and organic EL device using an oxide semiconductor is widespread. また、酸化物半導体はその移動度の高さを利用して、低温ポリシリコン(LTPS)と同様に、パネル表示だけでなく、映像信号を制御する回路(ゲートドライバ、デマルチプレクサ、シグナルドライバ)、又はタッチセンサー等のドライバに適用し、パネルの軽量化や生産工程の簡略化を図ることができる。 The oxide semiconductor used a height of the mobility, like the low-temperature polysilicon (LTPS), the panel display as well as circuitry for controlling the video signal (a gate driver, a demultiplexer, a signal driver), or applied to the touch sensor or the like of the driver, it is possible to simplify the weight and the production process of the panel.

一方、集積回路に目を向けると、配線抵抗や寄生容量の増大による信号遅延や消費電力の増大により、ムーアの法則に従う従来の集積化技術に対して懸念は年々高まる一方である。 On the other hand, Turning to the integrated circuit, the increase of signal delay and power consumption due to the wiring resistance and parasitic capacitance of increasing concern to conventional integration technology according to Moore's law is one growing year by year.
そこで、積層された極めて薄いチップ間と微細な金属マイクロバンプを介して接続する3次元集積化技術が、素子の微細化に頼るこれまでの半導体微細化限界を打破できる革新的な技術として期待されている。 Therefore, three-dimensional integration technology that connects via a very thin chip between the fine metal micro bumps are laminated, it is expected to be an innovative technique that can break the semiconductor scaling limitation so far relying on miniaturization of elements ing. そして、この配線工程に、従来の抵抗やコンデンサ程度の機能に加え、トランジスタ機能を設けて、電圧変換や消費電力を低減する技術が注目されている。 Then, the wiring process, in addition to conventional resistive and about capacitor functions by providing a transistor function, a technique for reducing the voltage conversion and power consumption has been attracting attention. 配線工程にトランジスタが搭載できるようになったのは、酸化物半導体のような比較的低温で作製可能な材料の出現と、低温プロセス技術の発展によるところが大きい。 The wiring process, the transistor can now mounted, and the advent of relatively low temperature can produce material such as an oxide semiconductor, largely due the development of low-temperature process techniques.

また、パワーデバイスの分野では、「高耐電圧」「大電流化」「高耐熱化」が製品に求められている。 In the field of power devices, "high withstand voltage" "large current" "high heat resistance" is sought product. 例えば、GaN系電子デバイスは,従来のSi系電子デバイスと比較し,高耐圧,低オン抵抗が実現できる可能性があり,電源の高効率化,小型化に大きく貢献するものと期待されている。 For example, GaN-based electronic device as compared with conventional Si-based electronic devices, high breakdown voltage, there is a possibility that a low on-resistance can be achieved, higher efficiency of the power supply, and is expected to contribute greatly to the miniaturization . GaNを用いたパワーデバイスとしてHFET(ヘテロ接合電界効果トランジスタ)がある。 There are HFET (Heterojunction Field Effect Transistor) as a power device using the GaN. HFETは、SiC基板上に、緩衝層であるAlN層、GaN層、AlGaN層が積層され、AlGaN層上にソース電極、ゲート電極、及びドレイン電極が設けられた構造を有する。 HFET has on SiC substrate, AlN layer is a buffer layer, GaN layer, an AlGaN layer are laminated, the source electrode on the AlGaN layer, a gate electrode, and a drain electrode are provided structure. また、GaN層及びAlGaN層のバンドギャップの違いにより、GaN層及びAlGaN層の界面に高濃度の二次元電子ガス層が形成される。 Also, the difference in the band gap of the GaN layer and the AlGaN layer, a high concentration two-dimensional electron gas layer is formed at the interface between the GaN layer and the AlGaN layer. 二次元電子ガス層の伝導帯はフェルミ準位よりエネルギー準位が低くなるため、HFETでは二次元電子ガス層がチャネルとなり、ゲートに電圧を印加しない状態であっても電流が流れるノーマリーオン状態となり、駆動回路や保護回路が複雑になるため問題となっている。 For the conduction band of the two-dimensional electron gas layer is the energy level than the Fermi level becomes lower, the two-dimensional electron gas layer in HFET is a channel, normally-on state current even in a state where no voltage is applied to the gate flows next, the drive circuit and the protection circuit has become a problem to become complicated. パワーデバイスをノーマリーオフ化させるために単純に電子濃度を減少させると、今度は素子の抵抗が増加するため、ノーマリーオフ化と低抵抗化の両立は非常に困難である。 When the power devices is reduced simply electron concentration in order to normally-off, this time because the resistance of the element increases, both of the normally-off and low resistance is very difficult. またデバイス構造を工夫してノーマリーオフ化を実現しようとする試みもなされているが、デバイスの構造が複雑化して製造コストが増大するといった問題がある。 Although attempts have been made to try to realize the normally-off by devising a device structure, there is a problem structure of the device is increased manufacturing cost and complexity. そこで、消費電力の増加を招くことなく、オフの状態を実現することのできる半導体装置を提供するものとして、パワートランジスタに電気的に接続するスイッチング用電界効果トランジスタをキャリア濃度の小さな酸化物半導体で構成する技術が開示されている(特許文献1,2)。 Therefore, without increasing the power consumption, as providing a semiconductor device capable of realizing a state of OFF, the switching field effect transistor electrically connected to the power transistor with a small oxide semiconductor carrier concentration construction technique has been disclosed (Patent documents 1 and 2).

特開2013−38349号公報 JP 2013-38349 JP 特開2012−256855号公報 JP 2012-256855 JP

このように、集積回路やパワーデバイスの機能追加として酸化物半導体を使う場面が増えているが、そのためには、銅配線を使いこなすことができれば、配線遅延の防止、大電流化などが実現できる。 Thus, although the scene using an oxide semiconductor is increasing as a function additional integrated circuits and power devices. For this purpose, if it can handle the copper wiring, prevent the wiring delay, and large current can be realized. しかしながら、銅は導電性に優れる一方で密着性や耐熱性に劣り、使いこなしが難しい。 However, copper is inferior in adhesion and heat resistance while excellent conductivity is difficult mastering. さらに、マイグレーションによって絶縁膜と反応・拡散する恐れがある。 Furthermore, there is a risk of reaction and diffusion between the insulating film by the migration. その結果、リーク電流の発生や、薄膜トランジスタ(TFT)のスイッチング性能を表すS値の劣化が発生する。 As a result, generation of leak current, degradation of S value representing the switching performance of a thin film transistor (TFT) is generated. S値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。 When the S value is large, it is necessary to apply a high gate voltage when switching from ON to OFF, there is a possibility that power consumption increases.

以上のことから、銅配線をゲート電極として適用するためには、350℃以下の低温で、酸化シリコン以外のパッシベーション性に優れた絶縁膜を成膜する必要があった。 From the above, in order to apply the copper wiring as the gate electrode, at a low temperature of 350 ° C. or less, it is necessary to deposit an excellent insulating film in the passivation of non-silicon oxide. さらに当該絶縁膜上にスパッタする酸化物半導体も、350℃以下の低温プロセスで行う必要があった。 Furthermore oxide semiconductor sputtering on the insulating film also had to be performed at a low temperature process of 350 ° C. or less. しかしながら、350℃以下の条件で得られた絶縁膜や酸化物半導体膜は未結合手や残留水素が多く存在するため、オフ電流が高くなり、S値も劣化しやすい。 However, since the insulating film and the oxide semiconductor film obtained under the following conditions 350 ° C. present many dangling bonds and residual hydrogen, it increases the off current easily deteriorate even S value. このためOn/Offのスイッチング特性が変わり、設定した電源電圧での動作が困難になるという課題があった。 Switching characteristics of this for On / Off changes, there is a problem that the behavior of the power supply voltage set becomes difficult.

本発明の目的は、ゲート電極に銅を用いて、良好なTFT特性が得られる酸化物トランジスタを提供することで、集積回路やパワーデバイスの高機能化をオンチップ構造で実現することにある。 An object of the present invention, using copper in the gate electrode, by providing an oxide transistor excellent TFT characteristics can be obtained is to achieve a high functionality of integrated circuits and power devices on-chip structure.

本発明によれば、以下の酸化物トランジスタ等が提供される。 According to the present invention, the following oxide transistor or the like is provided.
1. 1. ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、前記ゲート電極が少なくとも銅を含み、 Wherein the gate electrode, a gate insulating film, the oxide semiconductor film, a source electrode and a drain electrode, wherein the gate electrode includes at least copper,
S値が0.2以下、オフ電流が1×10 −15 A/μm以下、Vthが0V以上1.0V以下である酸化物トランジスタ。 S value is 0.2 or less, the off current is 1 × 10 -15 A / μm or less, oxide transistor Vth is 1.0V or less than 0V.
2. 2. 前記ゲート絶縁膜が、SiO を含まない1に記載の酸化物トランジスタ。 The gate insulating film, an oxide transistor according to 1 which does not include the SiO x.
3. 3. 前記ゲート絶縁膜が、Al、Ta、Hf、Y、Zr及びSiから選ばれる1種以上と、酸素及び/又は窒素との反応物を含む1又は2に記載の酸化物トランジスタ。 The gate insulating film, Al, Ta, Hf, Y, and one or more selected from Zr and Si, oxides transistors oxygen and / or described in 1 or 2 comprising the reaction product of nitrogen.
4. 4. 前記ゲート絶縁膜が、SiO を含まない膜と、SiO を含む膜と、を含む積層体である1〜3のいずれかに記載の酸化物トランジスタ。 The gate insulating film, an oxide transistor according to any one of 1 to 3 is a laminate comprising a film containing no SiO x, a film containing SiO 2, a.
5. 5. 前記酸化物半導体膜が、In,Ga,Zn,Al及びSnから選ばれる1種以上と、酸素を含む1〜4のいずれかに記載の酸化物トランジスタ。 The oxide semiconductor film is, In, Ga, Zn, and one or more selected from Al and Sn, oxides transistor according to any one of 1 to 4 containing oxygen.
6. 6. 前記酸化物半導体膜の水素濃度が、前記ゲート絶縁膜の水素濃度よりも高い1〜5のいずれかに記載の酸化物トランジスタ。 The oxide hydrogen concentration of the semiconductor film is an oxide transistor according to any one of higher 1-5 than the hydrogen concentration of the gate insulating film.
7. 7. 前記酸化物半導体膜の水素濃度が、5×10 20 atm/cm 以上、1×10 22 atm/cm 以下であり、前記ゲート絶縁膜の水素濃度が、1×10 16 atm/cm 以上、5×10 20 atm/cm 以下である1〜6のいずれかに記載の酸化物トランジスタ。 The hydrogen concentration of the oxide semiconductor film is, 5 × 10 20 atm / cm 3 or more, 1 × and the 10 22 atm / cm 3 or less, the hydrogen concentration of the gate insulating film is, 1 × 10 16 atm / cm 3 or more , 5 × 10 20 atm / cm 3 oxide transistor according to any one of the is 1-6 or less.
8. 8. 半導体デバイス層を有する半導体基板を少なくとも2つ積層した構造を有し、前記半導体基板のうち少なくとも1つが1〜7のいずれかに記載の酸化物トランジスタを含む積層体。 A semiconductor substrate having a semiconductor device layer has at least two stacked structure, the stacked body including the oxide transistor according to any one of the at least one 1-7 of the semiconductor substrate.

本発明によれば、ゲート電極に銅を用いて、良好なTFT特性が得られる酸化物トランジスタが提供できる。 According to the present invention, using copper in the gate electrode can be provided an oxide transistor excellent TFT characteristics can be obtained.

実施例1で製造した装置の概略を示す図である。 It is a diagram showing a schematic of a device produced in Example 1.

本発明の酸化物トランジスタは、ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、ゲート電極が少なくとも銅を含む。 Oxide transistor of the present invention includes a gate electrode, a gate insulating film, an oxide semiconductor film includes a source electrode and a drain electrode, a gate electrode at least copper. また、S値が0.2以下、オフ電流が1×10 −15 A/μm以下、Vthが0V以上1.0V以下である。 Further, S value is 0.2 or less, the off current is 1 × 10 -15 A / μm or less, Vth is below 1.0V or 0V.
本発明のトランジスタの構成として、例えば、ソース電極とドレイン電極の間に、酸化物半導体膜が介在してチャネル層として機能する構成が挙げられる。 As a structure of a transistor of the present invention, for example, between the source electrode and the drain electrode, and a structure in which an oxide semiconductor film serves as a channel layer interposed. ソース電極、ドレイン電極、酸化物半導体膜と、ゲート電極の間に、ゲート絶縁膜が設けることができる。 A source electrode, a drain electrode, an oxide semiconductor film, between the gate electrode can be a gate insulating film is provided.

例えば、絶縁膜に、Al、Ta、Hf、Y、Zr、Siから選ばれる1種以上と酸素及び又は窒素との反応物と用い、酸化物半導体に、In,Ga,Zn,Al,Snから選ばれる1種以上を用いることで、上記のトランジスタが得られる。 For example, the insulating film, Al, Ta, Hf, Y, Zr, using the reaction product of one or more oxygen and or nitrogen selected from Si, an oxide semiconductor, an In, Ga, Zn, Al, Sn, by using one or more selected, the above transistor is obtained.

本発明の酸化物トランジスタは、後プロセスに制約のある銅ゲート電極を用いてもS値等の動作特性に優れるため、高速動作が求められるドライバ回路に適用することができる。 Oxide transistor of the present invention, even when using a copper gate electrode with limited post process is excellent in operation characteristics of the S value and the like, can be applied to a driver circuit for which high-speed operation is required. また、プラスチック基板やフィルム基板に搭載したLCDやOLEDのドライバ回路としても使用することができる。 Further, it can also be used as a driver circuit of an LCD or OLED mounted on a plastic substrate or a film substrate. さらに、シリコン半導体によって作成したインバータ回路、不揮発性メモリ、電圧変換回路等の制御用として、銅をゲート配線したTFTを酸化物半導体としてオンチップで搭載することができる。 Further, the inverter circuit created by the silicon semiconductor, non-volatile memory, for the control such as the voltage converter circuit, it is possible to mount the copper with the gate wiring TFT on-chip as the oxide semiconductor.
以下、本発明の酸化物トランジスタの各層について説明する。 The following describes each layer of oxide transistor of the present invention.

[ゲート電極] [Gate electrode]
本発明の酸化物トランジスタは、酸化物半導体を駆動するゲート電極に銅を含む。 Oxide transistor of the present invention include copper gate electrode for driving the oxide semiconductor. 銅は純銅でもよいし、Mn等を含む合金でもよい。 Copper may be of pure copper, or an alloy containing Mn or the like. また、銅の拡散を防止するバリアメタルとして、ゲート電極にTiやSi(キャップメタル)を積層してもよいが、合金やキャップメタル付の銅は導電性の低下やプロセスの増加を招く場合があるため、純銅を使用することが好ましい。 Further, as a barrier metal for preventing diffusion of copper, if the gate electrode may be stacked Ti and Si (cap metal), but copper with alloy or cap metal may cause an increase in reduction and process of the conductive some reason, it is preferred to use pure copper. ゲート電極として、銅配線又は銅合金配線を用いることができる。 As the gate electrode, it is possible to use a copper wiring or a copper alloy wiring.

[ゲート絶縁膜] [Gate insulating film]
ゲート絶縁膜に用いる材料としては、銅拡散の抑制作用に優れた材料が好ましく、SiO 以外の材料が好ましい。 As a material used for the gate insulating film, preferably a material excellent in inhibitory action of copper diffusion, material other than SiO x is preferable. 具体的には、Al、Ta、Hf、Y、Zr及びSiから選ばれる1種以上と酸素及び/又は窒素との反応物が好ましく、Al やSiN が好ましい。 Specifically, Al, Ta, Hf, Y , is preferably a reaction product of one or more oxygen and / or nitrogen selected from Zr and Si, Al 2 O 3 and SiN x is preferable. これらの材料であると、S値、オフ電流及びVthに優れるTFTが得られる。 If it is these materials, S value, is TFT excellent in off-current and Vth is obtained.
また、ゲート絶縁膜は2層以上からなる積層体としてもよく、この場合、上記の材料を含む膜とSiO を含む膜との積層体としてもよい。 The gate insulating film may be a laminate of two or more layers, in this case, it may be a laminated body of a film containing film and SiO x containing the above materials.
尚、本願明細書において、SiO とはシリコン酸化物、SiN とはシリコン窒化膜を意味し、いずれも量論比からずれることがあるためxと記載している。 In the present specification, the SiO x silicon oxide, the SiN x means a silicon nitride film, both are described as x because it may deviate from the stoichiometric ratio.

また、スケーリング則による薄膜化に限界がある場合は、High−K膜(高誘電率膜)で膜厚を増やしてもよい。 Also, if there is a limit to the thinning by the scaling law, it may be increased film thickness High-K film (high dielectric constant film). ただし、シリコン単結晶との界面に接する場合は安定なシリコン酸化膜の方がよく、薄い酸化膜との積層構造としてHfSiO(N)/SiO やHfAlO(N)/SiO 等の組合せが好ましい。 However, if in contact with the interface between the silicon single crystal is better stable silicon oxide film, HfSiO (N) / SiO 2 or HfAlO (N) / SiO 2 or the like combination is preferred as the layered structure of the thin oxide film .

これらの材料はプラズマCVD,CAT−CVD、光−CVD、マイクロ波―CVD、MO−CVD、ICP−CVD,ALD法等によって堆積することができる。 These materials can be deposited plasma CVD, CAT-CVD, optical -CVD, microwave -CVD, MO-CVD, ICP-CVD, the ALD method.

ゲート絶縁膜中に存在する水素の濃度は5×10 20 atm/cm 以下であることが好ましい。 The concentration of hydrogen present in the gate insulating film is preferably 5 × 10 20 atm / cm 3 or less. 成膜プロセス上、水素濃度は通常1×10 16 atm/cm 以上である。 On the deposition process, the hydrogen concentration is usually 1 × 10 16 atm / cm 3 or more.
5×10 20 atm/cm 以下であると、ゲートリークを招くことなく、酸化物半導体側にドナーとして作用せず、Vthシフトを招く要因とならない。 If 5 × is 10 20 atm / cm 3 or less, without causing a gate leakage, it does not act as a donor in the oxide semiconductor side, not a factor of causing the Vth shift.

ゲート絶縁膜中の水素濃度は、より好ましくは1×10 atm/cm 以上、1×10 20 atm/cm 以下である。 The hydrogen concentration in the gate insulating film, and more preferably 1 × 10 1 atm / cm 3 or more and 1 × 10 20 atm / cm 3 or less.
ゲート絶縁膜中の水素濃度は、二次イオン質量分析法(SIMS)で測定する。 The hydrogen concentration in the gate insulating film is measured by secondary ion mass spectrometry (SIMS). 具体的には、実施例に記載の方法により測定する。 Specifically, measured by the method described in Examples.

尚、必要以上の水素混入を防止できるゲート絶縁膜の成膜方法として、原子層成長法(ALD)や誘導結合型プラズマ化学気相蒸着(ICP−CVD)が挙げられ、ALDによって成膜されたAl や、ICP−CVDによって成膜されたSiNx等が好ましい。 As the film forming method of the gate insulating film capable of preventing the hydrogen contamination than necessary, atomic layer deposition (ALD) or inductively coupled plasma chemical vapor deposition (ICP-CVD) and the like, is deposited by ALD and al 2 O 3, SiNx or the like which is formed by ICP-CVD is preferred.

[酸化物半導体膜] [Oxide semiconductor film]
酸化物半導体膜の材料としては、In,Ga,Zn,Al及びSnから選ばれる1種以上と酸素を含む酸化物半導体が好ましい。 The material of the oxide semiconductor film, In, Ga, Zn, an oxide semiconductor containing at least one oxygen selected from Al and Sn preferred. これらの材料であると、S値、オフ電流及びVthに優れるTFTが得られる。 If it is these materials, S value, is TFT excellent in off-current and Vth is obtained.
また、S値を急峻にする観点からインジウム錫亜鉛酸化物(ITZO)系材料が好ましい。 Further, indium tin zinc oxide from the viewpoint of a steep S value (ITZO) based materials are preferred. 安定性を向上するためにGaやAlを添加する場合は、Inの濃度は40原子%(at%)以上、Gaの濃度は30at%以下、Alの濃度は20at%以下が好ましい。 When adding Ga and Al in order to improve the stability, the concentration of In is 40 atomic% (at%) or more, the concentration of Ga is less 30 at%, the concentration of Al is preferably less 20at%.

また、酸化物半導体膜には結晶化させた酸化物半導体を用いることもでき、例えば、インジウム錫亜鉛酸化物(IGO)(例えばIn:Ga(原子比)=95:5)やインジウム亜鉛酸化物(IZO(登録商標))(例えばIn:Zn(原子比)=95:5)等、400℃以下で結晶化する材料が好ましい。 Further, the oxide semiconductor film can be an oxide semiconductor obtained by crystallizing, for example, indium tin zinc oxide (IGO) (e.g. an In: Ga (atomic ratio) = 95: 5) and indium zinc oxide (IZO (registered trademark)) (e.g., an in: Zn (atomic ratio) = 95: 5) or the like, the material is preferred to crystallize at 400 ° C. or less.
C軸配向させてもよいが、一般的にプロセス温度500℃以上が必要となるため、オーブンやホットプレート等基板毎加熱する方法は好ましくない。 May be C-axis orientation, but because generally process temperature 500 ° C. or higher is required, a method of heating an oven or a hot plate every substrate is not preferable. ランプアニールやレーザー結晶化等、酸化物半導体以外の部分が400℃以下に抑えられる方式であれば使用可能である。 Lamp annealing or laser crystallization, and the like, the portion other than an oxide semiconductor can be used as long as a method of suppressing the 400 ° C. or less.

酸化物半導体膜中に存在する水素の濃度は、5×10 20 atm/cm 以上、1×10 22 atm/cm 以下であることが好ましい。 The concentration of hydrogen present in the oxide semiconductor film, 5 × 10 20 atm / cm 3 or more and 1 × 10 22 atm / cm 3 or less. 水素濃度が5×10 20 atm/cm 以上であると、外部からの水素の侵入による変動が小さく、動作信頼性が保てる。 When the hydrogen concentration is 5 × 10 20 atm / cm 3 or more, the variation due to the penetration of hydrogen from the outside is small, it can keep in operation reliability. 水素濃度が1×10 22 atm/cm 以下であると、ドナーして作用することなくオフ電流が増加しない。 When the hydrogen concentration is 1 × 10 22 atm / cm 3 or less, the off current does not increase without acting in the donor.
酸化物半導体膜中の水素濃度は、1×10 21 atm/cm 以上、1×10 22 atm/cm 以下であることが好ましい。 The hydrogen concentration in the oxide semiconductor film, 1 × 10 21 atm / cm 3 or more and 1 × 10 22 atm / cm 3 or less.

また、酸化物半導体膜の水素濃度は、絶縁膜の水素濃度よりも高いと好ましい。 The hydrogen concentration in the oxide semiconductor film, when higher than the hydrogen concentration of the insulating film preferable. 酸化物半導体膜の水素濃度が絶縁膜より高いと、熱力学的に安定であり、経時変化を防止することができる。 When the hydrogen concentration in the oxide semiconductor film is higher than that of the insulating film, it is thermodynamically stable, it is possible to prevent aging.

[ソース・ドレイン電極] [Source-drain electrode]
ソース・ドレイン電極に用いる材料としては、Cuをはじめ、Al、Mo、Ti、W、Cr、ITO、IZO等を用いることができる。 As a material used for the source and drain electrodes, including Cu, it can be used Al, Mo, Ti, W, Cr, ITO, IZO, or the like. AlやCuを用いる場合、ヒロックを防止するため、MoやTiをコンタクト層としてもよい。 When using Al or Cu, for preventing hillocks, the Mo and Ti may be used as a contact layer.
単層、積層に関わらず、酸化物半導体と接触する金属材料は、酸化物半導体と仕事関数が近いことが要求され、4.2〜4.8eVの範囲が好ましい。 Monolayer, regardless of laminate, metallic material in contact with the oxide semiconductor is required to be close the oxide semiconductor and the work function in the range of 4.2~4.8eV is preferred. 例えばAuやPt等、仕事関数が5eVを超える材料をソース・ドレイン材料として用いると、ゲート電圧が低い場合に電子注入が阻害されるため好ましくない。 For example Au or Pt or the like, the use of material work function of greater than 5eV as source-drain material is not preferable because the electron injection is inhibited when the gate voltage is low. 従って、コンタクトメタルとしてはMo、Ti、ITO,IZO等が好ましい。 Therefore, the contact metal Mo, Ti, ITO, IZO or the like are preferable. また、Mo等吸湿性に心配のある金属は、TaやWを少量混ぜた合金としてもよい。 The metal with a worry Mo, hygroscopicity may be minor mixed alloy of Ta and W.

本発明の酸化物トランジスタは、S値が0.2以下、好ましくは0.15以下である。 Oxide transistor of the present invention, S value is 0.2 or less, preferably 0.15 or less. S値(Swing Factor)とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。 S value is (Swing Factor), when the gate voltage is increased from the OFF state, the drain current from the OFF state over the on state rises steeply, a value indicating the sharpness. 下記式で定義されるように、ドレイン電流が1桁(10倍)上昇するときのゲート電圧の増分をS値とする。 As defined by the following formula, an increment of the gate voltage when the drain current by one digit (10-fold) increases the S value. S値が小さいほど急峻な立ち上がりとなる(「薄膜トランジスタ技術のすべて」、鵜飼育弘著、2007年刊、工業調査会)。 As the S value is small, a sharp rise ( "All of the thin-film transistor technology", Ikuhiro Ukai al., 2007 annual, Industry Committee).
S値=dVg/dlog(Ids) S-value = dVg / dlog (Ids)
S値は、具体的には実施例に記載の方法により測定する。 S value is specifically determined by the method described in Example.

本発明の酸化物トランジスタは、オフ電流が1×10 −15 A/μm以下、好ましくは1×10 −16 A/μm以下である。 Oxide transistor of the present invention, the off current is 1 × 10 -15 A / μm or less, preferably 1 × 10 -16 A / μm or less. オフ電流はTFTのオフ電流をチャネル幅(μm)で除算した値を示す。 Off current denotes the value obtained by dividing the off-current of the TFT channel width ([mu] m).
オフ電流は、具体的には実施例に記載の方法により測定する。 Off current is specifically measured by the method described in Examples.

本発明の酸化物トランジスタは、Vthが0V以上1.0V以下、好ましくは0.1V以上0.5V以下である。 Oxide transistor of the present invention, Vth is more than 0V 1.0 V or less, preferably 0.1V or 0.5V or less.
Vthは、具体的には実施例に記載の方法により測定する。 Vth is specifically measured by the method described in Examples.

[酸化物トランジスタの製造方法] [Method of manufacturing an oxide transistor]
本発明の酸化物トランジスタは、例えば、3次元積層型チップ上の銅配線をゲート電極として、通常のTFTプロセスを適用して製造することができる。 Oxide transistor of the present invention, for example, as a gate electrode of copper wiring in the three-dimensional multilayer chip can be manufactured by applying ordinary TFT process.

[積層体] [Laminate]
本発明の積層体は、半導体デバイス層を有する半導体基板を少なくとも2つ積層した構造を有し、半導体基板のうち少なくとも1つが本発明の酸化物トランジスタを含む。 The laminate of the present invention has at least two stacked structure of the semiconductor substrate having a semiconductor device layer, at least one of the semiconductor substrate including the oxide transistor of the present invention.
半導体基板のうち、本発明の酸化物トランジスタ以外のものとしては、例えば、シリコン単結晶,SiC単結晶(4H,6H),GaN単結晶,Ga 単結晶等が挙げられる。 Of the semiconductor substrate, those other than oxide transistor of the present invention, for example, a silicon single crystal, SiC single crystal (4H, 6H), GaN single crystals, Ga 2 O 3 single crystal, and the like. なお、これらの結晶は、サファイアやSi,SiCなどの基板上に薄膜成長させたものや、AlN等のバッファ層を有する積層体でもよい。 Note that these crystals, sapphire, Si, or those obtained by thin film growth on a substrate such as SiC, or a laminated body having a buffer layer such as AlN.

例えば、パワー半導体としてGaNを用いる場合、HEMT構造にして高周波信号の電力増幅にする用途がある。 For example, when using the GaN as a power semiconductor, there are applications that for power amplification of a radio frequency signal in the HEMT structure. HEMTとは2次元電子ガスで満たされた層と、移動度の高い層とを分離設計することで、高周波動作を可能にした高速トランジスタである。 A layer filled with the two-dimensional electron gas is a HEMT, by separating designing a high mobility layer, a high-speed transistors that enables high frequency operation. その一方で、2次元電子ガスはゲートに電圧を印加しなくても電流が流れやすく、消費電力や安全面で問題となっていた。 On the other hand, two-dimensional electron gas current tends to flow even when no voltage is applied to the gate, which is a problem in power consumption and safety. そこで、オフ電流を低減するために、ノーマリーオフの半導体をパワー半導体にカスコード接続する方法がある。 Therefore, in order to reduce the off current, a method of cascoded semiconductors normally-off the power semiconductor. しかしながら従来の外付けでは素子のサイズが大きくなるため、オンチップで搭載したいとの要望があった。 However the conventional external because the size of the device increases, there has been a demand for the like mounted on-chip. さらに配線についてもゲート遅延の防止のため、従来のNi/Au系やPt系配線材料よりも銅配線が望まれる。 Furthermore, for for the prevention of gate delays wiring copper wiring it is desired than the conventional Ni / Au-based or Pt-based wiring material. この場合も銅の耐熱性を考慮して、HEMT上に搭載する半導体のプロセスは400℃以下で行う必要がある。 In this case considering the heat resistance of the copper also, semiconductor processes to be mounted on the HEMT should be carried out at 400 ° C. or less.

半導体基板の積層数は特に限定されないが、通常2〜8である。 Number of stacked semiconductor substrate is not particularly limited, but is usually 2-8. 複数の半導体基板のうち、1又は2以上が本発明の酸化物トランジスタであればよく、好ましくは全部が本発明の酸化物トランジスタである。 Among the plurality of semiconductor substrates may be any oxide transistor of 1 or 2 or the present invention are preferably oxide transistor of all of the present invention.

本発明の酸化物トランジスタ、積層体は、例えば、メモリやCPU等の集積回路やパワーデバイスのインタフェース回路等に好適に用いることができる。 Oxide transistor, the laminate of the present invention, for example, can be suitably used in the memory and interface circuits of the integrated circuit and power devices such as a CPU or the like.

実施例1 Example 1
[TFTの作製] [Preparation of TFT]
図1に示す装置を製造した。 It was prepared the apparatus shown in FIG.
基板として、4インチのシリコンウェハー(n型:n−Si)1の上に、プラズマCVD法を用いて、低誘電率の層間絶縁膜としてSiOC膜3を150℃で300nm成膜した。 As the substrate, a 4-inch silicon wafer (n-type: n-Si) on the 1, using the plasma CVD method, an SiOC film 3 as an interlayer insulating film having a low dielectric constant and 300nm deposited at 0.99 ° C.. 次に、フォトリソグラフィーとドライエッチ(CF /Ar)法を用いてゲート電極用の溝を作成した。 Next, create a groove for the gate electrode by photolithography and dry etching (CF 4 / Ar) method. 続いて、スパッタ法により純銅を成膜し、CMP研磨により銅配線(ゲート電極)5を完成させた。 Subsequently, pure copper is deposited by sputtering, thereby completing the copper wiring (gate electrode) 5 by CMP polishing.

この基板をスパッタ装置に装着し、SiN をターゲットとしてRFスパッタを行い、膜厚30nmの絶縁膜(拡散防止膜)(ゲート絶縁膜)7を得た。 Mounting the substrate in the sputtering apparatus performs RF sputtering SiN x as a target to obtain an insulating film (diffusion prevention layer) (gate insulating film) 7 having a thickness of 30 nm. 続いて、表1に示す組成を有するインジウム錫亜鉛酸化物(ITZO)をターゲットとしてDCスパッタを行い、膜厚40nmの酸化物半導体層(ITZO層)を得た。 Then, it performs DC sputtering indium tin zinc oxide having a composition shown in Table 1 (ITZO) as a target, to obtain the oxide semiconductor layer with a thickness of 40nm to (ITZO layer). 続いてフォトリソグラフィーとドライエッチ(CF /CH )を行い、チャネルの形状に加工し、チャネル領域(酸化物半導体膜)9を作製した。 Following a photolithography and dry etching (CF 4 / CH 4) and, then processed into the shape of the channel to produce a channel region (the oxide semiconductor film) 9.

次に、プラズマCVD法により層間絶縁膜としてSiO 膜11を150℃で300nm成膜後、再度フォトリソとドライエッチ法を用いてビアホール13を空けた。 Then, after 300nm formed by an SiO 2 film 11 0.99 ° C. as an interlayer insulating film by a plasma CVD method, spaced via holes 13 again using photolithography and dry etching.
最後に、ソース・ドレイン電極15,17として、Ti(10nm)、Al(50nm)の順にスパッタ成膜し、再びフォトリソグラフィーとウェットエッチング(関東化学株式会社製専用薬液)によりソース・ドレイン形状に加工した。 Finally working as source and drain electrodes 15, 17, Ti (10 nm), the Al deposited by sputtering in this order (50 nm), again photolithography and wet etching (Kanto Chemical Co., Ltd. dedicated chemical) to the source-drain configuration did. 尚、上記各層の他の成膜条件は表1に示す通りである。 The other deposition conditions of each layer are as shown in Table 1.

上述したように、多層積層体の構成要件を考慮して、シリコンウェハーにLow−k材料に銅配線が埋め込まれた基板を、本実施例で使用した。 As described above, in consideration of the configuration requirements of the multi-layer laminate, the substrate on which the copper wiring is buried in Low-k material on a silicon wafer, was used in this example. 本基板を用いて良好なTFT特性が得られれば、既存のデバイス性能を劣化することなく、配線工程にTFT機能が追加できることを意味する。 As long it obtained satisfactory TFT characteristics with the substrate, without deteriorating the existing device performance, which means that the TFT function can be added to the wiring process.

[TFTの評価:トランジスタ特性] [TFT rating: transistor characteristics]
上記で得た銅ゲート電極付TFTについて、トランジスタ特性をKEYTHLEYの半導体評価装置SCS4200を用いて評価した。 For the copper gate electrode with TFT obtained above, and the transistor characteristics were evaluated using the semiconductor evaluating device SCS4200 the KEYTHLEY. 具体的に、Vds=0.1Vとし、Vgsを−20Vから20Vまで変化させ、S値、Off電流、Vth、電界効果移動度を評価した。 Specifically, the Vds = 0.1 V, while changing the Vgs from -20V to 20V, and rated S value, Off current, Vth, the field effect mobility.
尚、S値はVgsを増加させてIdsが10 −9 Aから10 −8 Aまで変化する際のIdsの傾きから求めた。 Incidentally, S values were determined from the slope of Ids when changing from increasing the Vgs Ids is 10 -9 A to 10 -8 A. オフ電流は、−1Vから0Vまでのオフ電流値を本評価に使用したチャネルの幅10μmで除算した値を採用した。 Off current was employed a value obtained by dividing the channel width 10μm of using the off current value to 0V to the voted -1 V. VthはOn電流が立ち上がる電圧として、Idsが10 −12 Aを超えた時点のゲート電圧とした。 Vth is the voltage that causes On current rises, and the gate voltage at which Ids exceeds 10 -12 A.

測定の結果、S値は0.15(V/dec)、オフ電流は<10 −15 (A/μm)、Vthは0.9V、電界効果移動度(線形領域)は30(cm /Vs)であった。 As a result of the measurement, S value is 0.15 (V / dec), the off current is <10 -15 (A / μm) , Vth is 0.9V, the field effect mobility (linear region) is 30 (cm 2 / Vs )Met. 結果を表1に示す。 The results are shown in Table 1.

[TFTの評価:結晶性] [TFT rating: crystalline]
酸化物半導体膜の結晶性について、XRDにより確認した。 The crystallinity of the oxide semiconductor film was also examined by XRD. XRDの測定条件は以下の通りである。 The measurement conditions of XRD are as follows.
装置:(株)リガク製Ultima−III Apparatus :( stock) manufactured by Rigaku Ultima-III
X線:Cu−Kα線(波長1.5406Å、グラファイトモノクロメータにて単色化) X-ray: Cu-K [alpha line (monochromatic at a wavelength 1.5406 Å, graphite monochromator)
2θ−θ反射法、連続スキャン(1.0°/分) 2 [Theta]-theta reflection method, continuous scan (1.0 ° / min)
サンプリング間隔:0.02° Sampling interval: 0.02 °
スリットDS、SS:2/3°、RS:0.6mm Slit DS, SS: 2/3 °, RS: 0.6mm

[TFTの評価:水素濃度] [TFT evaluation of: hydrogen concentration]
膜中の水素濃度測定方法は、二次イオン質量分析法(SIMS)によって測定した(SIMSの詳細は、例えば、二次イオン質量分析法表面分析技術選書、日本表面科学会(編集)、(丸善)等を参照)。 Hydrogen concentration measuring method in the film was measured by secondary ion mass spectrometry (SIMS) (the details of SIMS, for example, secondary ion mass spectrometry surface analysis techniques Sensho, Surface Science Society of Japan (edited) (Maruzen ) see, etc.).

実施例2〜12、比較例1〜5 Examples 2 to 12, Comparative Examples 1 to 5
[TFTの作製・評価] [Preparation and Evaluation of TFT]
表1に示す組成を有するターゲットを用い、表2に示す条件とした他は実施例1と同様にしてTFTの作製し、評価した。 Using a target having the composition shown in Table 1, except that the conditions shown in Table 2 in the same manner as in Example 1 was prepared in the TFT, and evaluated. 結果を表2、3に示す。 The results are shown in Table 2 and 3.

尚、表1、2中の省略記載は、それぞれ下記を意味する。 Incidentally, omission described in Tables 1 and 2, respectively the following meanings.
「ITZAO」:インジウム錫亜鉛アルミニウム酸化物「IGO」:インジウムガリウム酸化物「IZO」:インジウム亜鉛酸化物「IGZO」:インジウムガリウム亜鉛酸化物「Cu−Mn」:銅−マンガン合金「HfN/HfSiNO」:窒化ハフニウム/窒化酸化ハフニウムシリコン「ALD」:原子層成長法「ICP−CVD」:誘導結合型プラズマ化学気相蒸着「ECR−SPT」:電子サイクロトロン共鳴スパッタリング「PI」:ポリイミド「PAr」:ポリアリレート「Cu/Ti」:Tiを積層した銅「表面波PE−CVD」:表面波プラズマ化学気相成長法 "ITZAO": indium tin zinc aluminum oxide "IGO": indium gallium oxide "IZO": indium zinc oxide "IGZO": indium gallium zinc oxide "Cu-Mn": Copper - manganese alloy "HfN / HfSiNO" : hafnium / hafnium oxynitride silicon "ALD": atomic layer deposition "ICP-CVD": inductively coupled plasma chemical vapor deposition "ECR-SPT": electron cyclotron resonance sputtering "PI" polyimide "PAr": poly arylate "Cu / Ti": copper by laminating Ti "surface wave PE-CVD": a surface wave plasma chemical vapor deposition

比較例1で得られたTFTは性能上問題ないが、ゲート電極にCrを用いているため、高周波動作させた場合にゲート遅延の問題が生じる。 TFT obtained in Comparative Example 1 is no problem in performance, due to the use of Cr to the gate electrode, the problem of the gate delay when obtained by high-frequency operation occurs.

本発明の酸化物トランジスタは、液晶や有機EL素子等の駆動素子、制御回路、集積回路、パワーデバイス等に使用できる。 Oxide transistor of the present invention, the drive element such as a liquid crystal or an organic EL device, the control circuit, the integrated circuit can be used to power devices.

1 シリコンウェハー 3 SiOC膜(層間絶縁膜) 1 silicon wafer 3 SiOC film (interlayer insulating film)
5 銅配線(ゲート電極) 5 copper wiring (gate electrode)
7 絶縁膜(ゲート絶縁膜) 7 insulating film (gate insulating film)
9 チャネル領域(酸化物半導体膜) 9 channel region (the oxide semiconductor film)
11 SiO 膜(層間絶縁膜) 11 SiO 2 film (interlayer insulating film)
13 ビアホール15,17 ソース・ドレイン電極 13 via holes 15, 17 source and drain electrodes

Claims (8)

  1. ゲート電極、ゲート絶縁膜、酸化物半導体膜、ソース電極及びドレイン電極を含み、前記ゲート電極が少なくとも銅を含み、 Wherein the gate electrode, a gate insulating film, the oxide semiconductor film, a source electrode and a drain electrode, wherein the gate electrode includes at least copper,
    S値が0.2以下、オフ電流が1×10 −15 A/μm以下、Vthが0V以上1.0V以下である酸化物トランジスタ。 S value is 0.2 or less, the off current is 1 × 10 -15 A / μm or less, oxide transistor Vth is 1.0V or less than 0V.
  2. 前記ゲート絶縁膜が、SiO を含まない請求項1に記載の酸化物トランジスタ。 The gate insulating film, an oxide transistor according to claim 1 which does not include the SiO x.
  3. 前記ゲート絶縁膜が、Al、Ta、Hf、Y、Zr及びSiから選ばれる1種以上と、酸素及び/又は窒素との反応物を含む請求項1又は2に記載の酸化物トランジスタ。 The gate insulating film, Al, Ta, Hf, Y, oxide transistor according to claim 1 or 2 comprising the reaction product of at least one member selected from Zr and Si, and oxygen and / or nitrogen.
  4. 前記ゲート絶縁膜が、SiO を含まない膜と、SiO を含む膜と、を含む積層体である請求項1〜3のいずれかに記載の酸化物トランジスタ。 The gate insulating film, a film containing no SiO x, an oxide transistor according to any one of claims 1 to 3 film and a laminate comprising a containing SiO 2.
  5. 前記酸化物半導体膜が、In,Ga,Zn,Al及びSnから選ばれる1種以上と、酸素を含む請求項1〜4のいずれかに記載の酸化物トランジスタ。 The oxide semiconductor film is, In, Ga, Zn, oxide transistor according to claim 1 comprising one or more selected from Al and Sn, and oxygen.
  6. 前記酸化物半導体膜の水素濃度が、前記ゲート絶縁膜の水素濃度よりも高い請求項1〜5のいずれかに記載の酸化物トランジスタ。 The oxide hydrogen concentration of the semiconductor film is an oxide transistor according to any one of the gate insulating film higher claims 1-5 than the hydrogen concentration of.
  7. 前記酸化物半導体膜の水素濃度が、5×10 20 atm/cm 以上、1×10 22 atm/cm 以下であり、前記ゲート絶縁膜の水素濃度が、1×10 16 atm/cm 以上、5×10 20 atm/cm 以下である請求項1〜6のいずれかに記載の酸化物トランジスタ。 The hydrogen concentration of the oxide semiconductor film is, 5 × 10 20 atm / cm 3 or more, 1 × and the 10 22 atm / cm 3 or less, the hydrogen concentration of the gate insulating film is, 1 × 10 16 atm / cm 3 or more , oxide transistor according to claim 1 is 5 × 10 20 atm / cm 3 or less.
  8. 半導体デバイス層を有する半導体基板を少なくとも2つ積層した構造を有し、前記半導体基板のうち少なくとも1つが請求項1〜7のいずれかに記載の酸化物トランジスタを含む積層体。 A semiconductor substrate having a semiconductor device layer has at least two stacked structure, the stacked body including the oxide transistor according to any one of at least one claims 1 to 7 of the semiconductor substrate.
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