JP2010040815A

JP2010040815A - Vertical field effect transistor, and image display apparatus

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Publication number: JP2010040815A
Application number: JP2008202727A
Authority: JP
Inventors: Toshitaka Kawashima; 利孝河嶋; Hiroyuki Okita; 裕之沖田; Shina Kirita; 科桐田; Mikihiro Taketomo; 幹裕竹友
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2008-08-06
Filing date: 2008-08-06
Publication date: 2010-02-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a vertical field effect transistor in which an element area that an element occupies on a base can be made small and an off current is small, and to provide an image display apparatus using the same. <P>SOLUTION: A source electrode 3 which is a little thicker than a drain electrode 7, an insulating layer 5 which is a little thinner than the drain electrode 7, and the drain electrode 7, are stacked on an insulating substrate 1. A lower insulating layer 2 which is as thick as the drain electrode 7, a gate electrode 4 which is as thick as the source electrode 3, and an upper insulating layer 6 which is as thick as the insulating layer 5 are stacked on one side of the stack across a gap portion. At the gap portion, a semiconductor layer 8 coming into contact with the side surface of the stack and a gate insulating film 6g are disposed to form the vertical field effect transistor. As the material of the semiconductor layer 8, zinc oxide is used, which has a "c" axis aligned in a film forming direction and shows excellent mobility in the "c"-axis direction. A transistor which is transparent to visible light is formed by using the zinc oxide doped with impurities as an electrode material. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体材料として酸化亜鉛を用いる縦型電界効果トランジスタ、及びそれを用いた画像表示装置に関するものである。 The present invention relates to a vertical field effect transistor using zinc oxide as a semiconductor material, and an image display device using the same.

薄膜トランジスタ（以下、ＴＦＴと略記する。）は、電子回路、特に画像表示装置のアクティブマトリックス回路における画素トランジスタなどとして広く用いられている。 Thin film transistors (hereinafter abbreviated as TFTs) are widely used as pixel transistors in electronic circuits, particularly active matrix circuits of image display devices.

図１１（ａ）は、後述の特許文献１に従来例として示されている、横型の電界効果トランジスタ（以下、ＦＥＴと略記することがある。）として構成されたＴＦＴの構造を示す断面図である。横型ＦＥＴ１００では、絶縁性基板１０１の上にゲート電極１０２が設けられ、その上にゲート絶縁膜１０３を介して半導体層１０４が設けられ、さらにその上にソース電極１０５およびドレイン電極１０６が配置されている。 FIG. 11A is a cross-sectional view showing a structure of a TFT configured as a horizontal field effect transistor (hereinafter sometimes abbreviated as FET), which is shown as a conventional example in Patent Document 1 described later. is there. In the lateral FET 100, a gate electrode 102 is provided on an insulating substrate 101, a semiconductor layer 104 is provided thereon via a gate insulating film 103, and a source electrode 105 and a drain electrode 106 are further provided thereon. Yes.

横型ＦＥＴ１００の動作時には、ゲート電極１０２に印加されるゲート電圧によって、ソース電極１０５とドレイン電極１０６との間の、ゲート絶縁膜１０３近傍の半導体層１０４中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長１０７はソース電極１０５とドレイン電極１０６との間の間隙部（ギャップ）の大きさによって決まり、間隙部の長さ（ギャップ長）とほぼ同じ大きさになる。チャネル長１０７の最小値は、電極１０５および１０６をパターニングするフォトリソグラフィなどの加工技術によって制限され、光学的には数十ｎｍ程度が限界である。大面積の表示画面に形成されるＴＦＴでは、生産性などを考慮すると、実用的なチャネル長１０７の最小値は数μｍ程度である。 During the operation of the lateral FET 100, a channel region is formed in the semiconductor layer 104 near the gate insulating film 103 between the source electrode 105 and the drain electrode 106 by the gate voltage applied to the gate electrode 102, and flows through the channel region. The current is controlled by the gate voltage. In this case, the channel length 107 is determined by the size of the gap (gap) between the source electrode 105 and the drain electrode 106, and is almost the same as the length of the gap (gap length). The minimum value of the channel length 107 is limited by a processing technique such as photolithography for patterning the electrodes 105 and 106, and is optically limited to about several tens of nm. In a TFT formed on a large-area display screen, the practical minimum channel length 107 is about several μm in consideration of productivity.

現在実用化されているＴＦＴでは、半導体層を構成する半導体材料としてアモルファスシリコンまたは多結晶シリコンが一般に用いられている。また、シリコン系ＴＦＴとは異なる特徴を有するＴＦＴを目指して、半導体材料として金属酸化物半導体材料や有機半導体材料を用いるＴＦＴが検討されている。 In TFTs currently in practical use, amorphous silicon or polycrystalline silicon is generally used as a semiconductor material constituting the semiconductor layer. Further, TFTs using a metal oxide semiconductor material or an organic semiconductor material as a semiconductor material have been studied aiming at a TFT having characteristics different from that of a silicon-based TFT.

一方、特許文献１などには、縦型の電界効果トランジスタとして構成されたＴＦＴが提案されている。図１１（ｂ）は、その構造の一例を示す断面図である。縦型ＦＥＴ２００では、絶縁性基板２０１の上に、ソース電極２０２と半導体層２０３とドレイン電極２０４とが順に積層されている。この積層体の一方の側面に接して基板２０１に垂直な方向にゲート絶縁膜２０５が設けられ、ゲート絶縁膜２０５を挟んで積層体に対向する位置にゲート電極２０６が設けられている。 On the other hand, Patent Document 1 proposes a TFT configured as a vertical field effect transistor. FIG. 11B is a cross-sectional view showing an example of the structure. In the vertical FET 200, a source electrode 202, a semiconductor layer 203, and a drain electrode 204 are sequentially stacked on an insulating substrate 201. A gate insulating film 205 is provided in contact with one side surface of the stacked body in a direction perpendicular to the substrate 201, and a gate electrode 206 is provided at a position facing the stacked body with the gate insulating film 205 interposed therebetween.

縦型ＦＥＴ２００の動作時には、ゲート電極２０６に印加されるゲート電圧によって、ゲート絶縁膜２０５近傍の半導体層２０３中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長２０７はソース電極１０５とドレイン電極１０６との間の間隔、すなわち半導体層２０３の厚さによって決まり、半導体層２０３の厚さとほぼ同じ大きさになる。従って、チャネル長２０７は、横型ＦＥＴ１００と異なり、電極をパターニングする工程とは無関係に、半導体層２０３を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ２００では、横型ＦＥＴ１００に比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に生産性よく作製することができる。 When the vertical FET 200 is operated, a channel region is formed in the semiconductor layer 203 in the vicinity of the gate insulating film 205 by the gate voltage applied to the gate electrode 206, and the current flowing through the channel region is controlled by the gate voltage. In this case, the channel length 207 is determined by the distance between the source electrode 105 and the drain electrode 106, that is, the thickness of the semiconductor layer 203, and is approximately the same as the thickness of the semiconductor layer 203. Therefore, unlike the lateral FET 100, the channel length 207 can be controlled by the film formation speed, the film formation time, or the like when forming the semiconductor layer 203 regardless of the electrode patterning step. For this reason, in the vertical FET 200, an FET having a remarkably short channel length (for example, about 0.1 μm) as compared with the lateral FET 100 can be easily manufactured with high productivity.

特許文献１には、半導体層を構成する半導体材料として、ペンタセンなどの有機半導体材料や、酸化亜鉛などの金属酸化物半導体材料が例示されている。これらの半導体材料はシリコンに比べて移動度が小さいが、チャネル長の短い縦型ＦＥＴ２００として構成されることによってトランジスタ性能が著しく向上し、実用的なＴＦＴとして用いることが可能になると説明されている。 Patent Document 1 exemplifies organic semiconductor materials such as pentacene and metal oxide semiconductor materials such as zinc oxide as semiconductor materials constituting the semiconductor layer. Although these semiconductor materials have a smaller mobility than silicon, it is described that the transistor performance is remarkably improved by being configured as a vertical FET 200 having a short channel length, and can be used as a practical TFT. .

図１２は、画素トランジスタとしてＴＦＴを用い、アクティブマトリックス方式によって画像表示装置を駆動する回路の構成を、液晶表示装置を例として示す説明図（ａ）、および画素の構成を示す斜視図（ｂ）である（例えば、山崎照彦、川上英昭、堀浩雄監修、カラーＴＦＴ液晶ディスプレイ（改訂版）、共立出版（2005）、p.77 参照。）。この表示装置では、各行の画素を選択するための走査線４１と、各列の画素にデータ信号を送り込むためのデータ線４２とが格子状に設けられ、それらが交叉する位置に各１個の画素３００がマトリックス状に配置されている。 FIG. 12 is an explanatory diagram (a) illustrating a configuration of a circuit for driving an image display device by an active matrix method using a TFT as a pixel transistor, and a perspective view (b) illustrating a configuration of a pixel. (For example, see Teruhiko Yamazaki, Hideaki Kawakami, Hiroo Hori, Color TFT LCD (revised version), Kyoritsu Shuppan (2005), p. 77). In this display device, scanning lines 41 for selecting pixels in each row and data lines 42 for sending data signals to the pixels in each column are provided in a grid pattern, one at each crossing position. Pixels 300 are arranged in a matrix.

画素３００は、表示素子３１０とＴＦＴ３２０などからなる。液晶表示装置では、表示素子３１０は、共通電極と、これに対向する表示電極３１１と、両電極間に挟まれた液晶層とからなり、キャパシタを形成している。回路的には、表示素子３１０は、補助容量３３０とともにキャパシタとしてアクティブマトリックス回路に組み込まれている。ＴＦＴ３２０は、通常、図１１（ａ）に例示した横型ＦＥＴとして構成されたＴＦＴ（以下、横型ＴＦＴと略記する。）である。ＴＦＴ３２０のゲート電極３２２は走査線４１に接続され、ソース電極３２５はデータ線４２に接続され、ドレイン電極３２６は表示素子３１０の表示電極３１１に接続されている。 The pixel 300 includes a display element 310, a TFT 320, and the like. In the liquid crystal display device, the display element 310 includes a common electrode, a display electrode 311 facing the common electrode, and a liquid crystal layer sandwiched between both electrodes, and forms a capacitor. In terms of circuit, the display element 310 is incorporated in the active matrix circuit as a capacitor together with the auxiliary capacitor 330. The TFT 320 is normally a TFT configured as a lateral FET illustrated in FIG. 11A (hereinafter abbreviated as a lateral TFT). The gate electrode 322 of the TFT 320 is connected to the scanning line 41, the source electrode 325 is connected to the data line 42, and the drain electrode 326 is connected to the display electrode 311 of the display element 310.

このように構成された液晶表示装置において、各画素３００は、走査回路４３およびデータ・ドライバ回路４４によって下記のように走査される。すなわち、１サイクルの間の一定期間、走査回路４３から１つの走査線４１に選択パルスが出力される。この結果、この走査線４１に対応する行の各画素３００では、ＴＦＴ３２０のゲート電極３２２に選択パルスが印加され、ＴＦＴ３２０がオン状態になる。そして、この一定期間の間にデータ・ドライバ回路４４から各データ線４２に輝度信号が順次出力され、各画素３００の表示素子３１０が構成するキャパシタは、輝度信号電圧に充電または放電される。１つの行の全画素の走査が終了すると、次の行の走査線４１に選択パルスが出力され、上記と同様にして新しい行の各画素が順次走査される。以上の動作を繰り返して、１サイクルの間に全ての画素が１度ずつ選択される。表示素子３１０が構成するキャパシタに蓄えられた輝度信号電圧は、次のサイクルでこの画素が選択されるまで保持される。 In the liquid crystal display device configured as described above, each pixel 300 is scanned by the scanning circuit 43 and the data driver circuit 44 as follows. That is, a selection pulse is output from the scanning circuit 43 to one scanning line 41 for a certain period of one cycle. As a result, in each pixel 300 in the row corresponding to the scanning line 41, the selection pulse is applied to the gate electrode 322 of the TFT 320, and the TFT 320 is turned on. Then, during this fixed period, the luminance signal is sequentially output from the data driver circuit 44 to each data line 42, and the capacitor constituting the display element 310 of each pixel 300 is charged or discharged to the luminance signal voltage. When the scanning of all the pixels in one row is completed, a selection pulse is output to the scanning line 41 in the next row, and each pixel in a new row is sequentially scanned in the same manner as described above. By repeating the above operation, all the pixels are selected once during one cycle. The luminance signal voltage stored in the capacitor constituting the display element 310 is held until this pixel is selected in the next cycle.

特開２００３−１１０１１０号公報（第３、４、及び６〜９頁、図１及び７）JP2003-110110A (pages 3, 4, and 6-9, FIGS. 1 and 7)

図１２（ｂ）に示したように、１つの画素３００は、通常、表示素子３１０が占める表示領域３０１と、ＴＦＴ３２０が占める制御領域３０２とに分割されている。制御領域３０２は画像を表示する光が透過しない暗部であるので、制御領域３０２の面積が全画素面積に対して占める割合が大きいと、表示輝度が低下して、液晶表示装置のコントラストが低下する。 As shown in FIG. 12B, one pixel 300 is usually divided into a display area 301 occupied by the display element 310 and a control area 302 occupied by the TFT 320. Since the control region 302 is a dark portion that does not transmit light for displaying an image, if the ratio of the area of the control region 302 to the total pixel area is large, the display luminance is lowered and the contrast of the liquid crystal display device is lowered. .

単位面積当たりの画素数が多くなるほど、画素数に反比例して画素面積が小さくなるのに対し、制御領域３０２の面積はほとんど変化しないので、制御領域３０２が存在することによるコントラストの低下は、高精細度の液晶表示装置ほど著しい（例えば、山崎照彦、川上英昭、堀浩雄監修、カラーＴＦＴ液晶ディスプレイ（改訂版）、共立出版（2005）、p.119 参照。）。 As the number of pixels per unit area increases, the pixel area decreases in inverse proportion to the number of pixels. On the other hand, since the area of the control region 302 hardly changes, the decrease in contrast due to the presence of the control region 302 is high. Finer liquid crystal display devices are remarkable (see, for example, Teruhiko Yamazaki, Hideaki Kawakami, Hiroo Hori, Color TFT liquid crystal display (revised version), Kyoritsu Shuppan (2005), p.119).

これまで液晶表示装置を例として説明してきたが、アクティブマトリックス方式によって画像表示装置を駆動する限り、液晶素子以外の別の表示素子を用いる画像表示装置であっても、事情は同じである。本明細書でいう画像表示装置とは、多数の表示素子ごとに出射光または反射光の光量を制御することによって、文字や図や写真などのデータを画像として表示する装置のことであり、液晶素子以外の別の表示素子として、エレクトロルミネッセンス素子や、プラズマ表示素子や、電気化学表示素子などを挙げることができる。これらの表示素子を用いる画像表示装置では、画素トランジスタで表示素子を駆動する回路構成は表示素子の特性に応じて変化するが、図１２（ｂ）に示した、画素３００が表示領域３０１と制御領域３０２とに分割される基本構成は同じである。 The liquid crystal display device has been described above as an example. However, as long as the image display device is driven by the active matrix method, the situation is the same even if the image display device uses another display element other than the liquid crystal element. The image display device referred to in this specification is a device that displays data such as characters, figures, and photographs as an image by controlling the amount of emitted light or reflected light for each of a number of display elements. As another display element other than the element, an electroluminescence element, a plasma display element, an electrochemical display element, and the like can be given. In an image display device using these display elements, the circuit configuration for driving the display elements with pixel transistors varies depending on the characteristics of the display elements. However, the pixel 300 shown in FIG. The basic configuration divided into the region 302 is the same.

従って、高精細度で、かつコントラストの高い画像表示装置を実現するには、制御領域３０２が占める面積をできるだけ小さくすることが望ましい。しかし、前述したように、横型ＴＦＴを画素トランジスタとして用いる限り、その大きさを数μｍ以下にすることは難しい。そこで、縦型ＦＥＴとして構成されたＴＦＴ（以下、縦型ＴＦＴと略記する。）を画素トランジスタとして用いることによって、制御領域３０２の面積を縮小させることが考えられる。例えば、図１１（ｂ）に示した、特許文献１で提案されている縦型ＴＦＴ２００では、ソース電極２０２とドレイン電極２０４が上下に重なっていることから、基板上で素子が占める素子面積は、横型ＴＦＴに比べて確実に小さくなると考えられる。 Therefore, in order to realize a high-definition and high-contrast image display device, it is desirable to make the area occupied by the control region 302 as small as possible. However, as described above, as long as the lateral TFT is used as a pixel transistor, it is difficult to reduce its size to several μm or less. Thus, it is conceivable to reduce the area of the control region 302 by using a TFT configured as a vertical FET (hereinafter abbreviated as a vertical TFT) as a pixel transistor. For example, in the vertical TFT 200 proposed in Patent Document 1 shown in FIG. 11B, since the source electrode 202 and the drain electrode 204 overlap each other, the element area occupied by the element on the substrate is It is considered that it will surely become smaller than the horizontal TFT.

しかしながら、特許文献１で提案されている縦型ＴＦＴ２００が万全であるかといえば、そうではない。例えば、縦型ＴＦＴ２００では、ゲート電圧の印加によってチャネル領域が形成されるのは、ゲート絶縁膜２０５の近傍の半導体層２０３中のみであるのに、ソース電極２０２とドレイン電極２０４とに挟まれる全ての領域に、半導体層２０３が配置されている。このようにチャネル層の形成に寄与しない領域に配置された半導体層は、無効であるばかりでなく、オフ電流、すなわちゲート電圧によって制御されない電流を増加させることになる。この結果、図１２に示した液晶表示装置では、表示素子に蓄えられた輝度信号電圧が１サイクルの間に変化してしまうなど、表示素子に対する縦型ＴＦＴ２００の制御性能が低下する原因になる。 However, if the vertical TFT 200 proposed in Patent Document 1 is perfect, this is not the case. For example, in the vertical TFT 200, the channel region is formed only by the application of the gate voltage in the semiconductor layer 203 in the vicinity of the gate insulating film 205, but everything between the source electrode 202 and the drain electrode 204 is formed. The semiconductor layer 203 is disposed in this region. Thus, the semiconductor layer disposed in the region that does not contribute to the formation of the channel layer is not only ineffective, but also increases the off current, that is, the current that is not controlled by the gate voltage. As a result, in the liquid crystal display device shown in FIG. 12, the luminance signal voltage stored in the display element changes during one cycle, which causes the control performance of the vertical TFT 200 with respect to the display element to deteriorate.

本発明は、このような状況に鑑みてなされたものであって、その目的は、基体上で素子が占める素子面積を小型化することができ、かつ、オフ電流の小さい縦型電界効果トランジスタ、及びそれを用いた画像表示装置を提供することにある。 The present invention has been made in view of such a situation, and an object of the present invention is to reduce the element area occupied by the element on the substrate and to reduce the off-state current, and to reduce the off-current. And providing an image display apparatus using the same.

即ち、本発明は、
中間層を挟んで積層配置されたソース電極及びドレイン電極と、
前記中間層の少なくとも一部を占める絶縁層と、
結晶軸の１つであるｃ軸が前記積層の方向に配向している酸化亜鉛層からなり、前記ソース電極と前記中間層と前記ドレイン電極との積層体の、少なくとも一側面の一部に接して設けられること、及び／又は、前記中間層の一部を占めることによって、前記ソース電極と前記ドレイン電極とに接し、これらの電極間を連結するように配置された半導体層と、
前記積層体の側方及び／又は側面において、前記半導体層の側面に接するように配置されたゲート絶縁膜と、
前記積層体の側方において、前記ゲート絶縁膜を挟んで前記半導体層に対向するように配置されたゲート電極と
からなる、縦型電界効果トランジスタに係わるものである。 That is, the present invention
A source electrode and a drain electrode that are stacked with an intermediate layer interposed therebetween;
An insulating layer occupying at least part of the intermediate layer;
The c-axis, which is one of the crystal axes, is composed of a zinc oxide layer oriented in the stacking direction, and is in contact with at least a part of one side surface of the stack of the source electrode, the intermediate layer, and the drain electrode. And / or a semiconductor layer disposed so as to be in contact with and connect between the source electrode and the drain electrode by occupying a part of the intermediate layer, and
A gate insulating film disposed on the side and / or side of the stacked body so as to be in contact with the side of the semiconductor layer;
The present invention relates to a vertical field effect transistor comprising a gate electrode disposed on the side of the stacked body so as to face the semiconductor layer with the gate insulating film interposed therebetween.

また、表示素子と、請求項１〜１０のいずれか１項に記載した縦型電界効果トランジスタとが各画素に配置され、前記表示素子が前記縦型電界効果トランジスタによって駆動制御される、画像表示装置に係わるものである。 An image display in which a display element and the vertical field effect transistor according to any one of claims 1 to 10 are disposed in each pixel, and the display element is driven and controlled by the vertical field effect transistor. It relates to the device.

本発明の縦型電界効果トランジスタによれば、前記ソース電極及び前記ドレイン電極は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に縮小させることができる。しかも、前記ソース電極と前記ドレイン電極との間に挟まれている前記中間層の少なくとも一部は絶縁層によって占められているので、特許文献１に提案されている縦型電界効果トランジスタと異なり、無用にオフ電流が大きくなることがない。 According to the vertical field effect transistor of the present invention, since the source electrode and the drain electrode are stacked, the element area can be reliably reduced as compared with the horizontal field effect transistor. In addition, since at least part of the intermediate layer sandwiched between the source electrode and the drain electrode is occupied by an insulating layer, unlike the vertical field effect transistor proposed in Patent Document 1, The off current does not increase unnecessarily.

前記半導体層は、前記ソース電極と前記中間層と前記ドレイン電極との積層体の、少なくとも一側面の一部に接して設けられていても、前記中間層の一部を占めるように設けられていても、或いはその両方であってもよいが、いずれにしても、前記半導体層中に形成されるチャネル領域のチャネル長は、前記ソース電極と前記ドレイン電極との間の間隔、すなわち前記中間層の厚さによって決まり、前記中間層の厚さとほぼ同じ大きさになる。従って、チャネル長は、電極をパターニングする工程とは無関係に、前記中間層を形成する際の成膜速度や成膜時間などで制御することができる。このため、横型電界効果トランジスタに比べて飛躍的に短チャネル長の電界効果トランジスタを、簡易に、生産性よく作製することができる。 The semiconductor layer is provided so as to occupy a part of the intermediate layer even if it is provided in contact with a part of at least one side surface of the stacked body of the source electrode, the intermediate layer, and the drain electrode. In any case, the channel length of the channel region formed in the semiconductor layer is the distance between the source electrode and the drain electrode, that is, the intermediate layer. It is determined by the thickness of the intermediate layer and is approximately the same as the thickness of the intermediate layer. Therefore, the channel length can be controlled by the film formation speed and the film formation time when forming the intermediate layer, regardless of the step of patterning the electrodes. Therefore, a field effect transistor having a dramatically shorter channel length than a lateral field effect transistor can be easily manufactured with high productivity.

しかも、前記半導体層の半導体材料として用いている酸化亜鉛は、蒸着法やスパッタリング法による成膜に際し、結晶軸の１つであるｃ軸が前記積層の方向に結晶性よく配向する材料であり、かつ、ｃ軸方向に優れた移動度を示す材料である。この結果、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。 Furthermore, the zinc oxide used as the semiconductor material of the semiconductor layer is a material in which the c-axis, which is one of the crystal axes, is oriented with good crystallinity in the direction of the stack when forming by vapor deposition or sputtering. In addition, it is a material that exhibits excellent mobility in the c-axis direction. As a result, the direction in which the current flows in the channel region coincides with the c-axis direction of the zinc oxide layer, and the large mobility exhibited by the zinc oxide layer in the c-axis direction can be utilized to the maximum.

以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型電界効果トランジスタを得ることができる。 As a result, a vertical field effect transistor that can be operated at a low voltage and at a high speed as much as a silicon lateral field effect transistor even when zinc oxide having a lower mobility than silicon is used as a semiconductor material is obtained. be able to.

本発明の画像表示装置では、表示素子とともに、前記縦型電界効果トランジスタが各画素に配置され、前記表示素子が前記縦型電界効果トランジスタによって駆動制御される。前記縦型電界効果トランジスタは横型電界効果トランジスタに比べて素子面積が小さいので、画素において前記縦型電界効果トランジスタが占める面積を減らし、表示素子が占める面積を増大させることによって、表示輝度を向上させ、高精細度であっても、コントラストの高い画像表示装置を実現することができる。 In the image display device of the present invention, the vertical field effect transistor is disposed in each pixel together with the display element, and the display element is driven and controlled by the vertical field effect transistor. Since the vertical field effect transistor has a smaller element area than the horizontal field effect transistor, the display field is improved by reducing the area occupied by the vertical field effect transistor in the pixel and increasing the area occupied by the display element. Even with high definition, an image display device with high contrast can be realized.

本発明において、前記中間層のすべてを前記絶縁層が占め、前記半導体層は、少なくとも前記積層体の一側面に接するように配置されているのがよい。 In the present invention, it is preferable that the insulating layer occupies all of the intermediate layer, and the semiconductor layer is disposed so as to be in contact with at least one side surface of the stacked body.

この際、前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側方に間隙部を挟んで、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さの前記ゲート電極と、前記中間層と同じ厚さの上部絶縁層とが積層され、前記間隙部に前記ゲート絶縁膜と前記半導体層とが配置されているのがよい。 At this time, the stacked body is composed of the source electrode, the intermediate layer, and the drain electrode having the same or substantially the same thickness, and is the same as the drain electrode with a gap portion between one side of the stacked body. A lower insulating layer having a thickness, a gate electrode having the same thickness as the source electrode, and an upper insulating layer having the same thickness as the intermediate layer are stacked, and the gate insulating film and the semiconductor layer are formed in the gap portion. It is good to be arranged.

このようであると、前記ソース電極と前記中間層と前記ドレイン電極とが同じ厚さである場合には、積層の方向において、前記ゲート電極は、前記中間層に対向する位置にのみ設けられ、前記ソース電極及び前記ドレイン電極に対向する位置には設けられない。この結果、前記ゲート電極と前記ソース電極又は前記ドレイン電極との間の寄生容量は最小になる。また、前記ソース電極と前記中間層と前記ドレイン電極とがほぼ同じ厚さであり、前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い場合には、前記ゲート電極は、前記中間層に対向する位置以外に、前記ソース電極及び前記ドレイン電極に対向する位置にもわずかに設けられる。この結果、前記半導体層の、前記ソース電極と前記ドレイン電極とを連結している全ての領域に、ゲート電圧が確実に、かつ有効に作用する。 In such a case, when the source electrode, the intermediate layer, and the drain electrode have the same thickness, the gate electrode is provided only at a position facing the intermediate layer in the stacking direction, It is not provided at a position facing the source electrode and the drain electrode. As a result, the parasitic capacitance between the gate electrode and the source or drain electrode is minimized. The source electrode, the intermediate layer, and the drain electrode have substantially the same thickness, the source electrode is slightly thicker than the drain electrode, and the intermediate layer is slightly thinner than the drain electrode. In addition, the gate electrode is slightly provided at a position facing the source electrode and the drain electrode in addition to a position facing the intermediate layer. As a result, the gate voltage acts reliably and effectively on all the regions of the semiconductor layer that connect the source electrode and the drain electrode.

或いはまた、前記中間層の一部を前記半導体層が占め、前記中間層の残部を前記絶縁層が占めるように配置されているのがよい。 Or it is good to arrange | position so that the said semiconductor layer may occupy a part of said intermediate | middle layer, and the said insulating layer may occupy the remainder of the said intermediate | middle layer.

この際、前記積層体は互いに同じ、又はほぼ同じ厚さの前記ソース電極と前記中間層と前記ドレイン電極とからなり、前記積層体の一側面に接して、前記ドレイン電極と同じ厚さの下部絶縁層と、前記ソース電極と同じ厚さの前記ゲート電極及び前記ゲート絶縁膜からなる層と、前記中間層と同じ厚さの上部絶縁層とが配置されているのがよい。 In this case, the stacked body includes the source electrode, the intermediate layer, and the drain electrode having the same or substantially the same thickness, and is in contact with one side surface of the stacked body and has a lower portion having the same thickness as the drain electrode. An insulating layer, a layer made of the gate electrode and the gate insulating film having the same thickness as the source electrode, and an upper insulating layer having the same thickness as the intermediate layer may be disposed.

このようであると、前記ソース電極と前記中間層と前記ドレイン電極とが同じ厚さである場合には、積層の方向において、前記ゲート電極は、前記半導体層に対向する位置にのみ設けられ、前記ソース電極及び前記ドレイン電極に対向する位置には設けられない。この結果、前記ゲート電極と前記ソース電極又は前記ドレイン電極との間の寄生容量は最小になる。また、前記ソース電極と前記中間層と前記ドレイン電極とがほぼ同じ厚さであり、前記ソース電極は前記ドレイン電極に比べてわずかに厚く、前記中間層は前記ドレイン電極に比べてわずかに薄い場合には、前記ゲート電極は、前記半導体層に対向する位置以外に、前記ソース電極及び前記ドレイン電極に対向する位置にもわずかに設けられる。この結果、ゲート電圧が、前記半導体層の全ての領域に確実に、かつ有効に作用する。 In such a case, when the source electrode, the intermediate layer, and the drain electrode have the same thickness, the gate electrode is provided only at a position facing the semiconductor layer in the stacking direction, It is not provided at a position facing the source electrode and the drain electrode. As a result, the parasitic capacitance between the gate electrode and the source or drain electrode is minimized. The source electrode, the intermediate layer, and the drain electrode have substantially the same thickness, the source electrode is slightly thicker than the drain electrode, and the intermediate layer is slightly thinner than the drain electrode. In addition, the gate electrode is slightly provided at a position facing the source electrode and the drain electrode in addition to a position facing the semiconductor layer. As a result, the gate voltage acts reliably and effectively on all the regions of the semiconductor layer.

また、前記ソース電極、前記絶縁層、前記ドレイン電極、前記ゲート絶縁膜、及び前記ゲート電極の少なくとも１つ、望ましくはすべてが可視光を透過する材料からなるのがよい。 Further, at least one of the source electrode, the insulating layer, the drain electrode, the gate insulating film, and the gate electrode, preferably all may be made of a material that transmits visible light.

この際、前記ソース電極、前記ドレイン電極、及び前記ゲート電極の少なくとも１つが、不純物をドープされた酸化亜鉛からなるのがよい。この場合、ドープされた酸化亜鉛からなる電極と前記半導体層とを同じ成膜装置を用いて形成できるので、生産性および膜品質が向上する。 At this time, at least one of the source electrode, the drain electrode, and the gate electrode is preferably made of zinc oxide doped with impurities. In this case, since the electrode made of doped zinc oxide and the semiconductor layer can be formed using the same film forming apparatus, productivity and film quality are improved.

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。 Next, a preferred embodiment of the present invention will be described specifically and in detail with reference to the drawings.

実施の形態１
実施の形態１では、主として、請求項１〜４および８〜１０に記載した縦型電界効果トランジスタの例について説明する。 Embodiment 1
In the first embodiment, examples of vertical field effect transistors described in claims 1 to 4 and 8 to 10 will be mainly described.

図１は、実施の形態１に基づく縦型電界効果トランジスタ１０の構造を示す平面図（ａ）および断面図（ｂ）である。断面図（ｂ）は、平面図（ａ）に１Ｂ−１Ｂ線で示した位置における断面図である。縦型ＦＥＴ１０では、絶縁性基板１の上に、互いにほぼ同じ厚さのソース電極３と、前記中間層である絶縁層５と、ドレイン電極７とが順に積層されている。ただし、ソース電極３はドレイン電極７に比べてわずかに厚く、絶縁層５はドレイン電極７に比べてわずかに薄い。 FIG. 1A is a plan view and FIG. 1B is a cross-sectional view showing the structure of a vertical field effect transistor 10 according to the first embodiment. Sectional drawing (b) is sectional drawing in the position shown by the 1B-1B line | wire in the top view (a). In the vertical FET 10, a source electrode 3 having substantially the same thickness, an insulating layer 5 serving as an intermediate layer, and a drain electrode 7 are sequentially stacked on an insulating substrate 1. However, the source electrode 3 is slightly thicker than the drain electrode 7, and the insulating layer 5 is slightly thinner than the drain electrode 7.

この積層体の一方の側方に、わずかな間隙部を挟んで、ドレイン電極７と同じ厚さの下部絶縁層２と、ソース電極３と同じ厚さのゲート電極４と、絶縁層５と同じ厚さの上部絶縁層６とが積層されている。そして、間隙部には、積層体の側面に接して基板１に垂直な方向に設けられた半導体層８と、上部絶縁層６から連続して設けられ、ゲート電極４と半導体層８との間に介在するゲート絶縁膜６ｇとが配置されている。 The lower insulating layer 2 having the same thickness as that of the drain electrode 7, the gate electrode 4 having the same thickness as that of the source electrode 3, and the insulating layer 5, with a slight gap therebetween on one side of the laminate. The upper insulating layer 6 having a thickness is stacked. In the gap portion, the semiconductor layer 8 provided in a direction perpendicular to the substrate 1 in contact with the side surface of the stacked body and the upper insulating layer 6 are provided continuously, and between the gate electrode 4 and the semiconductor layer 8. And a gate insulating film 6g interposed therebetween.

図１（ｂ）に示すように、例えば、ドレイン電極７と下部絶縁層２の厚さは２００〜８００ｎｍ、ソース電極３とゲート電極４の厚さは２１０〜８４０ｎｍ、絶縁層５と上部絶縁層６の厚さは１９０〜７６０ｎｍである。また、間隙部における半導体層８の幅は０．５〜１．０μｍ、ゲート絶縁膜６ｇの幅は１．０〜２．０μｍである。 As shown in FIG. 1B, for example, the drain electrode 7 and the lower insulating layer 2 have a thickness of 200 to 800 nm, the source electrode 3 and the gate electrode 4 have a thickness of 210 to 840 nm, and the insulating layer 5 and the upper insulating layer. The thickness of 6 is 190 to 760 nm. The width of the semiconductor layer 8 in the gap is 0.5 to 1.0 μm, and the width of the gate insulating film 6g is 1.0 to 2.0 μm.

このようであると、積層の方向において、ゲート電極４は、絶縁層５に対向する位置には必ずあり、その上下でドレイン電極７およびソース電極３に対向する位置にわずかにはみ出すように配置されることになる。はみ出す厚さは、上記の例では１０〜４０ｎｍである。この結果、半導体層８の、ソース電極３とドレイン電極７とを連結している全ての領域に、ゲート電圧が確実に、かつ有効に作用する。しかも、特許文献１に提案されている縦型ＦＥＴ２００と異なり、ソース電極３およびドレイン電極７に対向する位置には、ゲート電極４がわずかに設けられているだけであるので、ゲート電極４とソース電極３またはドレイン電極７との間の寄生容量は極めて小さくなり、縦型ＦＥＴ１０の動作の安定性が向上する。 In this case, in the stacking direction, the gate electrode 4 is always located at a position facing the insulating layer 5, and is disposed so as to slightly protrude above and below the position facing the drain electrode 7 and the source electrode 3. Will be. The protruding thickness is 10 to 40 nm in the above example. As a result, the gate voltage acts reliably and effectively on all regions of the semiconductor layer 8 where the source electrode 3 and the drain electrode 7 are connected. In addition, unlike the vertical FET 200 proposed in Patent Document 1, only the gate electrode 4 is provided at a position facing the source electrode 3 and the drain electrode 7. The parasitic capacitance between the electrode 3 and the drain electrode 7 becomes extremely small, and the operation stability of the vertical FET 10 is improved.

上記とは異なり、ソース電極３と絶縁層５とドレイン電極７とが同じ厚さである場合には、ゲート電極４は、絶縁層５が配置されている位置にのみ設けられ、ソース電極３およびドレイン電極７に対向する位置には設けられない。この結果、ゲート電極４とソース電極３またはドレイン電極７との間の寄生容量は最小になる。ただし、半導体層８の、ソース電極３とドレイン電極７とを連結している全ての領域に、ゲート電圧が有効に作用するようにするには、成膜の際、厳密に厚さを制御することが必要になる。 Unlike the above, when the source electrode 3, the insulating layer 5, and the drain electrode 7 have the same thickness, the gate electrode 4 is provided only at the position where the insulating layer 5 is disposed. It is not provided at a position facing the drain electrode 7. As a result, the parasitic capacitance between the gate electrode 4 and the source electrode 3 or the drain electrode 7 is minimized. However, in order for the gate voltage to effectively act on all regions of the semiconductor layer 8 where the source electrode 3 and the drain electrode 7 are connected, the thickness is strictly controlled during film formation. It will be necessary.

いずれの場合でも、重要であるのは、ゲート電極４とソース電極３およびドレイン電極７との、積層の方向における位置関係のみである。従ってこれらの間に上記の関係が守られていればよく、その他の層の厚さについての条件は、絶対にそれが必要ということではなく、その条件を満たせば、成膜工程が簡易になったり、成膜工程の諸段階で全体がほぼ平坦になるので、成膜工程が容易になったりする利点があるという程度のものである。 In any case, what is important is only the positional relationship between the gate electrode 4, the source electrode 3, and the drain electrode 7 in the stacking direction. Therefore, it is sufficient that the above relationship is maintained between them, and the conditions regarding the thickness of the other layers are not absolutely necessary. If the conditions are satisfied, the film forming process is simplified. In addition, since the whole is almost flat at various stages of the film forming process, there is an advantage that the film forming process becomes easy.

縦型ＦＥＴ１０では、ソース電極３およびドレイン電極７は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に小さくすることができる。しかも、ソース電極３とドレイン電極７との間は絶縁層５によって占められているので、特許文献１に提案されている縦型ＦＥＴ２００と異なり、無用にオフ電流が大きくなることがない。 In the vertical FET 10, since the source electrode 3 and the drain electrode 7 are stacked, the element area can be surely reduced as compared with the horizontal field effect transistor. In addition, since the space between the source electrode 3 and the drain electrode 7 is occupied by the insulating layer 5, unlike the vertical FET 200 proposed in Patent Document 1, the off-current does not increase unnecessarily.

縦型ＦＥＴ１０の動作時には、ゲート電極４に印加されるゲート電圧によって、ゲート絶縁膜６ｇ近傍の半導体層８中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長９はソース電極３とドレイン電極７との間の間隔、すなわち絶縁層５の厚さによって決まり、絶縁層５の厚さとほぼ同じ大きさになる。従って、チャネル長９は、横型ＦＥＴとは異なり、電極をパターニングする工程とは無関係に、絶縁層５を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ１０では、横型ＦＥＴに比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に、生産性よく作製することができる。 During the operation of the vertical FET 10, a channel region is formed in the semiconductor layer 8 near the gate insulating film 6g by the gate voltage applied to the gate electrode 4, and the current flowing through the channel region is controlled by the gate voltage. In this case, the channel length 9 is determined by the distance between the source electrode 3 and the drain electrode 7, that is, the thickness of the insulating layer 5, and is almost the same as the thickness of the insulating layer 5. Therefore, unlike the lateral FET, the channel length 9 can be controlled by the film forming speed and the film forming time when forming the insulating layer 5 regardless of the patterning process of the electrodes. For this reason, in the vertical FET 10, it is possible to easily and efficiently produce a FET having a short channel length (for example, about 0.1 μm) as compared with the lateral FET.

図２は、半導体層８の半導体材料である酸化亜鉛の結晶格子を示す斜視図である。酸化亜鉛結晶は六方晶系に属し、結晶軸の１つであるｃ軸は正六角形の面、（０００２）面や（０００１）面に直交する方向である。酸化亜鉛は、蒸着法やスパッタリング法でガラス基板などの上に成膜すると、ｃ軸が積層の方向、すなわち基板面に垂直な方向に配向した構造が結晶性よく得られる性質を有する。しかも、酸化亜鉛は移動度に異方性を有し、ｃ軸方向に大きな移動度を示す。この結果、縦型ＦＥＴ１０では、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。 FIG. 2 is a perspective view showing a crystal lattice of zinc oxide which is a semiconductor material of the semiconductor layer 8. Zinc oxide crystals belong to the hexagonal system, and the c-axis, which is one of the crystal axes, is a direction that is orthogonal to a regular hexagonal plane, (0002) plane, or (0001) plane. When zinc oxide is deposited on a glass substrate or the like by a vapor deposition method or a sputtering method, a structure in which the c-axis is oriented in the stacking direction, that is, in the direction perpendicular to the substrate surface, has a property that crystallinity can be obtained. Moreover, zinc oxide has anisotropy in mobility and exhibits a large mobility in the c-axis direction. As a result, in the vertical FET 10, the direction in which the current flows in the channel region coincides with the c-axis direction of the zinc oxide layer, and the zinc oxide layer uses the large mobility shown in the c-axis direction to the maximum. Can do.

以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型ＦＥＴ１０を得ることができる。 As a result, it is possible to obtain a vertical FET 10 that can be operated at a low voltage and a high speed as much as a silicon lateral field effect transistor even when zinc oxide having a lower mobility than silicon is used as a semiconductor material. it can.

絶縁性基板１としては、光透過性が必要な場合には、ガラス基板や石英基板などを用いるのがよい。縦型ＦＥＴ１０を構成する各部材を形成する際の加熱処理に耐える耐熱性があれば、例えば、ポリイミド系樹脂やポリシクロオレフィン系樹脂やポリエーテルスルホン樹脂などの、比較的耐熱性の高いプラスチック基板を用いることもできる。ただし、液晶表示装置に用いる場合には、複屈折性のない材料であることが必要になる。また、基板全体が絶縁性である必要はないので、光透過性が必要ない場合には、表面に窒化シリコンや酸化シリコンなどからなる絶縁層が形成されたステンレスなどの金属基板を用いることもできる。プラスチック基板や薄い金属基板を用いると、フレキシブルな形状の画像表示装置を作製することができる。 As the insulating substrate 1, a glass substrate, a quartz substrate, or the like is preferably used when light transmission is required. A plastic substrate having a relatively high heat resistance, such as a polyimide resin, a polycycloolefin resin, or a polyethersulfone resin, as long as it has heat resistance to withstand heat treatment when forming each member constituting the vertical FET 10 Can also be used. However, when used in a liquid crystal display device, it is necessary that the material has no birefringence. In addition, since the entire substrate does not need to be insulative, a metal substrate such as stainless steel having an insulating layer made of silicon nitride, silicon oxide, or the like on the surface can be used when light transmission is not necessary. . When a plastic substrate or a thin metal substrate is used, an image display device having a flexible shape can be manufactured.

絶縁性基板１に形成された縦型ＦＥＴ１０は、個別化されたディスクリート部品として用いてもよいし、画像表示装置の画素トランジスタとして用いる場合のように、同一基板上に多数のトランジスタを集積したモノリシック集積回路として用いてもよい。 The vertical FET 10 formed on the insulating substrate 1 may be used as an individual discrete component or a monolithic structure in which a number of transistors are integrated on the same substrate as in the case of using as a pixel transistor of an image display device. It may be used as an integrated circuit.

ソース電極３、ドレイン電極７、およびゲート電極４の材料は、特に限定されるものではないが、例えば、アルミニウムＡl、金Ａu、銀Ａg、銅Ｃu、ニッケルＮi、タングステンＷ、およびモリブデンＭoなどの金属や、これらを含む合金、またはこれらを積層して組み合わせたものなどを用いることができる。合金としては、銀、パラジウム、銅の合金で、フルヤ金属が販売しているＡＰＣなどを用いることができる。下部絶縁層２、絶縁層５、および上部絶縁層６、およびゲート絶縁膜６ｇの材料は、特に限定されるものではないが、例えば、窒化シリコンＳiＮ、酸化シリコンＳiＯ₂、酸化アルミニウムＡl₂Ｏ₃、およびスピンオンガラス(ＳＯＧ)、またはこれらを組み合わせて積層した積層膜を用いることができる。ＳＯＧは、０．１〜１μｍ程度の厚さのガラス層をスピンコートで形成する材料である。 The materials of the source electrode 3, the drain electrode 7, and the gate electrode 4 are not particularly limited, but examples thereof include aluminum Al, gold Au, silver Ag, copper Cu, nickel Ni, tungsten W, and molybdenum Mo. A metal, an alloy containing these, or a combination of these layers can be used. As the alloy, silver, palladium, copper alloy such as APC sold by Furuya Metal can be used. The materials of the lower insulating layer 2, the insulating layer 5, the upper insulating layer 6, and the gate insulating film 6g are not particularly limited. For example, silicon nitride SiN, silicon oxide SiO ₂ , aluminum oxide Al ₂ O ₃ , And spin-on glass (SOG), or a laminated film in which these are laminated in combination. SOG is a material for forming a glass layer having a thickness of about 0.1 to 1 μm by spin coating.

また、光透過性を高めるために、ソース電極３、ドレイン電極７、ゲート電極４、絶縁層５、下部絶縁層２、上部絶縁層６、およびゲート絶縁膜６ｇの少なくとも１つ、望ましくはすべてが可視光を透過させる材料からなるのがよい。上記した絶縁性材料は可視光を透過させる材料であるので、ソース電極３、ドレイン電極７、およびゲート電極４を構成する材料が可視光を透過する材料であれば、可視光に対して透明なＦＥＴを形成することができる。可視光透過性の電極材料としてＩＴＯ（インジウム・スズ酸化物）などの公知材料を用いることができるが、酸化亜鉛に不純物をドープして導電性を高めた材料を用いれば、電極と半導体層を同じ成膜装置を用いて形成できるので、生産性および膜品質が向上するので好ましい。酸化亜鉛にドープする不純物としては、ｎ型不純物としてアルミニウムＡl、ガリウムＧa、インジウムＩnなどが好適である。 Further, in order to improve the light transmittance, at least one, preferably all of the source electrode 3, the drain electrode 7, the gate electrode 4, the insulating layer 5, the lower insulating layer 2, the upper insulating layer 6, and the gate insulating film 6g are used. It is good to consist of material which permeate | transmits visible light. Since the insulating material described above is a material that transmits visible light, if the material forming the source electrode 3, the drain electrode 7, and the gate electrode 4 is a material that transmits visible light, the material is transparent to visible light. An FET can be formed. A known material such as ITO (indium tin oxide) can be used as a visible light transmissive electrode material. However, if a material whose conductivity is improved by doping impurities into zinc oxide is used, the electrode and the semiconductor layer are formed. Since it can form using the same film-forming apparatus, productivity and film quality improve, and it is preferable. As the impurity doped into zinc oxide, aluminum Al, gallium Ga, indium In, and the like are suitable as n-type impurities.

図３〜図５は、縦型ＦＥＴ１０の作製工程のフローを示す平面図および断面図である。断面図は、図１（ｂ）と同じ位置における断面図である。以下、可視光透過性の縦型ＦＥＴ１０を作製することに重点をおいて、その作製工程を説明する。 3 to 5 are a plan view and a cross-sectional view showing a flow of a manufacturing process of the vertical FET 10. The cross-sectional view is a cross-sectional view at the same position as FIG. Hereinafter, the manufacturing process will be described with emphasis on manufacturing the visible light transmissive vertical FET 10.

工程１：下部絶縁層２の形成
まず、図３（ａ）に示すように、絶縁性基板１の上に、公知の方法を用いて絶縁材料層を形成した後、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などの微細加工方法によってパターニングして、下部絶縁層２を形成する。絶縁性基板１としては、耐熱性があり、可視光を透過させる基板として、ガラス基板や石英基板などを用いるのがよい。下部絶縁層２は、窒化シリコンＳiＮ層と酸化シリコンＳiＯ₂層とを積層した積層膜がよい。下部絶縁層２の厚さは、次に形成するソース電極３およびゲート電極４の厚さに比べてわずかに薄く、例えば２００ｎｍ程度である。 Step 1: Formation of Lower Insulating Layer 2 First, as shown in FIG. 3A, after an insulating material layer is formed on an insulating substrate 1 using a known method, photolithography and reactive ion etching are performed. The lower insulating layer 2 is formed by patterning by a fine processing method such as (RIE). As the insulating substrate 1, it is preferable to use a glass substrate, a quartz substrate, or the like as a substrate that has heat resistance and transmits visible light. The lower insulating layer 2 is preferably a laminated film in which a silicon nitride SiN layer and a silicon oxide SiO ₂ layer are laminated. The thickness of the lower insulating layer 2 is slightly thinner than the thickness of the source electrode 3 and the gate electrode 4 to be formed next, for example, about 200 nm.

この際、窒化シリコンＳiＮ層および酸化シリコンＳiＯ₂層は、プラズマＣＶＤ法（化学気相成長法）によって形成するのがよい。これら以外の絶縁材料層として、スパッタリング法で酸化アルミニウムＡl₂Ｏ₃層を形成してもよいし、スピンコート法などでスピンオンガラス(ＳＯＧ)層を形成してもよい。 At this time, the silicon nitride SiN layer and the silicon oxide SiO ₂ layer are preferably formed by a plasma CVD method (chemical vapor deposition method). As an insulating material layer other than these, an aluminum oxide Al ₂ O ₃ layer may be formed by a sputtering method, or a spin-on glass (SOG) layer may be formed by a spin coating method or the like.

工程２：透明導電膜１１の形成
次に、図３（ｂ）に示すように、後にソース電極３とゲート電極４とにパターニングされる透明導電膜１１を形成する。透明導電膜１１の材料としては、Ａlなどの不純物をドープした酸化亜鉛（ＡＺＯ）などの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜を用いるのがよい。透明導電膜１１の厚さは、下部絶縁層２の厚さ２００ｎｍよりわずかに厚く、２１０ｎｍ程度である。ソース電極３になる透明導電膜１１の厚さと、下部絶縁層２の厚さの差、１０ｎｍが、厚さ方向におけるゲート電極４とソース電極３との重なりの大きさになる。この際、ＡＺＯ膜を形成するには、酸化亜鉛および酸化アルミニウムをそれぞれターゲットとするスパッタリングを同時に行うスパッタリング法によって形成する。ＩＴＯ膜もスパッタリング法によって形成する。 Step 2: Formation of Transparent Conductive Film 11 Next, as shown in FIG. 3B, a transparent conductive film 11 to be patterned later on the source electrode 3 and the gate electrode 4 is formed. As a material for the transparent conductive film 11, it is preferable to use a zinc oxide-based conductive film such as zinc oxide (AZO) doped with impurities such as Al, or a transparent conductive film typified by ITO. The thickness of the transparent conductive film 11 is slightly thicker than the thickness of the lower insulating layer 2 200 nm and is about 210 nm. A difference of 10 nm between the thickness of the transparent conductive film 11 to be the source electrode 3 and the thickness of the lower insulating layer 2 is the size of the overlap between the gate electrode 4 and the source electrode 3 in the thickness direction. At this time, the AZO film is formed by a sputtering method in which sputtering is performed simultaneously with zinc oxide and aluminum oxide as targets. The ITO film is also formed by a sputtering method.

工程３：ソース電極３およびゲート電極４の形成
次に、図３（ｃ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜１１をパターニングして、ソース電極３およびゲート電極４を形成する。 Step 3: Formation of Source Electrode 3 and Gate Electrode 4 Next, as shown in FIG. 3C, the transparent conductive film 11 is patterned by a fine processing method such as photolithography and RIE, so that the source electrode 3 and the gate electrode are formed. 4 is formed.

工程４：絶縁材料層１２の形成
次に、図３（ｄ）に示すように、後に絶縁層５と上部絶縁層６とゲート絶縁膜６ｇとにパターニングされる絶縁材料層１２を形成する。絶縁材料層１２は窒化シリコンＳiＮ層と酸化シリコンＳiＯ₂層とを積層した積層膜がよい。絶縁材料層１２の厚さは、ゲート電極４の厚さ２１０ｎｍに比べてわずかに薄く、例えば１９０ｎｍ程度である。後に絶縁層５になる絶縁材料層１２の厚さが、縦型ＴＦＴ１０のチャネル長９を決定する。また、ゲート電極４の厚さ２１０ｎｍと、絶縁材料層１２の厚さとの差、２０ｎｍが、厚さ方向においてゲート電極４がソース電極３およびドレイン電極７に対向する位置へ上下にはみ出す大きさになる。この際、窒化シリコンＳiＮ層および酸化シリコンＳiＯ₂層は、前述したようにプラズマＣＶＤ法によって形成するのがよい。 Step 4: Formation of Insulating Material Layer 12 Next, as shown in FIG. 3D, an insulating material layer 12 to be patterned later into the insulating layer 5, the upper insulating layer 6, and the gate insulating film 6g is formed. The insulating material layer 12 is preferably a laminated film in which a silicon nitride SiN layer and a silicon oxide SiO ₂ layer are laminated. The thickness of the insulating material layer 12 is slightly thinner than the thickness 210 nm of the gate electrode 4, for example, about 190 nm. The thickness of the insulating material layer 12 that will later become the insulating layer 5 determines the channel length 9 of the vertical TFT 10. Further, the difference between the thickness 210 nm of the gate electrode 4 and the thickness of the insulating material layer 12, that is, 20 nm is such that the gate electrode 4 protrudes up and down to a position facing the source electrode 3 and the drain electrode 7 in the thickness direction. Become. At this time, the silicon nitride SiN layer and the silicon oxide SiO ₂ layer are preferably formed by the plasma CVD method as described above.

工程５：絶縁層５、上部絶縁層６、およびゲート絶縁膜６ｇの形成
次に、図３（ｅ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって絶縁材料層１２をパターニングして、絶縁層５、上部絶縁層６、ゲート絶縁膜６ｇ、およびトレンチ１３を形成する。 Step 5: Formation of insulating layer 5, upper insulating layer 6, and gate insulating film 6g Next, as shown in FIG. 3E, the insulating material layer 12 is patterned by a microfabrication method such as photolithography and RIE. Then, the insulating layer 5, the upper insulating layer 6, the gate insulating film 6g, and the trench 13 are formed.

工程６：透明導電膜１４の形成
次に、図３（ｆ）に示すように、後にドレイン電極７にパターニングされる透明導電膜１４を形成する。透明導電膜１４の材料としては、Ａlなどの不純物がドープされた酸化亜鉛（ＡＺＯ）などの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜が望ましい。透明導電膜１１の厚さは、下部絶縁層２の厚さと同じ２００ｎｍ程度である。後にドレイン電極７になる透明導電膜１４の厚さと、上部絶縁層６の厚さの差、１０ｎｍが、厚さ方向におけるドレイン電極７とゲート電極４との重なりの大きさになる。この際、ＡＺＯ膜またはＩＴＯ膜はスパッタリング法によって形成する。 Step 6: Formation of Transparent Conductive Film 14 Next, as shown in FIG. 3 (f), a transparent conductive film 14 to be patterned on the drain electrode 7 later is formed. The material of the transparent conductive film 14 is preferably a zinc oxide-based conductive film such as zinc oxide (AZO) doped with impurities such as Al, or a transparent conductive film typified by ITO. The thickness of the transparent conductive film 11 is about 200 nm, which is the same as the thickness of the lower insulating layer 2. A difference of 10 nm between the thickness of the transparent conductive film 14 that will later become the drain electrode 7 and the thickness of the upper insulating layer 6 is the size of the overlap between the drain electrode 7 and the gate electrode 4 in the thickness direction. At this time, the AZO film or the ITO film is formed by a sputtering method.

工程７：ドレイン電極７の形成
次に、図４（ｇ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜１４をパターニングし、ドレイン電極７およびトレンチ１５を形成する。 Step 7: Formation of Drain Electrode 7 Next, as shown in FIG. 4G, the transparent conductive film 14 is patterned by a fine processing method such as photolithography and RIE to form the drain electrode 7 and the trench 15.

工程８：半導体材料層１６の形成
次に、図４（ｈ）に示すように、酸化亜鉛からなる半導体材料層１６を形成する。この際、半導体材料層１６は酸化亜鉛をターゲットにするスパッタリング法によって形成する。絶縁性基板１に堆積した酸化亜鉛は、ｃ軸を厚さ方向に配向させて成長した多結晶層を形成する。ｃ軸は酸化亜鉛が大きい移動度を示す方向である。 Step 8: Formation of Semiconductor Material Layer 16 Next, as shown in FIG. 4H, a semiconductor material layer 16 made of zinc oxide is formed. At this time, the semiconductor material layer 16 is formed by sputtering using zinc oxide as a target. The zinc oxide deposited on the insulating substrate 1 forms a polycrystalline layer grown with the c-axis oriented in the thickness direction. The c-axis is a direction in which zinc oxide exhibits a high mobility.

工程９：半導体層８の形成
次に、図４（ｉ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって半導体材料層１６をパターニングして、半導体層８を形成する。 Step 9: Formation of Semiconductor Layer 8 Next, as shown in FIG. 4I, the semiconductor material layer 16 is patterned by a fine processing method such as photolithography and RIE to form the semiconductor layer 8.

以上が縦型ＴＦＴ１０の作製工程である。 The above is the manufacturing process of the vertical TFT 10.

実施の形態２
実施の形態２では、主として、請求項５〜７に記載した縦型電界効果トランジスタの例について説明する。 Embodiment 2
In the second embodiment, an example of a vertical field effect transistor described in claims 5 to 7 will be mainly described.

図６は、実施の形態２に基づく縦型電界効果トランジスタ２０の構造を示す平面図（ａ）および断面図（ｂ）である。断面図（ｂ）は、平面図（ａ）に６Ｂ−６Ｂ線で示した位置における断面図である。縦型ＦＥＴ２０では、絶縁性基板１の上に、互いにほぼ同じ厚さのソース電極２３と、前記中間層を構成する絶縁層２５および半導体層２８と、ドレイン電極２９とが順に積層されている。ただし、ソース電極２３はドレイン電極２９に比べてわずかに厚く、絶縁層２５および半導体層２８はドレイン電極２９に比べてわずかに薄い。この積層体の一方の側面に接して、ドレイン電極２９と同じ厚さの下部絶縁層２２と、ソース電極２３と同じ厚さのゲート電極２４およびゲート絶縁膜２６からなる層と、半導体層２８と同じ厚さの上部絶縁層２７とが積層されている。 FIG. 6 is a plan view (a) and a cross-sectional view (b) showing the structure of the vertical field effect transistor 20 based on the second embodiment. Sectional drawing (b) is sectional drawing in the position shown by the 6B-6B line | wire in the top view (a). In the vertical FET 20, a source electrode 23 having substantially the same thickness, an insulating layer 25 and a semiconductor layer 28 constituting the intermediate layer, and a drain electrode 29 are sequentially stacked on the insulating substrate 1. However, the source electrode 23 is slightly thicker than the drain electrode 29, and the insulating layer 25 and the semiconductor layer 28 are slightly thinner than the drain electrode 29. A lower insulating layer 22 having the same thickness as the drain electrode 29, a layer made of the gate electrode 24 and the gate insulating film 26 having the same thickness as the source electrode 23, a semiconductor layer 28, An upper insulating layer 27 having the same thickness is laminated.

縦型ＦＥＴ２０が縦型ＦＥＴ１０と異なっているのは、前記中間層の一部として半導体層２８を配置したことと、それに応じてゲート絶縁膜２６の配置が変化したこと、およびその他の部材の面方向における配置がわずかに変化したことのみである。従って、縦型ＦＥＴ１０と共通することに関しては同様の効果が得られるのは言うまでもない。 The vertical FET 20 is different from the vertical FET 10 in that the semiconductor layer 28 is arranged as a part of the intermediate layer, the arrangement of the gate insulating film 26 is changed accordingly, and the surface of other members Only the arrangement in the direction has changed slightly. Therefore, it goes without saying that the same effect can be obtained in common with the vertical FET 10.

すなわち、積層の方向において、ゲート電極２４は、半導体層２８に対向する位置には必ずあり、その上下でドレイン電極２９およびソース電極２３に対向する位置にわずかにはみ出すように配置されている。この結果、半導体層２８の全ての領域にゲート電圧が確実に、かつ有効に作用する。しかも、特許文献１に提案されている縦型ＦＥＴ２００と異なり、ソース電極２３およびドレイン電極２９に対向する位置には、ゲート電極２４がわずかに設けられているだけであるので、ゲート電極２４とソース電極２３またはドレイン電極２９との間の寄生容量は極めて小さくなり、縦型ＦＥＴ２０の動作の安定性が向上する。 That is, in the stacking direction, the gate electrode 24 is always located at a position facing the semiconductor layer 28, and is arranged so as to slightly protrude above and below the position facing the drain electrode 29 and the source electrode 23. As a result, the gate voltage acts reliably and effectively on all regions of the semiconductor layer 28. In addition, unlike the vertical FET 200 proposed in Patent Document 1, only the gate electrode 24 is provided at a position facing the source electrode 23 and the drain electrode 29, so the gate electrode 24 and the source The parasitic capacitance between the electrode 23 and the drain electrode 29 becomes extremely small, and the operation stability of the vertical FET 20 is improved.

上記とは異なり、ソース電極２３と半導体層２８とドレイン電極２９とが同じ厚さである場合には、ゲート電極２４は、半導体層２８が配置されている位置にのみ設けられ、ソース電極２３およびドレイン電極２９に対向する位置には設けられない。この結果、ゲート電極２４とソース電極２３またはドレイン電極２９との間の寄生容量は最小になる。ただし、半導体層２８の全ての領域にゲート電圧が有効に作用するようにするには、成膜の際、厳密に厚さを制御することが必要になる。 Unlike the above, when the source electrode 23, the semiconductor layer 28, and the drain electrode 29 have the same thickness, the gate electrode 24 is provided only at the position where the semiconductor layer 28 is disposed. It is not provided at a position facing the drain electrode 29. As a result, the parasitic capacitance between the gate electrode 24 and the source electrode 23 or the drain electrode 29 is minimized. However, in order for the gate voltage to effectively act on all regions of the semiconductor layer 28, it is necessary to strictly control the thickness at the time of film formation.

いずれの場合でも、重要であるのは、ゲート電極２４とソース電極２３およびドレイン電極２９との、積層の方向における位置関係のみである。従ってこれらの間に上記の関係が守られていればよく、その他の層の厚さについての条件は、絶対にそれが必要ということではなく、その条件を満たせば、成膜工程が簡易になったり、成膜工程の諸段階で全体がほぼ平坦になるので、成膜工程が容易になったりする利点があるという程度のものである。 In any case, what is important is only the positional relationship between the gate electrode 24, the source electrode 23, and the drain electrode 29 in the stacking direction. Therefore, it is sufficient that the above relationship is maintained between them, and the conditions regarding the thickness of the other layers are not absolutely necessary. If the conditions are satisfied, the film forming process is simplified. In addition, since the whole is almost flat at various stages of the film forming process, there is an advantage that the film forming process becomes easy.

縦型ＦＥＴ２０では、ソース電極２３およびドレイン電極２９は積層配置されているので、横型電界効果トランジスタに比べて素子面積を確実に小さくすることができる。しかも、ソース電極２３とドレイン電極２９との間の前記中間層は、一部が必要十分な大きさの半導体層２４で占められ、残部は絶縁層２５によって占められているので、特許文献１に提案されている縦型ＦＥＴ２００と異なり、無用にオフ電流が大きくなることがない。 In the vertical FET 20, since the source electrode 23 and the drain electrode 29 are stacked, the element area can be surely reduced as compared with the horizontal field effect transistor. In addition, the intermediate layer between the source electrode 23 and the drain electrode 29 is partly occupied by the semiconductor layer 24 having a necessary and sufficient size, and the remaining part is occupied by the insulating layer 25. Unlike the proposed vertical FET 200, the off current does not increase unnecessarily.

縦型ＦＥＴ２０の動作時には、ゲート電極２４に印加されるゲート電圧によって、ゲート絶縁膜２６近傍の半導体層２８中にチャネル領域が形成され、チャネル領域を流れる電流がゲート電圧によって制御される。この場合、チャネル長はソース電極２３とドレイン電極２９との間の間隔、すなわち半導体層２８の厚さと同じ大きさになる。従って、チャネル長は、横型ＦＥＴとは異なり、電極をパターニングする工程とは無関係に、半導体層２８を形成する際の成膜速度や成膜時間などで制御することができる。このため、縦型ＦＥＴ２０では、横型ＦＥＴに比べて飛躍的に短チャネル長（例えば０．１μｍ程度）のＦＥＴを、簡易に、生産性よく作製することができる。 When the vertical FET 20 operates, a channel region is formed in the semiconductor layer 28 in the vicinity of the gate insulating film 26 by the gate voltage applied to the gate electrode 24, and the current flowing through the channel region is controlled by the gate voltage. In this case, the channel length is the same as the distance between the source electrode 23 and the drain electrode 29, that is, the thickness of the semiconductor layer 28. Therefore, unlike the lateral FET, the channel length can be controlled by the film formation speed and the film formation time when forming the semiconductor layer 28 regardless of the patterning process of the electrodes. For this reason, in the vertical FET 20, it is possible to easily and easily produce a FET having a short channel length (for example, about 0.1 μm) as compared with the lateral FET.

また、前述したように、半導体層２８の材料である酸化亜鉛の結晶は、蒸着法やスパッタリング法で成膜すると、ｃ軸が積層の方向、すなわち基板面に垂直な方向に配向した構造が結晶性よく得られる性質を有する。従って、縦型ＦＥＴ２０では、チャネル領域において電流が流れる方向が、酸化亜鉛層のｃ軸方向と一致することになり、酸化亜鉛層がｃ軸方向に示す大きな移動度を最大限に利用することができる。 As described above, the crystal of zinc oxide, which is the material of the semiconductor layer 28, has a structure in which the c-axis is oriented in the stacking direction, that is, the direction perpendicular to the substrate surface, when deposited by a vapor deposition method or a sputtering method. It has properties that can be easily obtained. Therefore, in the vertical FET 20, the direction in which the current flows in the channel region coincides with the c-axis direction of the zinc oxide layer, and the large mobility indicated by the zinc oxide layer in the c-axis direction can be utilized to the maximum. it can.

以上の結果、シリコンに比べて移動度が小さい酸化亜鉛を半導体材料として用いていても、シリコン系横型電界効果トランジスタと同程度に低電圧で高速に動作させることのできる縦型ＦＥＴ２０を得ることができる。 As a result, it is possible to obtain a vertical FET 20 that can be operated at a low voltage and at a high speed as much as a silicon-based lateral field effect transistor even when zinc oxide having a lower mobility than silicon is used as a semiconductor material. it can.

その他、構成材料などは縦型ＦＥＴ１０と同様であるので、重複を避け、記述を省略する。 Other constituent materials are the same as those of the vertical FET 10, and therefore, overlapping is avoided and description is omitted.

図７〜図９は、縦型ＦＥＴ２０の作製工程のフローを示す断面図である。以下、可視光透過性の縦型ＦＥＴ２０を作製することに重点をおいて、その作製工程を説明する。 7 to 9 are cross-sectional views showing the flow of the manufacturing process of the vertical FET 20. Hereinafter, the manufacturing process will be described with emphasis on manufacturing the visible light transmissive vertical FET 20.

工程１：下部絶縁層２２の形成
まず、図７（ａ）に示すように、絶縁性基板１の上に、公知の方法を用いて絶縁材料層を形成した後、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）などの微細加工方法によってパターニングして、下部絶縁層２２を形成する。この際、絶縁性基板１としてガラス基板などを用い、下部絶縁層２２として、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ₂層との積層膜を形成し、その厚さは例えば２００ｎｍ程度とする。 Step 1: Formation of Lower Insulating Layer 22 First, as shown in FIG. 7A, after an insulating material layer is formed on the insulating substrate 1 using a known method, photolithography and reactive ion etching are performed. The lower insulating layer 22 is formed by patterning by a fine processing method such as (RIE). At this time, a glass substrate or the like is used as the insulating substrate 1, and a laminated film of a silicon nitride SiN layer and a silicon oxide SiO ₂ layer is formed as the lower insulating layer 22 by a plasma CVD method, and the thickness thereof is about 200 nm, for example. To do.

工程２：透明導電膜５１の形成
次に、図７（ｂ）に示すように、後にソース電極２３とゲート電極２４とにパターニングされる透明導電膜５１を形成する。この際、透明導電膜５１として、ＡＺＯなどの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜をスパッタリング法によって形成する。透明導電膜５１の厚さは、例えば２１０ｎｍ程度とする。 Step 2: Formation of Transparent Conductive Film 51 Next, as shown in FIG. 7B, a transparent conductive film 51 to be patterned later on the source electrode 23 and the gate electrode 24 is formed. At this time, as the transparent conductive film 51, a zinc oxide-based conductive film such as AZO or a transparent conductive film typified by ITO is formed by a sputtering method. The thickness of the transparent conductive film 51 is, for example, about 210 nm.

工程３：ソース電極２３およびゲート電極２４の形成
次に、図７（ｃ）に示すように、フォトリソグラフィとＲＩＥなどの微細加工方法によって透明導電膜５１をパターニングして、ソース電極２３およびゲート電極２４を形成する。 Step 3: Formation of Source Electrode 23 and Gate Electrode 24 Next, as shown in FIG. 7C, the transparent conductive film 51 is patterned by a fine processing method such as photolithography and RIE, so that the source electrode 23 and the gate electrode are formed. 24 is formed.

工程４：半導体層２８の形成
絶縁材料層１２の形成
次に、図８（ｄ）に示すように、スパッタリング法によって酸化亜鉛からなる半導体材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、半導体層２８を形成する。この際、半導体層２８の厚さは、ゲート電極２４の厚さ２１０ｎｍに比べてわずかに薄く、例えば１９０ｎｍ程度とする。 Step 4: Formation of Semiconductor Layer 28 Formation of Insulating Material Layer 12 Next, as shown in FIG. 8D, after forming a semiconductor material layer made of zinc oxide by sputtering, fine processing such as photolithography and RIE is performed. The semiconductor layer 28 is formed by patterning by a method. At this time, the thickness of the semiconductor layer 28 is slightly thinner than the thickness 210 nm of the gate electrode 24, for example, about 190 nm.

工程５：絶縁層２５およびゲート絶縁膜２６の形成
次に、図８（ｅ）に示すように、絶縁材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、絶縁層２５およびゲート絶縁膜２６を形成する。この際、絶縁材料層は、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ₂層とを積層して形成する。 Step 5: Formation of Insulating Layer 25 and Gate Insulating Film 26 Next, as shown in FIG. 8E, an insulating material layer is formed and then patterned by a microfabrication method such as photolithography and RIE to form an insulating layer. 25 and the gate insulating film 26 are formed. At this time, the insulating material layer is formed by laminating a silicon nitride SiN layer and a silicon oxide SiO ₂ layer by plasma CVD.

工程６：上部絶縁層２７の形成
次に、図８（ｆ）に示すように、絶縁材料層を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、上部絶縁層２７を形成する。この際、絶縁材料層は、プラズマＣＶＤ法によって窒化シリコンＳiＮ層と酸化シリコンＳiＯ₂層とを積層して形成する。 Step 6: Formation of Upper Insulating Layer 27 Next, as shown in FIG. 8F, after forming an insulating material layer, patterning is performed by a fine processing method such as photolithography and RIE to form the upper insulating layer 27. To do. At this time, the insulating material layer is formed by laminating a silicon nitride SiN layer and a silicon oxide SiO ₂ layer by plasma CVD.

工程７：ドレイン電極２９の形成
次に、図９（ｇ）に示すように、透明導電膜を形成した後、フォトリソグラフィとＲＩＥなどの微細加工方法によってパターニングして、ドレイン電極２９を形成する。この際、透明導電膜として、ＡＺＯなどの酸化亜鉛系導電膜か、ＩＴＯに代表される透明導電膜をスパッタリング法によって形成する。ドレイン電極２９の厚さは、例えば２００ｎｍ程度とする。 Step 7: Formation of Drain Electrode 29 Next, as shown in FIG. 9G, after forming a transparent conductive film, the drain electrode 29 is formed by patterning by a microfabrication method such as photolithography and RIE. At this time, a zinc oxide based conductive film such as AZO or a transparent conductive film typified by ITO is formed by a sputtering method as the transparent conductive film. The thickness of the drain electrode 29 is about 200 nm, for example.

以上が縦型ＴＦＴ２０の作製工程である。 The above is the manufacturing process of the vertical TFT 20.

実施の形態３
実施の形態３では、請求項１１に記載した画像表示装置の例について説明する。この画像表示装置は、表示素子と、画素トランジスタである縦型電界効果トランジスタ１０または２０とが各画素に配置され、表示素子が縦型電界効果トランジスタ１０または２０によって駆動制御されるアクティブマトリックス方式の画像表示装置である。その構成および駆動方法は、図１２を用いて既述した通りであるので、ここでは説明を省略する。 Embodiment 3
In the third embodiment, an example of the image display device described in claim 11 will be described. This image display apparatus is an active matrix type in which a display element and a vertical field effect transistor 10 or 20 that is a pixel transistor are arranged in each pixel, and the display element is driven and controlled by the vertical field effect transistor 10 or 20. An image display device. Since the configuration and the driving method are as described above with reference to FIG. 12, the description thereof is omitted here.

図１０は、本実施の形態の画像表示装置の特徴である画素の構成を示す平面図である。既述したように、従来の画像表示装置では画素トランジスタとして横型ＴＦＴを用いているので、画素トランジスタなどが占める制御領域３０２を小型化することが難しい。この結果、画素中で表示領域３０１が占める面積が制限され、表示輝度が低下して、コントラストが低下する（図１０（ｃ）参照。）。 FIG. 10 is a plan view showing a configuration of a pixel that is a feature of the image display device of the present embodiment. As described above, in the conventional image display device, since the lateral TFT is used as the pixel transistor, it is difficult to reduce the size of the control region 302 occupied by the pixel transistor or the like. As a result, the area occupied by the display region 301 in the pixel is limited, the display luminance is lowered, and the contrast is lowered (see FIG. 10C).

これに対し、本実施の形態では、画素トランジスタとして素子面積の小さい縦型ＦＥＴ１０または２０を用いているので、図１０（ａ）に示すように、画素トランジスタなどが占める制御領域３２を小型化することができる。この結果、画素中で表示領域３１が占める面積が増加し、表示輝度が明るくなり、コントラストが向上する。また、縦型電界効果トランジスタ１０または２０では、走査線４１にゲート電極４または２４の大部分を兼ねさせることができる。このようにすれば、制御領域３２をさらに小型化し、コントラストをさらに向上させることができる。 In contrast, in the present embodiment, since the vertical FET 10 or 20 having a small element area is used as the pixel transistor, the control region 32 occupied by the pixel transistor or the like is reduced in size as shown in FIG. be able to. As a result, the area occupied by the display region 31 in the pixel is increased, the display luminance is increased, and the contrast is improved. Further, in the vertical field effect transistor 10 or 20, the scanning line 41 can also serve as most of the gate electrode 4 or 24. In this way, the control area 32 can be further miniaturized and the contrast can be further improved.

また、図１０（ｂ）に示すように、画素トランジスタとして、可視光透過性の電極材料や絶縁層材料を用いた透明トランジスタを用い、画素における配線も可視光透過性の導電膜で形成した場合には、制御領域３４を透明にすることができる。この場合には、制御領域３４を表示領域３３の上に重ねて配置することができるので、表示領域３３を画素全体に広げることができるので、さらに表示輝度が明るくなり、コントラストが向上する。 In addition, as shown in FIG. 10B, a transparent transistor using a visible light transmissive electrode material or an insulating layer material is used as the pixel transistor, and the wiring in the pixel is also formed of a visible light transmissive conductive film. The control area 34 can be made transparent. In this case, since the control area 34 can be arranged over the display area 33, the display area 33 can be expanded over the entire pixel, so that the display brightness is further increased and the contrast is improved.

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。 As mentioned above, although this invention was demonstrated based on embodiment, it cannot be overemphasized that this invention is not limited to these examples at all, and can be suitably changed in the range which does not deviate from the main point of invention.

本発明の縦型電界効果トランジスタは、種々の電子回路、特にディスプレイのアクティブマトリックス回路などの画素トランジスタとして用いられ、画像表示装置の高コントラスト化などに寄与することができる。 The vertical field effect transistor of the present invention is used as a pixel transistor for various electronic circuits, particularly an active matrix circuit of a display, and can contribute to an increase in contrast of an image display device.

本発明の実施の形態１に基づく縦型ＦＥＴの構造を示す平面図（ａ）および断面図（ｂ）である。1A and 1B are a plan view and a cross-sectional view showing a structure of a vertical FET based on Embodiment 1 of the present invention. 同、縦型ＦＥＴの半導体材料である酸化亜鉛の結晶格子を示す斜視図である。2 is a perspective view showing a crystal lattice of zinc oxide, which is a semiconductor material of a vertical FET. FIG. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 本発明の実施の形態２に基づく縦型ＦＥＴの構造を示す平面図（ａ）および断面図（ｂ）である。It is the top view (a) and sectional drawing (b) which show the structure of the vertical FET based on Embodiment 2 of this invention. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 同、縦型ＦＥＴの作製工程のフローを示す断面図である。It is sectional drawing which shows the flow of the manufacturing process of vertical FET similarly. 本発明の実施の形態３に基づく画像表示装置における画素の構成を示す平面図である。It is a top view which shows the structure of the pixel in the image display apparatus based on Embodiment 3 of this invention. 特許文献１に示されている横型電界効果トランジスタおよび縦型電界効果トランジスタの構造を示す断面図である。It is sectional drawing which shows the structure of the horizontal field effect transistor shown by patent document 1, and a vertical field effect transistor. 画素トランジスタとしてＴＦＴを用い、アクティブマトリックス方式によって画像表示装置を駆動する回路の構成を示す説明図（ａ）、および画素の構成を示す斜視図（ｂ）である。FIG. 2 is an explanatory diagram (a) illustrating a configuration of a circuit that drives an image display device by an active matrix method using a TFT as a pixel transistor, and a perspective view (b) illustrating a configuration of a pixel.

Explanation of symbols

１…絶縁性基板、２…下部絶縁層、３…ソース電極、４…ゲート電極、５…絶縁層、
６…上部絶縁層、６ｇ…ゲート絶縁膜、７…ドレイン電極、８…半導体層、
９…チャネル長、１０…縦型ＦＥＴ、１１…透明導電膜、１２…絶縁材料層、
１３…トレンチ、１４…透明導電膜、１５…トレンチ、１６…半導体材料層、
２０…縦型ＦＥＴ、２２…下部絶縁層、２３…ソース電極、２４…ゲート電極、
２５…絶縁層、２６…ゲート絶縁膜、２７…上部絶縁層、２８…半導体層、
２９…ドレイン電極、３１…表示領域、３２…制御領域（小型化）、３３…表示領域、
３４…制御領域（透明化）、４１…走査線、４２…データ線、４３…走査回路、
４４…データ・ドライバ回路、５１…透明導電膜、１００…横型ＦＥＴ、
１０１…絶縁性基板、１０２…ゲート電極、１０３…ゲート絶縁膜、１０４…半導体層、
１０５…ソース電極、１０６…ドレイン電極、１０７…チャネル長、
２００…縦型ＦＥＴ、２０１…絶縁性基板、２０２…ソース電極、２０３…半導体層、
２０４…ドレイン電極、２０５…ゲート絶縁膜、２０６…ゲート電極、
２０７…チャネル長、３００…画素、３０１…表示領域、３０２…制御領域、
３１０…表示素子（キャパシタ）、３１１…表示電極、３２０…ＴＦＴ、
３２２…ゲート電極、３２３…ゲート絶縁膜、３２４…半導体層、３２５…ソース電極、３２６…ドレイン電極 DESCRIPTION OF SYMBOLS 1 ... Insulating substrate, 2 ... Lower insulating layer, 3 ... Source electrode, 4 ... Gate electrode, 5 ... Insulating layer,
6 ... Upper insulating layer, 6g ... Gate insulating film, 7 ... Drain electrode, 8 ... Semiconductor layer,
9 ... channel length, 10 ... vertical FET, 11 ... transparent conductive film, 12 ... insulating material layer,
13 ... trench, 14 ... transparent conductive film, 15 ... trench, 16 ... semiconductor material layer,
20 ... Vertical FET, 22 ... Lower insulating layer, 23 ... Source electrode, 24 ... Gate electrode,
25 ... Insulating layer, 26 ... Gate insulating film, 27 ... Upper insulating layer, 28 ... Semiconductor layer,
29 ... Drain electrode, 31 ... Display area, 32 ... Control area (miniaturization), 33 ... Display area,
34 ... Control region (transparency), 41 ... Scan line, 42 ... Data line, 43 ... Scan circuit,
44 ... Data driver circuit, 51 ... Transparent conductive film, 100 ... Horizontal FET,
DESCRIPTION OF SYMBOLS 101 ... Insulating substrate, 102 ... Gate electrode, 103 ... Gate insulating film, 104 ... Semiconductor layer,
105 ... Source electrode, 106 ... Drain electrode, 107 ... Channel length,
200 ... Vertical FET, 201 ... Insulating substrate, 202 ... Source electrode, 203 ... Semiconductor layer,
204 ... Drain electrode, 205 ... Gate insulating film, 206 ... Gate electrode,
207 ... channel length, 300 ... pixel, 301 ... display area, 302 ... control area,
310: Display element (capacitor), 311: Display electrode, 320: TFT,
322 ... Gate electrode, 323 ... Gate insulating film, 324 ... Semiconductor layer, 325 ... Source electrode, 326 ... Drain electrode

Claims

A source electrode and a drain electrode that are stacked with an intermediate layer interposed therebetween;
An insulating layer occupying at least part of the intermediate layer;
The c-axis, which is one of the crystal axes, is composed of a zinc oxide layer oriented in the stacking direction, and is in contact with at least a part of one side surface of the stack of the source electrode, the intermediate layer, and the drain electrode. And / or a semiconductor layer disposed so as to be in contact with and connect between the source electrode and the drain electrode by occupying a part of the intermediate layer, and
A gate insulating film disposed on the side and / or side of the stacked body so as to be in contact with the side of the semiconductor layer;
A vertical field effect transistor comprising a gate electrode disposed on a side of the stacked body so as to face the semiconductor layer with the gate insulating film interposed therebetween.

2. The vertical field effect transistor according to claim 1, wherein all of the intermediate layer is occupied by the insulating layer, and the semiconductor layer is disposed so as to be in contact with at least one side surface of the stacked body.

The stacked body is composed of the source electrode, the intermediate layer, and the drain electrode having the same or substantially the same thickness, and has the same thickness as the drain electrode with a gap portion sandwiched between one side of the stacked body. A lower insulating layer, a gate electrode having the same thickness as the source electrode, and an upper insulating layer having the same thickness as the intermediate layer are stacked, and the gate insulating film and the semiconductor layer are disposed in the gap portion. The vertical field effect transistor according to claim 2.

4. The vertical field effect transistor according to claim 3, wherein the source electrode is slightly thicker than the drain electrode, and the intermediate layer is slightly thinner than the drain electrode.

2. The vertical field effect transistor according to claim 1, wherein a part of the intermediate layer is occupied by the semiconductor layer, and a remaining part of the intermediate layer is occupied by the insulating layer.

The stacked body includes the source electrode, the intermediate layer, and the drain electrode having the same or substantially the same thickness, and is in contact with one side surface of the stacked body, and a lower insulating layer having the same thickness as the drain electrode. The vertical field effect according to claim 5, wherein a layer made of the gate electrode and the gate insulating film having the same thickness as the source electrode, and an upper insulating layer having the same thickness as the intermediate layer are disposed. Transistor.

The vertical field effect transistor according to claim 6, wherein the source electrode is slightly thicker than the drain electrode, and the intermediate layer is slightly thinner than the drain electrode.

2. The vertical field effect transistor according to claim 1, wherein at least one of the source electrode, the insulating layer, the drain electrode, the gate insulating film, and the gate electrode is made of a material that transmits visible light.

The vertical field effect transistor according to claim 8, wherein all of the source electrode, the insulating layer, the drain electrode, the gate insulating film, and the gate electrode are made of a material that transmits visible light.

The vertical field effect transistor according to claim 8 or 9, wherein at least one of the source electrode, the drain electrode, and the gate electrode is made of zinc oxide doped with impurities.

An image display device, wherein a display element and the vertical field effect transistor according to claim 1 are arranged in each pixel, and the display element is driven and controlled by the vertical field effect transistor.