JP2012173762A - マルチプロセッサシステム - Google Patents
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Abstract
【解決手段】C0A動作監視手段306は、ボードの起動処理を行うメインプロセッサの状態を監視する。C0A動作監視手段306がメインプロセッサの非動作状態を検知した場合、C0A隔離手段307はメインプロセッサとなっているプロセッサを隔離すると共に、特権管理表更新手段303は特権管理表を更新する。C0B通知手段308は、更新された特権管理表に基づいて新たなプロセッサに対してメインプロセッサとなることを通知する。
【選択図】図5
Description
図1は、この発明の実施の形態1によるマルチプロセッサシステムを示す構成図である。
図1に示すシステムは、複数のデータ処理ボード1a,1b,1cとデータ供給ボード2とネットワーク3を備えている。データ処理ボード1a,1b,1cは、それぞれ複数のプロセッサを搭載したボードであり、例えばレーダ信号処理といったデータ処理をボード単位で行うものである。データ供給ボード2は、データ処理ボード1a,1b,1cにデータを供給するためのボードであり、ネットワーク3は、データ供給ボード2とデータ処理ボード1a,1b,1cとを接続するLAN等のネットワークである。
データ処理ボード1は、CPU#0(100)、CPU#1(200)、FPGA(Field-Programmable Gate Array)300、PCI Expressスイッチ400、LANコントローラ#0(500)、LANコントローラ#1(600)、共有入出力700を備えている。
共有入出力700は、CPU#0(100)とCPU#1(200)とが共有する入出力手段であり、図8に示すように、スイッチ400に接続されるPCI Expressブリッジ701、USB(Universal Serial Bus)が接続されるUSBコントローラ702、VMEバスが接続されるVMEバスブリッジ703、PMC(PCIメザニンカード)704、PCI Expressブリッジ701とUSBコントローラ702〜PMC704とを接続するPCIバス705を備えている。
図9は、正常時の起動処理のシーケンスを示す説明図である。
データ処理ボード1に電源が投入されると、4つのコア(C0A101〜C1B202)は各々起動処理を実行し(ステップST900、ST901)、FPGA300は特権管理表に初期値を設定する(ステップST902)。即ち、FPGA300における特権管理表更新手段303は、特権管理表記憶手段302に記憶されている特権管理表に初期値を設定する。初期値のメインプロセッサはC0A101であり、C0A動作監視手段306によってC0A101の生存状態が確認される。その後、C1A201とC1B202はスイッチ400のアクセスがCPU#0(100)側から許可されるまで待機し(ステップST903〜ST904)、C0A101がスイッチ400を設定してCPU#1(200)側からのアクセスを許可する(ステップST905)。続いて、C1A201とC1B202は共有入出力700の初期設定完了を待ち、C0A101がこれを設定する(ステップST906〜ST908)。以降は、C0A101〜C1B202が、それぞれスイッチ400を介して共有入出力700とのデータ入出力を行うと共に、LANコントローラ#0(500)及びLANコントローラ#1(600)を介してデータ処理ボード1外部とのデータ入出力を行う。
図10は、この場合の起動処理のシーケンスを示す説明図である。
通常はC0A101がボード全体を制御するが、ステップST1000,ST1001の起動処理完了後、何らかの原因で故障する等で起動できない場合(ステップST1002)は、FPGA300からの動作監視に応答しなくなり(ステップST1005〜ST1006)、FPGA300のC0A動作監視手段306がC0A101の故障を検出する。尚、C1A201とC1B202は待機状態のままである(ステップST1003〜ST1004)。C0A101の故障を検出したFPGA300では、C0A隔離手段307がC0A101を隔離する(ステップST1007)と共に、特権管理表更新手段303は特権管理表を更新し(ステップST1008)、C0B通知手段308は、共有入出力700を初期設定する権限をC0B102に移した上で、C0B102に起動処理の実行を指示する(ステップST1009)。以下、スイッチ400を設定してCPU#1(200)から共有入出力700へのアクセスを許可する処理(ステップST1010)と、共有入出力700の初期設定(ステップST1011〜ST1013)は、C0B102が行う。この状態でC0A101を除く三つのCPU(C0B102,C1A201,C1B202)はFPGA300を利用することができ、また、共有入出力700を含むボード上のリソースも通常通り利用できる。
起動処理を終えたC0A101は、FPGA300の特権管理表を更新した後、C0B102に起動を指示して特権をC0B102に譲渡する(ステップST1103〜ST1105)。尚、C0A101による特権管理表の更新は、CPU#0信号処理補助手段305を介して特権管理表更新手段303に更新指示を行うことによって実行される。その後の処理は、C1A201とC1B202の待機状態(ステップST1106〜ST1107)の後、C0B102がスイッチ400を設定してCPU#1(200)から共有入出力700へのアクセスを許可する処理(ステップST1108)と、共有入出力700の初期設定(ステップST1109〜ST1111)はC0B102が行う。ここで、図10に示したC0A101が故障したケースとでは、4つのCPU(C0A101〜C1B202)全てがFPGA300や共有入出力700を利用することができる点が異なる。
Claims (2)
- 1枚のボードに複数のプロセッサを搭載するマルチプロセッサシステムにおいて、
前記複数のプロセッサのうち、前記ボードの起動処理を実行するメインプロセッサの状態を監視する状態監視手段と、
前記メインプロセッサが前記ボードの起動処理を実行できない場合、当該メインプロセッサが行う起動処理を前記複数のプロセッサにおける他のプロセッサに実行させるための起動指示手段とを備えることを特徴とするマルチプロセッサシステム。 - 複数のプロセッサのうち、メインプロセッサを示す特権管理表を生成する特権管理表生成手段と、
前記特権管理表におけるメインプロセッサの更新を行う特権管理表更新手段とを備え、
前記特権管理表更新手段は、状態管理手段で前記メインプロセッサが前記ボードの起動処理を実行できないことを検知した場合または前記メインプロセッサからの指示により前記特権管理表を更新すると共に、起動指示手段は前記更新された特権管理表に基づいて他のプロセッサへの起動指示を行うことを特徴とする請求項1記載のマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2011031890A JP2012173762A (ja) | 2011-02-17 | 2011-02-17 | マルチプロセッサシステム |
Applications Claiming Priority (1)
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JP2011031890A JP2012173762A (ja) | 2011-02-17 | 2011-02-17 | マルチプロセッサシステム |
Publications (1)
Publication Number | Publication Date |
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JP2012173762A true JP2012173762A (ja) | 2012-09-10 |
Family
ID=46976651
Family Applications (1)
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JP2011031890A Pending JP2012173762A (ja) | 2011-02-17 | 2011-02-17 | マルチプロセッサシステム |
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JP2015090501A (ja) * | 2013-11-05 | 2015-05-11 | 三菱電機株式会社 | 二重系制御装置 |
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2011
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JP7341476B2 (ja) | 2019-12-20 | 2023-09-11 | 株式会社川本製作所 | 給水装置 |
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