JP2012129450A

JP2012129450A - Manufacturing method of semiconductor device

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Publication number: JP2012129450A
Application number: JP2010281610A
Authority: JP
Inventors: Naoko Kodama; 奈緒子兒玉
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-12-17
Filing date: 2010-12-17
Publication date: 2012-07-05
Anticipated expiration: 2030-12-17
Also published as: JP5644466B2

Abstract

PROBLEM TO BE SOLVED: To provide a highly reliable manufacturing method of a semiconductor device which allows positioning to be performed with high accuracy in a photolithography process and prevents contamination in a process line and deterioration of device characteristics in a semiconductor device having SON structure.SOLUTION: A step 18 of a silicon layer 32 on an upper part of an SON structure 9 is used as an alignment mark 20, thereby preventing shape deformation of the alignment mark 20 and allowing positioning to be performed with high accuracy in a photolithography process. Further, since the step 18 is small, residual resist and dirt occurred in the middle of the process are prevented from remaining in a recessed part in the photolithography process. Thus, contamination in the process line is prevented. As a result, the deterioration of device characteristics are prevented and a highly reliable manufacturing method of a semiconductor device is provided.

Description

この発明は、ＳＯＮ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｎｏｔｈｉｎｇ）構造の半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device having a SON (Silicon-On-Nothing) structure.

半導体装置を製造する場合にフォトリソグラフィー工程がある。その場合、半導体基板であるシリコンウェハの表面に形成した凹部のアライメントマークを用いてパターニング時の位置合わせが行なわれている。 There is a photolithography process when manufacturing a semiconductor device. In that case, the alignment at the time of patterning is performed using the alignment mark of the recessed part formed in the surface of the silicon wafer which is a semiconductor substrate.

図６は、ＳＯＮ構造を有する半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。
同図（ａ）において、シリコンウェハ５１にＳＯＮ構造を形成するために、微細なホールトレンチ５２を形成する。ダイシングライン上にはホールトレンチ５２より大きな凹部５３を形成する。この凹部５３の開口部５５の平面サイズは、例えば、幅Ｗが１０μｍ程度であり、その深さＰは１０μｍ程度と深い。 FIG. 6 is a process diagram showing a method of manufacturing a semiconductor device having a SON structure, and FIGS.
In FIG. 2A, in order to form a SON structure in the silicon wafer 51, a fine hole trench 52 is formed. A recess 53 larger than the hole trench 52 is formed on the dicing line. The planar size of the opening 55 of the recess 53 is, for example, a width W of about 10 μm and a depth P of about 10 μm.

つぎに、同図（ｂ）において、高温減圧で水素雰囲気中でシリコンウェハ５１を熱処理して、ホールトレンチ５２を繋げて一つの空洞５６にする。この空洞５６と空洞５６上を塞ぐシリコン層（トップシリコン層５７と呼ばれている）でＳＯＮ構造５８が形成される。 Next, in FIG. 2B, the silicon wafer 51 is heat-treated in a hydrogen atmosphere at high temperature and reduced pressure, and the hole trenches 52 are connected to form one cavity 56. The SON structure 58 is formed by the cavity 56 and a silicon layer (called a top silicon layer 57) that covers the cavity 56.

つぎに、同図（ｃ）において、トップシリコン層５７を含むシリコンウェハ５１上にエピタキシャル成長によるエピタキシャ成長層５９を形成する。続いて、このエピタキシャル成長層５９の凹部６０をアライメントマーク６１として用いてパターニングを行い、このエピタキシャル成長層５９に図示しない各種拡散層を形成する。ＳＯＮ構造５８の空洞５６上のエピタキシャル成長層５９に形成される素子としては、例えば、圧力センサなどである。 Next, in FIG. 3C, an epitaxial growth layer 59 is formed by epitaxial growth on the silicon wafer 51 including the top silicon layer 57. Subsequently, patterning is performed using the recess 60 of the epitaxial growth layer 59 as an alignment mark 61, and various diffusion layers (not shown) are formed in the epitaxial growth layer 59. The element formed in the epitaxial growth layer 59 on the cavity 56 of the SON structure 58 is, for example, a pressure sensor.

また、特許文献１では、シリコン基板にエピタキシャル成長層を形成したとき、シリコン基板に形成したトレンチのアライメントマークはエピタキシャル成長層で埋まってしまう。このエピタキシャル成長層を除去してアライメンマークを露出させて再度使用することが記載されている。 In Patent Document 1, when an epitaxial growth layer is formed on a silicon substrate, the alignment mark of the trench formed on the silicon substrate is filled with the epitaxial growth layer. It is described that the epitaxial growth layer is removed to expose the alignment mark and it is used again.

また、特許文献２では、ＳＯＮ構造の形成方法やそれを用いた半導体装置が記載されている。
また、非特許文献１では、ＳＯＮ構造の上にトランジスタを形成し、ＳＯＮ構造を分離層の一部として利用することが記載されている。 Patent Document 2 describes a method for forming a SON structure and a semiconductor device using the same.
Non-Patent Document 1 describes that a transistor is formed on a SON structure and the SON structure is used as a part of a separation layer.

特開平９−２４６１５９号公報JP-A-9-246159 特開２００７−２７３９９３号公報JP 2007-273993 A

電子情報通信学会技術研究報告書、電子デバイス１０２（１７５）ｐｐ．９９−１０４、２００２年６月２４日発行IEICE Technical Report, Electronic Devices 102 (175) pp. 99-104, issued on June 24, 2002

しかし、前記の図６（ｂ）に示すように、高温減圧、水素雰囲気中で熱処理してチップ形成領域にＳＯＮ構造５８を形成し後、Ａ部で示すように、凹部５５の形状（パターン形状）に崩れが生じる。この崩れはエピタキシャル成長後にも反映されて、凹部６０のアライメントマーク６１（エピタキシャル成長後の凹部６０）のパターン形状の崩れる。そうすると、図６（ｃ）のエピタキシャル成長層５９に形成される各種拡散層などのパターニングで高精度の位置合わせが困難になる。 However, as shown in FIG. 6B, after the SON structure 58 is formed in the chip formation region by heat treatment in a high-temperature reduced pressure and hydrogen atmosphere, the shape of the recess 55 (pattern shape) ) Collapses. This collapse is reflected even after the epitaxial growth, and the pattern shape of the alignment mark 61 (the recess 60 after the epitaxial growth) of the recess 60 collapses. Then, it becomes difficult to align with high accuracy by patterning various diffusion layers formed in the epitaxial growth layer 59 of FIG.

また、図６（ｃ）の凹部６０の深さＱが１０μｍ程度と深いために、図７に示すように、フォトリソグラフィー工程で使用したレジスト６２が凹部６０に残留したり、また、プロセス途中で発生するゴミ（酸化膜片やポリシリコン片）などが凹部に残留し易くなる。このレジスト６２やゴミの残留があると、その後の高温処理によりプロセスライン（例えば、高温拡散炉などを用いる拡散ラインなど）が汚染され、汚染されたプロセスラインで製造した半導体装置が特性劣化を招いたり、信頼性を低下させたりする。 Further, since the depth Q of the concave portion 60 in FIG. 6C is as deep as about 10 μm, the resist 62 used in the photolithography process remains in the concave portion 60 as shown in FIG. The generated dust (oxide film piece or polysilicon piece) is likely to remain in the recess. If the resist 62 or dust remains, a process line (for example, a diffusion line using a high-temperature diffusion furnace) is contaminated by a subsequent high-temperature treatment, and the semiconductor device manufactured by the contaminated process line deteriorates characteristics. Or reduce reliability.

また、前記の特許文献１と特許文献２および非特許文献１では、ＳＯＮ構造上のトップシリコン層の段差をアライメントマークとして用いることについては記載されていない。
この発明の目的は、前記の課題を解決して、ＳＯＮ構造の半導体装置において、フォトリソグラフィー工程で高精度の位置合わせができ、プロセスラインの汚染を防止することができて、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することにある。 In Patent Document 1, Patent Document 2, and Non-Patent Document 1, the use of the step of the top silicon layer on the SON structure as an alignment mark is not described.
An object of the present invention is to solve the above-described problems, and in a semiconductor device having a SON structure, high-precision alignment can be performed in a photolithography process, contamination of a process line can be prevented, and element characteristics can be deteriorated. An object of the present invention is to provide a method for manufacturing a semiconductor device which is prevented and has high reliability.

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、半導体ウェハのダイシングラインに微細なホールトレンチを多数形成し、熱処理することより形成されるＳＯＮ構造の空洞上の半導体層の凹部をアライメントマークとして用いる半導体装置の製造方法とする。 In order to achieve the above object, according to the first aspect of the present invention, a SON structure formed by forming a large number of fine hole trenches in a dicing line of a semiconductor wafer and performing heat treatment. A semiconductor device manufacturing method using a recess of a semiconductor layer on a cavity as an alignment mark.

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記熱処理が、１０００℃を超える高温で減圧もしくは常圧雰囲気で行なわれるとよい。 Further, according to the invention described in claim 2 of the claims, in the invention described in claim 1, the heat treatment may be performed at a high temperature exceeding 1000 ° C. under reduced pressure or atmospheric pressure.

また、特許請求の範囲の請求項３記載の発明によれば、ＳＯＮ構造を有する半導体装置の製造方法において、半導体ウェハのチップ形成領域に第１ＳＯＮ構造、ダイシングラインに第２ＳＯＮ構造をそれぞれ形成し、前記第２ＳＯＮ構造の空洞上の半導体層の段差をアライメントマークとして用いる半導体装置の製造方法とする。 According to a third aspect of the present invention, in the method for manufacturing a semiconductor device having an SON structure, the first SON structure is formed in the chip formation region of the semiconductor wafer, and the second SON structure is formed in the dicing line. A method of manufacturing a semiconductor device using a step of a semiconductor layer on a cavity of the second SON structure as an alignment mark.

この発明によれば、ＳＯＮ構造を形成するときに形成されるトップシリコン層の凹部をアライメントマークとして用いることによって、アライメントマークの形状崩れが防止されて、フォトリソグラフィー工程で高精度の位置合わせができるようになる。 According to the present invention, by using the recess of the top silicon layer formed when forming the SON structure as the alignment mark, the alignment mark is prevented from being deformed, and high-precision alignment can be performed in the photolithography process. It becomes like this.

また、凹部の段差が小さいためにフォトリソグラフィー工程で凹部へのレジストの残留やプロセス途中で発生するゴミの残留が防止され、プロセスラインの汚染が防止できる。その結果、素子特性の劣化が防止され、信頼性の高い半導体装置の製造方法を提供することができる。 Further, since the step of the recess is small, resist residue in the recess and residue of dust generated during the process can be prevented in the photolithography process, and contamination of the process line can be prevented. As a result, deterioration of element characteristics can be prevented and a highly reliable manufacturing method of a semiconductor device can be provided.

この発明の第１実施例の半導体装置の要部製造工程断面図である。It is principal part manufacturing process sectional drawing of the semiconductor device of 1st Example of this invention. 図１に続く、この発明の第１実施例の半導体装置の製造方法を要部製造工程断面図である。FIG. 2 is a cross-sectional view showing the main part manufacturing process of the method for manufacturing the semiconductor device according to the first embodiment of the invention, following FIG. 1; ホールトレンチの平面図であり、（ａ）は第１ホールトレンチ群の要部平面図、（ｂ）は第２ホールトレンチ群の要部平面図である。It is a top view of a hole trench, (a) is a principal part top view of the 1st hole trench group, (b) is a principal part top view of the 2nd hole trench group. 第１アライメントマークの構成図であり、（ａ）は第１アライメントマークの平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図である。It is a block diagram of a 1st alignment mark, (a) is a top view of a 1st alignment mark, (b) is sectional drawing cut | disconnected by the XX line of (a). この発明の第２実施例の半導体装置の要部製造工程断面図である。It is principal part manufacturing process sectional drawing of the semiconductor device of 2nd Example of this invention. 図６は、ＳＯＮ構造を有する半導体装置の製造方法を示す工程図であり、同図（ａ）〜同図（ｃ）は工程順に示した要部製造工程断面図である。6A to 6C are process diagrams showing a method for manufacturing a semiconductor device having a SON structure, and FIGS. 6A to 6C are cross-sectional views of main part manufacturing processes shown in the order of processes. 図６のアライメントマークの課題について記載した断面図である。It is sectional drawing described about the subject of the alignment mark of FIG.

実施の形態を以下の実施例で説明する。 Embodiments will be described in the following examples.

図１および図２は、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。ここでは、半導体装置として圧力センサを例として挙げた。
図１（ａ）において、主面が（００１）であり、厚さが６００μｍ程度の低比抵抗のｎ型シリコンウェハ１上にパターニングされた酸化膜２を形成する。続いて、この酸化膜２をエッチングしＳＯＮ構造を形成するためのホールトレンチ３を多数形成する。この多数のホールトレンチ３の集まりは、チップ形成領域４（活性領域）に形成される第１ホールトレンチ群６とダイシングライン５に形成される第２ホールトレンチ群７になる。図３（ａ）に示すように、第１ホールトレンチ群６の平面サイズは橋渡し長さＭが１ｍｍ程度の八画形であり、図３（ｂ）に示すように、第２ホールトレンチ群７の平面サイズは一辺Ｎが１５μｍの四角形である。但し、中央部に十字パターンの凸部が残るパターンである。 FIG. 1 and FIG. 2 are cross-sectional views showing a main part manufacturing process showing the semiconductor device manufacturing method according to the first embodiment of the present invention in the order of steps. Here, a pressure sensor is taken as an example of the semiconductor device.
In FIG. 1A, a patterned oxide film 2 is formed on a low specific resistance n-type silicon wafer 1 having a main surface of (001) and a thickness of about 600 μm. Subsequently, the oxide film 2 is etched to form a number of hole trenches 3 for forming a SON structure. The collection of the many hole trenches 3 becomes a first hole trench group 6 formed in the chip formation region 4 (active region) and a second hole trench group 7 formed in the dicing line 5. As shown in FIG. 3A, the planar size of the first hole trench group 6 is an octagonal shape with a bridging length M of about 1 mm. As shown in FIG. The plane size is a square with a side N of 15 μm. However, it is a pattern in which the convex part of the cross pattern remains in the central part.

つぎに、図１（ｂ）において、酸化膜２を除去し、高温減圧（もしくは高温常圧）下の水素雰囲気中またはアルゴン雰囲気中で熱処理（アニール処理）を行い第１ホールトレンチ群６で第１ＳＯＮ構造８を形成し、第２ホールトレンチ群７で第２ＳＯＮ構造９を形成する。第１ＳＯＮ構造８の平面サイズは第１ホールトレンチ群６の平面サイズと同程度であり、第２ＳＯＮ構造９の平面サイズは第２ホールトレンチ群７の平面サイズとほぼ同程度である。第１ＳＯＮ構造８および第２ＳＯＮ構造９のそれぞれの空洞１０，１１上にトップシリコン層１２，１３と呼ばれるシリコン層が形成される。第１ＳＯＮ構造８および第２ＳＯＮ構造９のトップシリコン層１２，１３にはそれぞれ第１凹部１４の第１段差１４ａおよび第２凹部１５の第２段差１５ａが形成される。この第１凹部１４の平面サイズは第１ＳＯＮ構造８の平面サイズにほぼ等しく、第２凹部１５の平面サイズは第２ＳＯＮ構造９の平面サイズにほぼ等しい。第１ＳＯＮ構造８の空洞１０とトップシリコン層１２が圧力センサのダイアフラムになる。 Next, in FIG. 1B, the oxide film 2 is removed, and heat treatment (annealing treatment) is performed in a hydrogen atmosphere or an argon atmosphere under high temperature reduced pressure (or high temperature and normal pressure). The 1SON structure 8 is formed, and the second SON structure 9 is formed by the second hole trench group 7. The planar size of the first SON structure 8 is approximately the same as the planar size of the first hole trench group 6, and the planar size of the second SON structure 9 is approximately the same as the planar size of the second hole trench group 7. Silicon layers called top silicon layers 12 and 13 are formed on the respective cavities 10 and 11 of the first SON structure 8 and the second SON structure 9. A first step 14a of the first recess 14 and a second step 15a of the second recess 15 are formed in the top silicon layers 12 and 13 of the first SON structure 8 and the second SON structure 9, respectively. The planar size of the first recess 14 is approximately equal to the planar size of the first SON structure 8, and the planar size of the second recess 15 is approximately equal to the planar size of the second SON structure 9. The cavity 10 and the top silicon layer 12 of the first SON structure 8 serve as a pressure sensor diaphragm.

つぎに、図１（ｃ）において、トップシリコン層１２，１３を含むシリコンウェハ１上の全域にエピタキシャル成長層１６（積み増しエピ層）を均一に形成する。このエピタキシャル成長層１６の形成は、前記のＳＯＮ構造８，９の形成で使用されたチャンバと同一のチャンバを使用してＳＯＮ構造８，９の形成に続いて連続処理で行われる。第１凹部１４上のエピタキシャル層１６には第１凹部１４の第１段差１４ａの形状がほぼ反映された第３凹部１７の第３段差１７ａが形成され、第２凹部１５上のエピタキシャル成長層１６には第２凹部１５の第２段差１５ａの形状がほぼ反映された第４凹部１８の第４段差１８ａが形成される。これらの段差１７ａ，１８ａはＳＯＮ構造８，９の空洞１０，１１の外周端上に形成されるため、端部段差とも呼ばれる。第２凹部１５の形状をほぼ反映した第４凹部１８が第１アライメントマーク２０として用いられる。そのため、第２段差１５ａはできるだけ大きい方が望ましい。一方、第１ＳＯＮ構造８外延部上方のエピタキシャル成長層１６には圧力センサの拡散ゲージを形成するので、第１凹部１４の形状をほぼ反映した第３凹部１７は出来るだけ小さく平坦にした方が好ましい。 Next, in FIG. 1C, an epitaxial growth layer 16 (a stacked epi layer) is uniformly formed over the entire area of the silicon wafer 1 including the top silicon layers 12 and 13. The epitaxial growth layer 16 is formed by a continuous process following the formation of the SON structures 8 and 9 using the same chamber as that used for the formation of the SON structures 8 and 9. The epitaxial layer 16 on the first recess 14 is formed with a third step 17a of the third recess 17 that substantially reflects the shape of the first step 14a of the first recess 14 and is formed on the epitaxial growth layer 16 on the second recess 15. The fourth step 18a of the fourth recess 18 is formed in which the shape of the second step 15a of the second recess 15 is substantially reflected. Since these steps 17a and 18a are formed on the outer peripheral ends of the cavities 10 and 11 of the SON structures 8 and 9, they are also called end steps. A fourth recess 18 that substantially reflects the shape of the second recess 15 is used as the first alignment mark 20. Therefore, it is desirable that the second step 15a is as large as possible. On the other hand, since the diffusion gauge of the pressure sensor is formed in the epitaxial growth layer 16 above the extended portion of the first SON structure 8, it is preferable to make the third recess 17 substantially reflecting the shape of the first recess 14 as small and flat as possible.

つぎに、図１（ｄ）において、このエピタキシャル成長層１６上にイオン注入時のダメージを防止するための酸化膜２１（スクリーン酸化膜）を形成する。この酸化膜２１上にレジスト２２を塗布し、第１アライメントマーク２０を用いて、酸化膜２１上のレジスト２２に開口部２３を形成する。 Next, in FIG. 1D, an oxide film 21 (screen oxide film) for preventing damage during ion implantation is formed on the epitaxial growth layer 16. A resist 22 is applied on the oxide film 21, and an opening 23 is formed in the resist 22 on the oxide film 21 using the first alignment mark 20.

つぎに、図２（ｅ）において、このレジスト２２をマスクとして酸化膜２１をパターニングして、新規のアライメントマークである凹部の第２アライメントマーク２４を酸化膜２１に形成し、レジスト２２を除去する。第２アライメントマーク２４はダイシングライン５上の酸化膜２１に形成される。尚、レジスト２２のパターニングや酸化膜２１のパターニングはフォトリソグラフィー工程で行われる。 Next, in FIG. 2E, the oxide film 21 is patterned using the resist 22 as a mask to form a second alignment mark 24 of a concave portion, which is a new alignment mark, on the oxide film 21, and the resist 22 is removed. . The second alignment mark 24 is formed on the oxide film 21 on the dicing line 5. Note that the patterning of the resist 22 and the patterning of the oxide film 21 are performed in a photolithography process.

つぎに、図２（ｆ）において、この酸化膜２１上にレジスト２５を塗布し、第２アライメントマーク２４を用いて、このレジストをパターニングする。続いて、このレジスト２５をマスクとして酸化膜２１を通してエピタキシャル成長層１６にリン２６とボロン２７のイオン注入２８，２９を行う。図ではリン２６をイオン注入する側のレジストの開口部３０とボロン２７をイオン注入する側の開口部３１の両方が示されているが、実際はリン２６をイオン注入するときは開口部３１は塞がれている。一方、ボロン２７をイオン注入するときは開口部２９は塞がれている。 Next, in FIG. 2F, a resist 25 is applied on the oxide film 21, and this resist is patterned using the second alignment mark 24. Subsequently, phosphorus 26 and boron 27 are implanted into the epitaxial growth layer 16 through the oxide film 21 using the resist 25 as a mask. In the figure, both the resist opening 30 on the side where phosphorus 26 is ion-implanted and the opening 31 on the side where boron 27 is ion-implanted are shown. However, when phosphorus 26 is ion-implanted, the opening 31 is actually closed. It is peeling off. On the other hand, when the boron 27 is ion-implanted, the opening 29 is closed.

つぎに、図２（ｇ）において、レジスト２５と酸化膜２１を除去して熱処理を行い、エピタキシャル成長層１６とトップシリコン層１２，１３を合わせたシリコン層３２にｎウェル領域３３，３４およびｐウェル領域３５を形成する。 Next, in FIG. 2G, the resist 25 and the oxide film 21 are removed and heat treatment is performed, and the n-well regions 33 and 34 and the p-well are formed on the silicon layer 32 in which the epitaxial growth layer 16 and the top silicon layers 12 and 13 are combined. Region 35 is formed.

つぎに、図２（ｈ）において、従来の圧力センサと同じ製造工程で、ＬＯＣＯＳ酸化膜３６、ｐチャネルＭＯＳＦＥＴ３７、ｎチャネルＭＯＳＦＥＴ３８、ゲージ３９、層間絶縁膜４０、アルミ配線４１および表面保護膜４２などを形成する。 Next, in FIG. 2 (h), the LOCOS oxide film 36, the p-channel MOSFET 37, the n-channel MOSFET 38, the gauge 39, the interlayer insulating film 40, the aluminum wiring 41, the surface protective film 42, etc. in the same manufacturing process as the conventional pressure sensor. Form.

前記の図１（ａ）の工程において、図１（ａ）および図３に示すように、ホールトレンチ３の寸法は、例えば、直径Ｄが０．８μｍ程度、間隔Ｔが０．５μｍ程度、深さＬが５μｍ程度である。但し、この例ではチップ形成領域４とダイシングライン５に形成されるホールトレンチ３は同一寸法とした場合である。尚、本実施例では、半導体装置として第１ＳＯＮ構造８を第２ＳＯＮ構造９と同時に形成する圧力センサについて述べている。ここで、第１ＳＯＮ構造８と第２ＳＯＮ構造９を別々に形成する場合またはＳＯＮ構造を備えない半導体装置を形成する場合には、前記の第１アライメントマーク２０である凹部１８は、第２ＳＯＮ構造９を形成する空洞１１が一つでなく、複数個のボイド状になった空洞で形成されてもアレイメントマークとしては使用できる。 In the process of FIG. 1A, as shown in FIG. 1A and FIG. 3, the dimensions of the hole trench 3 are, for example, a diameter D of about 0.8 μm, a spacing T of about 0.5 μm, and a depth. The length L is about 5 μm. However, in this example, the hole trenches 3 formed in the chip formation region 4 and the dicing line 5 have the same dimensions. In the present embodiment, a pressure sensor that forms the first SON structure 8 simultaneously with the second SON structure 9 as a semiconductor device is described. Here, when the first SON structure 8 and the second SON structure 9 are formed separately or when a semiconductor device without the SON structure is formed, the recess 18 that is the first alignment mark 20 is formed in the second SON structure 9. Even if the cavity 11 is not a single cavity 11 and is formed of a plurality of voids, it can be used as an array mark.

また、ホールトレンチ３の平面形状は円形の場合を示したが四角形であっても構わない。その場合は、一辺の長さは前記の直径Ｄと同じくし、間隔Ｔや深さＬは前記と同じにする。 In addition, although the planar shape of the hole trench 3 is circular, it may be rectangular. In that case, the length of one side is the same as the diameter D, and the interval T and the depth L are the same as described above.

表１に第１アライメントマーク２０として適用できるホールトレンチ３の形成条件を示す。ホールトレンチ３の深さを５μｍ程度にして、ホールトレンチの直径Ｄと間隔Ｔを変えて実験した。実験の範囲は、ホールトレンチ３の直径Ｄが０．４μｍ〜１．６μｍ、間隔Ｔが０．２μｍ〜１．４μｍである。 Table 1 shows the formation conditions of the hole trench 3 that can be applied as the first alignment mark 20. The experiment was performed by changing the diameter D and the interval T of the hole trenches by changing the depth of the hole trenches 3 to about 5 μm. The range of the experiment is that the diameter D of the hole trench 3 is 0.4 μm to 1.6 μm, and the interval T is 0.2 μm to 1.4 μm.

実験の結果、表１の太線で囲まれた領域が第１アライメントマークとして適用できる。また、×印の範囲では、１）トップシリコン層１３が形成されない。２）第２段差１５ａが小さ過ぎる。３）ＳＯＮ構造を形成するためのアニール時間が長過ぎてコストが増大する。などの理由で適用できないことが分かった。

As a result of the experiment, a region surrounded by a thick line in Table 1 can be applied as the first alignment mark. Further, in the range of the x mark, 1) the top silicon layer 13 is not formed. 2) The second step 15a is too small. 3) The annealing time for forming the SON structure is too long and the cost increases. It was found that it is not applicable for reasons such as.

前記の図１（ｂ）の工程において、熱処理（アニール処理）条件は、例えば、温度は１１００℃〜１１５０℃程度、圧力は１０ｔｏｒｒ（１３３０Ｐａ）〜常圧程度、１００％水素雰囲気中である。１００％水素雰囲気の代わりに１００％アルゴン雰囲気としてもよい。また、ダイアフラム３９を構成するトップシリコン層１２の厚さは２μｍ程度である。第１段差１４ａおよび第２段差１５ａは０．４μｍ程度である。これらの段差１４ａ，１５ａは、熱処理条件やホールトレンチ３の寸法に依存し、０．３μｍ程度から１．５μｍ程度までの範囲で形成することが望ましい。 In the process of FIG. 1B, the heat treatment (annealing) conditions are, for example, a temperature of about 1100 ° C. to 1150 ° C., a pressure of about 10 torr (1330 Pa) to about normal pressure, and a 100% hydrogen atmosphere. A 100% argon atmosphere may be used instead of the 100% hydrogen atmosphere. Further, the thickness of the top silicon layer 12 constituting the diaphragm 39 is about 2 μm. The first step 14a and the second step 15a are about 0.4 μm. These steps 14a and 15a are preferably formed in a range from about 0.3 μm to about 1.5 μm depending on the heat treatment conditions and the dimensions of the hole trench 3.

０．３μｍ以上とする理由は、０．３μｍ以上であれば、アライメントマークとして機能するためである。また、第１アライメントマーク２０となる第４凹部１８において、直径Ｄが大きく、間隔Ｔが小さい程、段差が大きくなる。しかし、第４凹部１８の第４段差１８ａが大き過ぎるとレジスト２５の残留などの問題が発生するので、第４段差１８ａは１．５μｍ程度以下とするのがよい。第４段差１８ａの形状は第１段差１４ａの形状がほぼ反映されるので、第１段差１４ａおよび第２段差１５ａも１．５μｍ程度以下とするのがよい。 The reason for setting it as 0.3 micrometer or more is for functioning as an alignment mark if it is 0.3 micrometer or more. Further, in the fourth recess 18 that becomes the first alignment mark 20, the step becomes larger as the diameter D is larger and the interval T is smaller. However, if the fourth step 18a of the fourth recess 18 is too large, problems such as remaining of the resist 25 occur. Therefore, the fourth step 18a is preferably about 1.5 μm or less. Since the shape of the fourth step 18a almost reflects the shape of the first step 14a, the first step 14a and the second step 15a are preferably about 1.5 μm or less.

また、図４に示すように、第１アライメントマークの平面形状は、一辺Ｅが、例えば、１５μｍの四角形の枠であり、その枠内の中央部に十字パターンが形成されている。この枠と十字パターンの淵は段差になってアライメントマークとなる。尚、図４（ａ）は第１アライメントマーク２０の平面図、図４（ｂ）は図４（ａ）のＸ−Ｘ線で切断した断面図である。 As shown in FIG. 4, the planar shape of the first alignment mark is a square frame with one side E of 15 μm, for example, and a cross pattern is formed in the center of the frame. This frame and the cross pattern ridges form a step to form an alignment mark. 4A is a plan view of the first alignment mark 20, and FIG. 4B is a cross-sectional view taken along line XX in FIG. 4A.

前記の図１（ｃ）の工程において、エピタキシャル成長層１６の厚さは、例えば、３μｍ〜１０μｍ程度である。この厚さは形成する圧力センサの回路構成などに依存する。第１アライメントマーク２０となる第４凹部１８の第４段差１８ａは第２凹部１５の第２段差１５ａとほぼ等しく、０．５μｍ程度になる。第４凹部１８の形状崩れは、エピタキシャル成長層１６の厚さや形成条件に依存する。但し、エピタキシャル成長層１６の厚さが３μｍ〜１８μｍでは第１アライメントマーク２０である第４凹部１８の形状崩れは殆ど発生していない。この第１アライメントマーク２０を用いることで、第２アライメントマーク２４を精度よく形成することができる。 In the process of FIG. 1C, the thickness of the epitaxial growth layer 16 is, for example, about 3 μm to 10 μm. This thickness depends on the circuit configuration of the pressure sensor to be formed. The fourth step 18a of the fourth recess 18 serving as the first alignment mark 20 is substantially equal to the second step 15a of the second recess 15 and is about 0.5 μm. The shape collapse of the fourth recess 18 depends on the thickness and the formation conditions of the epitaxial growth layer 16. However, when the thickness of the epitaxial growth layer 16 is 3 μm to 18 μm, the shape of the fourth recess 18 that is the first alignment mark 20 is hardly deformed. By using the first alignment mark 20, the second alignment mark 24 can be formed with high accuracy.

前記の図１(ｄ)の工程において、酸化膜２１の厚さは０．５μｍ〜１μｍ程度である。
前記の図２(ｅ)の工程において、新規の第２アライメントマーク２４（凹部）の平面サイズは第１アライメントマーク２０の平面サイズ（十数μｍ程度）とほぼ同じである。また、第２アライメントマーク２４は酸化膜２１に形成するので、第２アライメントマーク２４の段差は酸化膜２１の厚さになる。この酸化膜２１の厚みは０．５μｍ〜１μｍ程度であるので、第２アライメントマーク２４の段差も０．５μｍ〜１μｍ程度になる。 In the step of FIG. 1D, the thickness of the oxide film 21 is about 0.5 μm to 1 μm.
In the process shown in FIG. 2E, the planar size of the new second alignment mark 24 (recessed portion) is substantially the same as the planar size of the first alignment mark 20 (about ten and several μm). Further, since the second alignment mark 24 is formed on the oxide film 21, the step of the second alignment mark 24 becomes the thickness of the oxide film 21. Since the thickness of the oxide film 21 is about 0.5 μm to 1 μm, the step of the second alignment mark 24 is also about 0.5 μm to 1 μm.

尚、新規の第２アライメントマーク２４（凹部）を形成するのは、第１アライメントマーク２０より平面形状を鮮明にするためである。その結果、第２アライメントマーク２４を用いた場合は第１アライメントマーク２０を用いた場合より位置合わせ精度を向上することができる。 The reason why the new second alignment mark 24 (concave portion) is formed is to make the planar shape clearer than the first alignment mark 20. As a result, when the second alignment mark 24 is used, the alignment accuracy can be improved as compared with the case where the first alignment mark 20 is used.

図２（ｆ）および図２（ｇ）の工程において、ｎウェル領域３３，３４およびｐウェル領域３５を形成するためにイオン注入される不純物はリン２６とボロン２７である。
前記したように、第１アライメントマーク２０の形成に第２ＳＯＮ構造９のトップシリコン層１３の第１凹部１５を利用することにより、第１アライメントマーク２０の形状崩れが発生しなくなり、第２アライメントマーク２４を高精度に形成することができる。 In the steps of FIG. 2F and FIG. 2G, the impurities ion-implanted to form the n-well regions 33 and 34 and the p-well region 35 are phosphorus 26 and boron 27.
As described above, by using the first recess 15 of the top silicon layer 13 of the second SON structure 9 for forming the first alignment mark 20, the first alignment mark 20 is not deformed and the second alignment mark 20 is not formed. 24 can be formed with high accuracy.

また、第１アライメントマーク２０の第４凹部１８の第４段差１８ａは０．５μｍ程度であり、従来のアライメントマークである凹部（トレンチ）の深さ（１０μｍ程度）に比べて浅い。そのため、従来のアライメントマークの場合にアライメントマーク内に発生するレジスト残りやプロセス途中で発生するゴミの残留などを防止できて、プロセスラインの汚染が防止できる。その結果、半導体装置の特性劣化が防止され、信頼性の高い半導体装置を製造することができる。 The fourth step 18a of the fourth recess 18 of the first alignment mark 20 is about 0.5 μm, which is shallower than the depth (about 10 μm) of the recess (trench) that is a conventional alignment mark. For this reason, in the case of a conventional alignment mark, resist residue generated in the alignment mark, residue of dust generated during the process, and the like can be prevented, and contamination of the process line can be prevented. As a result, deterioration of the characteristics of the semiconductor device is prevented, and a highly reliable semiconductor device can be manufactured.

尚、このでは、半導体装置として圧力センサを例に挙げたが、第１ＳＯＮ構造８上にトランジスタを形成する半導体装置にも適用できる。また、第１ＳＯＮ構造８を有さない半導体装置のアライメントマークとしても利用できる。 In this case, a pressure sensor is taken as an example of the semiconductor device, but the present invention can also be applied to a semiconductor device in which a transistor is formed on the first SON structure 8. It can also be used as an alignment mark for a semiconductor device that does not have the first SON structure 8.

図５は、この発明の第２実施例の半導体装置の要部製造工程断面図である。図５は図２（ｈ）に相当した要部断面図である。第１実施例との違いは、ｎウェル領域３３，３４およびｐウェル領域３５を形成するときに用いるアライメントマークを第１アライメントマーク２０とした点である。この方が図２(ｄ)と図２（ｅ）の第２アライメントマーク２４を形成する工程を省くことができる。 FIG. 5 is a cross-sectional view showing the main part manufacturing process of the semiconductor device according to the second embodiment of the present invention. FIG. 5 is a cross-sectional view of the main part corresponding to FIG. The difference from the first embodiment is that the alignment mark used when forming the n well regions 33 and 34 and the p well region 35 is the first alignment mark 20. In this way, the step of forming the second alignment mark 24 shown in FIGS. 2D and 2E can be omitted.

また、第１アライメントマーク２０の第４凹部１８の第４段差１８ａは小さいため、従来のアライメントマークの場合にアライメントマーク内に発生するレジスト残りやプロセス途中で発生するゴミの残留などを防止できて、プロセスラインの汚染が防止できる。その結果、半導体装置の特性劣化が防止され、信頼性の高い半導体装置を製造することができる。 In addition, since the fourth step 18a of the fourth recess 18 of the first alignment mark 20 is small, it is possible to prevent resist residue generated in the alignment mark or dust remaining during the process in the case of the conventional alignment mark. , Process line contamination can be prevented. As a result, deterioration of the characteristics of the semiconductor device is prevented, and a highly reliable semiconductor device can be manufactured.

この第１アライメントマーク２０を用いることで、第１ＳＯＮ構造８に対するｎウェル領域３３，３４、ｐウェル領域３５の位置合わせ精度を従来の幅広トレンチ（図６の凹部５３）のアライメントマークを用いる場合より向上させることが出来る。しかし、実施例１の第２アライメントマーク２４より鮮明度が低下するので、第２アライメントマーク２４を用いる場合よりは位置合わせ精度は低下する。 By using the first alignment mark 20, the alignment accuracy of the n-well regions 33 and 34 and the p-well region 35 with respect to the first SON structure 8 can be improved compared to the case of using the alignment mark of the conventional wide trench (recess 53 in FIG. 6). Can be improved. However, since the sharpness is lower than that of the second alignment mark 24 of the first embodiment, the alignment accuracy is lower than when the second alignment mark 24 is used.

１シリコンウェハ
２酸化膜
３ホールトレンチ
４チップ形成領域
５ダイシングライン
６第１ホールトレンチ群
７第２ホールトレンチ群
８第１ＳＯＮ構造
９第２ＳＯＮ構造
１０，１１空洞
１２，１３トップシリコン層
１４第１凹部
１４ａ第１段差
１５第２凹部
１５ａ第２段差
１６エピタキシャル成長層
１７第３凹部
１７ａ第３段差
１８第４凹部
１８ａ第４段差
２０第１アライメントマーク
２１酸化膜（スクリーン酸化膜）
２２，２５レジスト
２３開口部
２４第２アライメントマーク
２６リン
２７ボロン
２８イオン注入（リン）
２９イオン注入（ボロン）
３０，３１開口部
３２シリコン層
３３，３４ｎウェル領域
３５ｐウェル領域
３６ＬＯＣＯＳ酸化膜
３７ｐチャネルＭＯＳＦＥＴ
３８ｎチャネルＭＯＳＦＥＴ
３９ゲージ
４０層間絶縁膜
４１アルミ配線
４２表面保護膜
DESCRIPTION OF SYMBOLS 1 Silicon wafer 2 Oxide film 3 Hole trench 4 Chip formation area 5 Dicing line 6 1st hole trench group 7 2nd hole trench group 8 1st SON structure 9 2nd SON structure 10,11 Cavity 12,13 Top silicon layer 14 1st recessed part 14a First step 15 Second recess 15a Second step 16 Epitaxial growth layer 17 Third recess 17a Third step 18 Fourth recess 18a Fourth step 20 First alignment mark 21 Oxide film (screen oxide film)
22, 25 Resist 23 Opening 24 Second alignment mark 26 Phosphorus 27 Boron 28 Ion implantation (phosphorus)
29 Ion implantation (boron)
30, 31 Opening 32 Silicon layer 33, 34 n-well region 35 p-well region 36 LOCOS oxide film 37 p-channel MOSFET
38 n-channel MOSFET
39 gauge 40 interlayer insulation film 41 aluminum wiring 42 surface protection film

Claims

A method of manufacturing a semiconductor device, comprising: forming recesses in a semiconductor layer on a cavity of an SON structure formed by forming a number of fine hole trenches in a dicing line of a semiconductor wafer and performing heat treatment as alignment marks.

The method of manufacturing a semiconductor device according to claim 1, wherein the heat treatment is performed at a high temperature exceeding 1000 ° C. in a reduced pressure or atmospheric pressure.

In a method for manufacturing a semiconductor device having a SON structure, a first SON structure is formed in a chip formation region of a semiconductor wafer, a second SON structure is formed in a dicing dyne, and a recess of a semiconductor layer on a cavity of the second SON structure is used as an alignment mark. A method for manufacturing a semiconductor device.