JP4794838B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、半導体装置およびその製造方法に係り、特にＣＭＯＳ半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a CMOS semiconductor device and a manufacturing method thereof.

ＣＭＯＳトランジスタを覆うコンタクト・エッチ・ストッパー膜を、プラズマＣＶＤ法を用いて形成したシリコン窒化膜により、チャネル領域にゲート長方向の圧縮応力が印加されると共に深さ方向に引っ張り応力が印加されると、ｐチャンネルトランジスタではオン電流が増加し、ｎチャンネルトランジスタではオン電流が減少することが報告されている（非特許文献１参照。）。一方、上記コンタクト・エッチ・ストッパー膜を、熱ＣＶＤ法を用いて形成したシリコン窒化膜により、チャネル領域にゲート長方向の引っ張り応力が印加されると共に深さ方向に圧縮応力が印加されると、逆にｐチャンネルトランジスタではオン電流が減少し、ｎチャンネルトランジスタではオン電流が増加することが報告されている（非特許文献２参照。）。このように、一つのコンタクト・エッチ・ストッパー膜を用いると、一方の導電型のチャンネルトランジスタのオン電流が増加し、他方の導電型のチャンネルトランジスタのオン電流が減少してしまうので、この手法ではＣＭＯＳトランジスタの性能向上を図れなかった。   When a contact stress etch stopper film covering the CMOS transistor is formed using a plasma CVD method, a compressive stress in the gate length direction and a tensile stress in the depth direction are applied to the channel region. It has been reported that on-current increases in p-channel transistors and on-current decreases in n-channel transistors (see Non-Patent Document 1). On the other hand, when a tensile stress in the gate length direction is applied to the channel region and a compressive stress is applied in the depth direction by the silicon nitride film formed using the thermal CVD method, the contact etch stopper film, Conversely, it has been reported that the on-current decreases in the p-channel transistor and the on-current increases in the n-channel transistor (see Non-Patent Document 2). In this way, if one contact etch stopper film is used, the on-current of one conductivity type channel transistor increases and the on-current of the other conductivity type channel transistor decreases. The performance of the CMOS transistor could not be improved.

そこで、ｐチャンネルトランジスタを覆う引っ張り応力のコンタクト・エッチ・ストッパー膜にＧｅイオンを注入することで、ｐチャンネルトランジスタのオン電流を減少させずにｎチャンネルトランジスタのオン電流を増加させるＣＭＯＳトランジスタが提案されている（非特許文献３参照。）。   Therefore, a CMOS transistor has been proposed that increases the on-current of the n-channel transistor without reducing the on-current of the p-channel transistor by implanting Ge ions into the contact stress etch stopper film covering the p-channel transistor. (See Non-Patent Document 3).

さらに、図１に示すように、ｐチャンネルトランジスタ１０１には圧縮応力を印加するシリコン窒化膜１０２を形成し、ｎチャンネルトランジスタ１０３には引っ張り応力を印加するシリコン窒化膜１０４を形成し、両チャネルのオン電流を共に増加させるＣＭＯＳトランジスタ１００が提案されている（例えば、特許文献１参照。）。
Ito et al., “Mechanical stress effect of etch-stop nitride and its impact on deep submicron transistor design” IEDM Tech. Dig., p.247-250 (2000) Ootsuka et al., “A highly dense, high-performance 130 nm node CMOS technology for large scale system-on-a-chip applications” IEDM Tech. Dig., p.575-578 (2000) Shimizu et al., “Local mechanical-stress control (LMC): a new technique for CMOS-performance enhancement” IEDM Tech. Dig., p.19.4.1-19.4.4 (2001) 特開２００３−２７３２４０号公報 特開２００３−６００７６号公報 Further, as shown in FIG. 1, a silicon nitride film 102 for applying a compressive stress is formed on the p-channel transistor 101, and a silicon nitride film 104 for applying a tensile stress is formed on the n-channel transistor 103. A CMOS transistor 100 that increases both on-currents has been proposed (see, for example, Patent Document 1).
Ito et al., “Mechanical stress effect of etch-stop nitride and its impact on deep submicron transistor design” IEDM Tech. Dig., P.247-250 (2000) Ootsuka et al., “A highly dense, high-performance 130 nm node CMOS technology for large scale system-on-a-chip applications” IEDM Tech. Dig., P.575-578 (2000) Shimizu et al., “Local mechanical-stress control (LMC): a new technique for CMOS-performance enhancement” IEDM Tech. Dig., P.19.4.1-19.4.4 (2001) JP 2003-273240 A Japanese Patent Laid-Open No. 2003-60076

ところで、図１に示すＣＭＯＳトランジスタ１００では、図２（Ａ）に示すように、ｐ型ＭＯＳ領域１０５ｐとｎ型ＭＯＳ領域１０５ｎに亘って引っ張り応力を印加するシリコン窒化膜１０４を形成し、第１レジスト膜１０６でｎ型ＭＯＳ領域１０５ｎを覆い、ｐ型ＭＯＳ領域１０５ｐのシリコン窒化膜１０４をエッチングし、次いで、図２（Ｂ）に示すように、ｐ型ＭＯＳ領域１０５ｐとｎ型ＭＯＳ領域１０５ｎに亘って圧縮応力を印加するシリコン窒化膜１０２を形成する。そして第２レジスト膜１０８でｐ型ＭＯＳ領域１０５ｐを覆い、ｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２を除去する。   By the way, in the CMOS transistor 100 shown in FIG. 1, as shown in FIG. 2A, a silicon nitride film 104 for applying a tensile stress is formed across the p-type MOS region 105p and the n-type MOS region 105n. The n-type MOS region 105n is covered with the resist film 106, and the silicon nitride film 104 in the p-type MOS region 105p is etched. Then, as shown in FIG. 2B, the p-type MOS region 105p and the n-type MOS region 105n are formed. A silicon nitride film 102 to which compressive stress is applied is formed. Then, the p-type MOS region 105p is covered with the second resist film 108, and the silicon nitride film 102 in the n-type MOS region 105n is removed.

このような形成方法では、第１レジスト膜１０６と第２レジスト膜１０８の２つのレジスト膜を用いているので、露光する際のマスクの位置ずれが相対的に生じ易く、例えば、図３（Ａ）に示すように、第２レジスト膜１０８の位置が右にずれると、ｐ型ＭＯＳ領域１０５ｐのシリコン窒化膜１０２が除去され、素子分離領域１０９の表面１０９ａが露出する。このような場合、図３（Ｂ）に示すように、層間絶縁膜１１０にコンタクトホール１１０ａを形成する際にエッチング・ストッパ膜としてのシリコン窒化膜１０２が欠けている領域では、シリコン酸化膜からなる素子分離領域１０９がエッチングされ、シリコン基板１１１に達する溝１１０ｂが形成されてしまい、接合リークが生じる。   In such a formation method, since the two resist films of the first resist film 106 and the second resist film 108 are used, the mask is likely to be displaced relatively during exposure. For example, FIG. ), When the position of the second resist film 108 is shifted to the right, the silicon nitride film 102 in the p-type MOS region 105p is removed, and the surface 109a of the element isolation region 109 is exposed. In such a case, as shown in FIG. 3B, in the region where the silicon nitride film 102 as the etching stopper film is missing when the contact hole 110a is formed in the interlayer insulating film 110, it is made of a silicon oxide film. The element isolation region 109 is etched to form a groove 110b reaching the silicon substrate 111, resulting in junction leakage.

また、第２レジスト膜の位置が左にずれた場合は、図２（Ｂ）に示すｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２とシリコン窒化膜１０４の重なる領域が残るおそれがあり、このような場合、図１に示す複数のコンタクトのコンタクトホールを一度に形成する場合は、重なりが生じた領域ではコンタクトホールがシリコン基板まで達し難くなり、コンタクト不良の問題が生じる。   Further, when the position of the second resist film is shifted to the left, there is a possibility that a region where the silicon nitride film 102 and the silicon nitride film 104 overlap in the n-type MOS region 105n shown in FIG. In the case where the contact holes of a plurality of contacts shown in FIG. 1 are formed at a time, the contact holes hardly reach the silicon substrate in the overlapped region, resulting in a problem of contact failure.

また、このようなマスクの位置ずれの問題を回避するため、図２（Ｂ）において第２レジスト膜１０８を用いてｎ型ＭＯＳ領域１０５ｎのシリコン窒化膜１０２の除去を行わず、シリコン窒化膜１０２を残す半導体装置が提案されている（例えば、特許文献２参照。）。この半導体装置では、マスクに位置ずれが生じても、第１シリコン窒化膜と第２シリコン窒化膜との接続部において、シリコン基板あるいは素子分離領域の表面の露出を回避でき、コンタクトホールを形成する際の問題は解消できると考えられている。   In order to avoid such a problem of mask misalignment, the silicon nitride film 102 is not removed in the n-type MOS region 105n using the second resist film 108 in FIG. Has been proposed (for example, see Patent Document 2). In this semiconductor device, even if the mask is displaced, exposure of the surface of the silicon substrate or the element isolation region can be avoided at the connection portion between the first silicon nitride film and the second silicon nitride film, and a contact hole is formed. It is thought that this problem can be solved.

しかし、この半導体装置では、ｐ型ＭＯＳトランジスタのオン電流は増加しているが、第１窒化シリコン膜と第２シリコン窒化膜が重なり合うｎ型ＭＯＳトランジスタではオン電流が増加していない。   However, in this semiconductor device, the on-current of the p-type MOS transistor increases, but the on-current does not increase in the n-type MOS transistor in which the first silicon nitride film and the second silicon nitride film overlap.

そこで、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は、ＣＭＯＳトラジスタの性能向上が可能な半導体装置およびその製造方法を提供することであり、具体的には、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供することである。   Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device capable of improving the performance of a CMOS transistor and a manufacturing method thereof. It is an object to provide a semiconductor device and a method for manufacturing the same that can increase the on-current of both the n-type MOS transistor and the n-type MOS transistor and prevent the occurrence of contact failure.

本発明の一観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、該第２の応力制御膜を覆う前記第１の応力制御膜とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する半導体装置が提供される。   According to one aspect of the present invention, a p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stacked body including a gate oxide film and a gate electrode, and a second of the semiconductor substrate. A semiconductor device including an impurity region and an n-type MOS transistor having a gate stack including a gate oxide film and a gate electrode, the semiconductor device being disposed in the first region, A first stress control film having a compressive stress covering the surface and the gate stacked body; and a second stress control film having a tensile stress disposed in the second region and covering the surface of the semiconductor substrate and the gate stacked body. And the first stress control film covering the second stress control film, the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, and the second stress control film is pulled. Stress magnitude The P2, and the thickness and t2, a semiconductor device having a relationship of t1 × P1 <t2 × P2 are provided.

本発明によれば、第１の領域は半導体基板の表面とゲート積層体が第１の応力制御膜により覆われ、第２の領域は、半導体基板の表面とゲート積層体が第２の応力制御膜および第１の応力制御膜により覆われている。第２の領域では、第１の応力制御膜と第２の応力制御膜とが、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有するように設定されているので、ｎ型ＭＯＳトランジスタのチャネル領域には引っ張り歪みが印加される。また、ｐ型ＭＯＳトランジスタのチャネル領域には第１の応力制御膜により圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜および第２の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。   According to the present invention, the surface of the semiconductor substrate and the gate stack are covered with the first stress control film in the first region, and the surface of the semiconductor substrate and the gate stack are in the second stress control in the second region. The film and the first stress control film are covered. In the second region, the first stress control film and the second stress control film have a compressive stress magnitude P1, a film thickness t1, and a second stress control film of the first stress control film. Assuming that the magnitude of the tensile stress is P2 and the film thickness is t2, tensile stress is applied to the channel region of the n-type MOS transistor because the relationship is set to have a relationship of t1 × P1 <t2 × P2. Further, compressive strain is applied to the channel region of the p-type MOS transistor by the first stress control film. Therefore, the on-currents of both the p-type MOS transistor and the n-type MOS transistor can be increased, and the surface of the semiconductor substrate and the gate stacked body are the first stress control film and the second stress control film as the etching stopper film. As a result, it is possible to prevent contact failure.

本発明の他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、該第１の応力制御膜を覆う前記第２の応力制御膜とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有する半導体装置が提供される。   According to another aspect of the present invention, a p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stack including a gate oxide film and a gate electrode, and a first of the semiconductor substrate 2 is a semiconductor device including an impurity region and an n-type MOS transistor having a gate stacked body including a gate oxide film and a gate electrode, the semiconductor substrate being disposed in the second region, A second stress control film having a tensile stress covering the surface of the semiconductor substrate and the gate stacked body, and a first stress control film having a compressive stress disposed in the first region and covering the surface of the semiconductor substrate and the gate stacked body And the second stress control film covering the first stress control film, the magnitude of the compressive stress of the first stress control film is P1, the thickness is t1, and the second stress control film is Large tensile stress P2, and the thickness is t2 the of a semiconductor device having a relationship t1 × P1> t2 × P2 are provided.

本発明によれば、第１の領域は半導体基板の表面とゲート積層体が第１の応力制御膜および第２の応力制御膜により覆われ、第２の領域は半導体基板の表面とゲート積層体が第２の応力制御膜により覆われている。第１の領域では、第１の応力制御膜と第２の応力制御膜とが、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係の関係を有するように設定されているので、ｐ型ＭＯＳトランジスタのチャネル領域には圧縮歪みが印加される。また、ｎ型ＭＯＳトランジスタのチャネル領域には第２の応力制御膜により引っ張り歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜および第２の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。   According to the present invention, the first region has the surface of the semiconductor substrate and the gate stack covered with the first stress control film and the second stress control film, and the second region has the surface of the semiconductor substrate and the gate stack. Is covered with a second stress control film. In the first region, the first stress control film and the second stress control film have a compressive stress magnitude of P1, a thickness of t1, and a second stress control film of the first stress control film. Assuming that the magnitude of the tensile stress is P2 and the film thickness is t2, the relation of t1 × P1> t2 × P2 is set so that compressive strain is applied to the channel region of the p-type MOS transistor. The Further, tensile strain is applied to the channel region of the n-type MOS transistor by the second stress control film. Therefore, the on-currents of both the p-type MOS transistor and the n-type MOS transistor can be increased, and the surface of the semiconductor substrate and the gate stacked body are the first stress control film and the second stress control film as the etching stopper film. As a result, it is possible to prevent contact failure.

本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第２の応力制御膜を覆い、第２の領域に延在する前記第１の応力制御膜に不純物を導入して改質された第３の応力制御膜とを備え、前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有する半導体装置が提供される。   According to another aspect of the present invention, a p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stack including a gate oxide film and a gate electrode, and a first of the semiconductor substrate 2 is a semiconductor device including an impurity region and an n-type MOS transistor having a gate stacked body including a gate oxide film and a gate electrode, the semiconductor device being disposed in the first region, A first stress control film having a compressive stress covering the surface of the semiconductor substrate and the gate laminate, and a second stress control film having a tensile stress disposed in the second region and covering the surface of the semiconductor substrate and the gate laminate. And a third stress control film modified by introducing impurities into the first stress control film that covers the second stress control film and extends to the second region, Stress control A semiconductor device having a relationship of t3 × P3 <t2 × P2 where P3 is the magnitude of the compressive stress, t3 is the film thickness, P2 is the tensile stress of the second stress control film, and t2 is the film thickness. Provided.

本発明によれば、第２の領域では、半導体基板の表面とゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、その上に圧縮応力を有する第１の応力制御膜に不純物を導入して改質された第３の応力制御膜が形成されている。第３の応力制御膜は、不純物が導入されたことで圧縮応力が緩和されている。前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有するように設定されているので、ｎ型ＭＯＳトランジスタのチャネル領域には引っ張り歪みが印加される。また、ｐ型ＭＯＳトランジスタのチャネル領域には第１の応力制御膜により圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、半導体基板の表面およびゲート積層体がエッチング・ストッパ膜としての第１の応力制御膜、第２の応力制御膜、および第３の応力制御膜に覆われているので、コンタクトの不良発生を防止できる。   According to the present invention, in the second region, impurities are applied to the second stress control film having a tensile stress that covers the surface of the semiconductor substrate and the gate stacked body, and the first stress control film having a compressive stress thereon. A third stress control film introduced and modified is formed. In the third stress control film, the compressive stress is relieved by introducing impurities. When the magnitude of the compressive stress of the third stress control film is P3, the film thickness is t3, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t3 × P3 <t2 × P2. Therefore, tensile strain is applied to the channel region of the n-type MOS transistor. Further, compressive strain is applied to the channel region of the p-type MOS transistor by the first stress control film. Therefore, both the on-currents of the p-type MOS transistor and the n-type MOS transistor can be increased, and the surface of the semiconductor substrate and the gate stack are the first stress control film and the second stress control film as the etching stopper film. And the third stress control film covers the contact failure.

本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、前記第１の領域の第２の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第２の応力制御膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程とを備え、前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有する半導体装置の製造方法が提供される。   According to another aspect of the present invention, a p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stack including a gate oxide film and a gate electrode, and a first of the semiconductor substrate 2 is a method for manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stacked body composed of a gate oxide film and a gate electrode, the surface of the semiconductor substrate and the gate stacked body A step of forming a second stress control film having a tensile stress covering the substrate, a step of selectively removing the second stress control film in the first region, and exposing a surface of the semiconductor substrate and a gate stack; Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate in the first region and the gate stack and the second stress control film in the second region; If the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the tensile stress of the second stress control film is P2, and the film thickness is t2, then t1 × P1 <t2. A method of manufacturing a semiconductor device having a relationship of × P2 is provided.

本発明によれば、引っ張り応力を有する第２の応力制御膜を全面に形成し、第１の領域の第２の応力制御膜のみを除去して第２の領域の第２の応力制御膜を残し、次いで第１の領域および第２の領域に第１の応力制御膜を形成しているので、第１の応力制御膜と第２の応力制御膜により半導体基板の表面およびゲート積層体が覆われる。従来、第１の領域と第２領域の境界付近で、シリサイド膜や素子分離領域が第１の応力制御膜あるいは第２の応力制御膜のいずれにも被覆されない領域の発生を、本発明は防止できる。したがって、コンタクトホールを形成する際に、シリサイド膜の表面の損傷や素子分離領域のオーバーエッチングを抑制できる。   According to the present invention, the second stress control film having a tensile stress is formed on the entire surface, and only the second stress control film in the first region is removed to form the second stress control film in the second region. Then, since the first stress control film is formed in the first region and the second region, the surface of the semiconductor substrate and the gate stack are covered with the first stress control film and the second stress control film. Is called. Conventionally, the present invention prevents the occurrence of a region in which the silicide film or the element isolation region is not covered with either the first stress control film or the second stress control film near the boundary between the first region and the second region. it can. Therefore, when the contact hole is formed, damage to the surface of the silicide film and overetching of the element isolation region can be suppressed.

本発明のその他の観点によれば、半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、前記第１の領域の第１の絶縁膜と前記第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を平坦化する工程と、前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含む半導体装置の製造方法が提供される。 According to another aspect of the present invention, a p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stack including a gate oxide film and a gate electrode, and a first of the semiconductor substrate 2 is a method for manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stacked body composed of a gate oxide film and a gate electrode, the surface of the semiconductor substrate and the gate stacked body Forming a first stress control film having a compressive stress that covers the first stress control film; forming a first insulating film covering the first stress control film; and a first insulating film in the second region; A step of selectively removing the first stress control film to expose the surface of the semiconductor substrate and the gate stacked body; and a step of exposing the surface of the first insulating film in the first region and the surface of the semiconductor substrate in the second region. Forming a second stress control film having a tensile stress to cover the fine gate stack, forming a second insulating film covering the second stress control film,
Planarizing a part of the second insulating film and the second stress control film so that the first insulating film in the first region is exposed; and the first insulating film and the second insulating film There is provided a method of manufacturing a semiconductor device including a film and a removing step of removing a part of the second stress control film sandwiched between the first insulating film and the second insulating film.

本発明によれば、第１の領域および第２の領域を覆う第１の応力制御膜および第１の絶縁膜をこの順に形成し、第２の領域の第１の絶縁膜および第１の応力制御膜を選択的にエッチングし、さらに、第２の応力制御膜を形成する際は、第２の領域の第１の応力制御膜をエッチングした際のマスクと同形の第１の絶縁膜に覆われているので、第１の応力制御膜と第２の応力制御膜は互いに重なることなく、あるいは、第１の応力制御膜と第２の応力制御膜の端部が互いに離隔して素子分離領域やソース・ドレイン領域の表面が露出することが回避される。したがって、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域の表面に到達せずにコンタクトとソース・ドレイン領域との接触不良の発生や、素子分離領域の打ち抜きを回避して接合リークの発生を防止できる。   According to the present invention, the first stress control film and the first insulating film covering the first region and the second region are formed in this order, and the first insulating film and the first stress in the second region are formed. When the control film is selectively etched and further the second stress control film is formed, the first stress control film in the second region is covered with the first insulating film having the same shape as that of the mask used for etching. Therefore, the first stress control film and the second stress control film do not overlap each other, or the end portions of the first stress control film and the second stress control film are separated from each other, so that the element isolation region And exposure of the surface of the source / drain region is avoided. Therefore, when the contact hole is formed, the contact hole does not reach the surface of the source / drain region, so that contact failure between the contact and the source / drain region is prevented, and the device isolation region is not punched. Occurrence can be prevented.

本発明によれば、ｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタのオン電流を共に増加可能とすると共に、コンタクトの不良発生を防止する半導体装置およびその製造方法を提供できる。   According to the present invention, it is possible to provide a semiconductor device that can increase both the on-currents of the p-type MOS transistor and the n-type MOS transistor and prevent the occurrence of contact failure, and a method of manufacturing the same.

以下図面を参照しつつ実施の形態を説明する。   Embodiments will be described below with reference to the drawings.

（第１の実施の形態）
図４は、本発明の第１の実施の形態に係る半導体装置の断面図である。図４は、ゲート長方向と平行な方向の断面を示している。 (First embodiment)
FIG. 4 is a cross-sectional view of the semiconductor device according to the first embodiment of the present invention. FIG. 4 shows a cross section in a direction parallel to the gate length direction.

図４を参照するに、半導体装置１０は、シリコン基板１１に、素子分離領域１２により互いに離隔され、第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、これらのトランジスタ１４、１５に接続されたコンタクト４２等から構成されている。   Referring to FIG. 4, a semiconductor device 10 includes a p-type MOS transistor 14 formed in a first region 13p and an n-type formed in a second region 13n, separated from each other by a device isolation region 12 on a silicon substrate 11. It comprises a type MOS transistor 15 and contacts 42 connected to these transistors 14 and 15.

第１領域１３ｐのｐ型ＭＯＳトランジスタ１４は、ｎ型ウェル領域１８にｐ型の不純物が注入されたソース・ドレイン領域１９と、シリコン基板１１の表面に形成されたゲート酸化膜２０、ゲート電極２１、および側壁絶縁膜２２からなるゲート積層体２３と、ソース・ドレイン領域１９およびゲート電極２１の表面側に形成されたシリサイド膜２４、２５等から構成される。   The p-type MOS transistor 14 in the first region 13 p includes a source / drain region 19 in which a p-type impurity is implanted in an n-type well region 18, a gate oxide film 20 formed on the surface of the silicon substrate 11, and a gate electrode 21. , And a gate laminate 23 composed of the sidewall insulating film 22, and silicide films 24 and 25 formed on the surface side of the source / drain regions 19 and the gate electrode 21.

さらに、第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６が設けられる。第１応力制御膜２６は、例えばプラズマＣＶＤ法により形成したシリコン窒化膜からなる。第１応力制御膜２６は、内部応力として圧縮応力を有し、ゲート酸化膜２０の直下のチャネル領域２８に、ゲート長方向に圧縮応力を印加する。そのことによりチャネル領域２８の正孔移動度が向上する。第１応力制御膜２６は、内部応力として圧縮応力を有するものであれば、第１応力制御膜２６の材料や製造方法は限定されない。 一方、第２領域のｎ型ＭＯＳトランジスタ１５は、ｐ型ウェル領域２９に形成されたｎ型の不純物が注入されたソース・ドレイン領域３０と、シリコン基板１１の表面にゲート酸化膜３１、ゲート電極３２、および側壁絶縁膜３３からなるゲート積層体３４と、ソース・ドレイン領域３０およびゲート電極３２の表面側に形成されたシリサイド膜３５、３６等から構成される。   Further, a first stress control film 26 that covers the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stacked body 23 is provided in the first region 13p. The first stress control film 26 is made of, for example, a silicon nitride film formed by a plasma CVD method. The first stress control film 26 has a compressive stress as an internal stress, and applies the compressive stress to the channel region 28 immediately below the gate oxide film 20 in the gate length direction. As a result, the hole mobility of the channel region 28 is improved. The material and manufacturing method of the first stress control film 26 are not limited as long as the first stress control film 26 has a compressive stress as an internal stress. On the other hand, the n-type MOS transistor 15 in the second region includes a source / drain region 30 implanted with an n-type impurity formed in the p-type well region 29, a gate oxide film 31, a gate electrode on the surface of the silicon substrate 11. 32, and a gate stack 34 composed of the sidewall insulating film 33, and silicide films 35 and 36 formed on the surface side of the source / drain regions 30 and the gate electrode 32.

さらに、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆う第２応力制御膜３８と、第２応力制御膜３８を覆う第１応力制御膜２６が設けられる。第２応力制御膜３８は、例えば熱ＣＶＤ法により形成したシリコン窒化膜からなる。第２応力制御膜３８は、内部応力として引っ張り応力を有し、ゲート酸化膜３１の直下のチャネル領域３９に、ゲート長方向に引っ張り応力を印加する。第２応力制御膜３８は、内部応力として引っ張り応力を有するものであれば、第２応力制御膜３８の材料や製造方法は限定されない。   Further, a second stress control film 38 that covers the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stack 34 and a first stress control film 26 that covers the second stress control film 38 are provided in the second region 13n. It is done. The second stress control film 38 is made of, for example, a silicon nitride film formed by a thermal CVD method. The second stress control film 38 has a tensile stress as an internal stress, and applies a tensile stress to the channel region 39 immediately below the gate oxide film 31 in the gate length direction. As long as the second stress control film 38 has tensile stress as an internal stress, the material and manufacturing method of the second stress control film 38 are not limited.

第２領域１３ｎには、第２応力制御膜３８上に、上述した内部応力として圧縮応力を有する第１応力制御膜２６が第１領域１３ｐから延在して設けられる。第２領域１３ｎでは、第１応力制御膜２６と第２応力制御膜３８とは、下記式（１）の関係を有するように設定される。
ｔ1×Ｐ1＜ｔ2×Ｐ2 … （１）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。なお、第１応力制御膜２６の膜厚ｔ1および第２応力制御膜３８の膜厚ｔ2は、下地が平坦な領域での膜厚とし、例えば第２領域１３ｎのシリコン基板１１の表面に積層された第１応力制御膜２６／第２応力制御膜３８の膜厚とする。但し、第１応力制御膜２６の膜厚は、第１領域１３ｐのシリコン基板１１の表面に堆積した第１応力制御膜２６の膜厚としてもよい。 In the second region 13n, the first stress control film 26 having compressive stress as the internal stress described above is provided on the second stress control film 38 so as to extend from the first region 13p. In the second region 13n, the first stress control film 26 and the second stress control film 38 are set to have a relationship of the following formula (1).
t1 × P1 <t2 × P2 (1)
Here, the thickness t1 of the first stress control film 26, the magnitude P1 of the compressive stress, the thickness t2 of the second stress control film 38, and the magnitude P2 of the tensile stress. The film thickness t1 of the first stress control film 26 and the film thickness t2 of the second stress control film 38 are film thicknesses in a region where the base is flat, and are laminated on the surface of the silicon substrate 11 in the second region 13n, for example. The film thicknesses of the first stress control film 26 and the second stress control film 38 are set. However, the film thickness of the first stress control film 26 may be the film thickness of the first stress control film 26 deposited on the surface of the silicon substrate 11 in the first region 13p.

上記式（１）の関係は、膜厚と内部応力の大きさとの積を、圧縮応力の項よりも引っ張り応力の項を大とすることで、ゲート酸化膜３１の直下のチャネル領域３９に、その正味の引っ張り応力がゲート長方向に印加される。その結果、チャネル領域３９の電子移動度が向上する。ここで、第１応力制御膜２６の膜厚ｔ1と第２応力制御膜３８の膜厚ｔ2がほぼ等しい場合は、内部応力の大きさＰ1、Ｐ2が、Ｐ1＜Ｐ2となるように設定することで制御可能である。   The relationship of the above formula (1) is that the product of the film thickness and the magnitude of the internal stress is made larger in the tensile stress term than in the compressive stress term, so that the channel region 39 immediately below the gate oxide film 31 The net tensile stress is applied in the gate length direction. As a result, the electron mobility of the channel region 39 is improved. Here, when the film thickness t1 of the first stress control film 26 and the film thickness t2 of the second stress control film 38 are substantially equal, the magnitudes P1 and P2 of the internal stress are set to satisfy P1 <P2. It can be controlled with.

また、第１応力制御膜２６の圧縮応力の大きさＰ1と第２応力制御膜３８の引っ張り応力の大きさＰ2がほぼ等しい場合は、第２応力制御膜３８の膜厚ｔ2を第１応力制御膜２６の膜厚ｔ1よりも大きく、すなわちｔ1＜ｔ2となるように設定する。このようにすることで、チャネル領域３９に、ゲート長方向に引っ張り応力が印加される。   When the magnitude P1 of the compressive stress of the first stress control film 26 and the magnitude P2 of the tensile stress of the second stress control film 38 are substantially equal, the film thickness t2 of the second stress control film 38 is set to the first stress control. It is set to be larger than the film thickness t1 of the film 26, that is, t1 <t2. By doing so, a tensile stress is applied to the channel region 39 in the gate length direction.

シリコン基板１１は、その表面が｛１００｝結晶面であり、ゲート長方向が略〈１１０〉結晶方位でかつ｛１００｝結晶面に平行であることが好ましい。これ以外の結晶方位にゲート長方向を設定した場合よりもオン電流が増加する。なお、ここで、｛１００｝結晶面は、シリコンは面心立方格子の結晶構造を有するので、（１００）結晶面およびこの結晶面に等価な（０１０）結晶面、および（００１）結晶面のうちいずれかであることを示す。なお、｛１００｝結晶面を有する基板は微傾斜基板であってもよい。また、〈１１０〉結晶方位は、［１１０］結晶方位と、［１１０］結晶方位に等価な、

Figure 0004794838
結晶方位のうちいずれかであることを示す。 The surface of the silicon substrate 11 is preferably a {100} crystal plane, and the gate length direction is substantially <110> crystal orientation and parallel to the {100} crystal plane. The on-current increases more than when the gate length direction is set to a crystal orientation other than this. Here, since the {100} crystal plane has a crystal structure of a face-centered cubic lattice, silicon has a (100) crystal plane, a (010) crystal plane equivalent to this crystal plane, and a (001) crystal plane. Indicates one of them. Note that the substrate having the {100} crystal plane may be a slightly inclined substrate. The <110> crystal orientation is equivalent to the [110] crystal orientation and the [110] crystal orientation.
Figure 0004794838
Indicates one of the crystal orientations.

ゲート酸化膜２０、３１は、シリコン酸化膜から構成される。ゲート酸化膜２０、３１は、シリコン窒化膜、シリコン酸窒化膜、Ａｌ2Ｏ3、Ｔａ2Ｏ5、ＨｆＯ2、ＺｒＯ2、及びこれらの積層膜のいずれかでもよい。半導体装置１０の他の構成要素については以下の製造方法において説明する。 The gate oxide films 20 and 31 are made of a silicon oxide film. The gate oxide films 20 and 31 may be any one of a silicon nitride film, a silicon oxynitride film, Al 2 O 3 , Ta 2 O 5 , HfO 2 , ZrO 2 , and a laminated film thereof. Other components of the semiconductor device 10 will be described in the following manufacturing method.

次に、第１の実施の形態に係る半導体装置の製造方法を図５〜図７を参照しつつ具体的に説明する。図５〜図７は、本発明の第１の実施の形態に係る半導体装置の製造工程図である。   Next, a method for manufacturing the semiconductor device according to the first embodiment will be specifically described with reference to FIGS. 5 to 7 are manufacturing process diagrams of the semiconductor device according to the first embodiment of the present invention.

最初に、図５（Ａ）の工程では、シリコン基板１１にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域１２を形成し、ｐ型ＭＯＳトランジスタが形成される第１領域１３ｐにｎ型の導電型の不純物を注入しｎ型ウェル領域１８を形成し、ｎ型ＭＯＳトランジスタが形成される第２領域１３ｎにｐ型の導電型の不純物を注入し、ｐ型ウェル領域２９を形成する。   First, in the process of FIG. 5A, an element isolation region 12 is formed on a silicon substrate 11 by an STI (Shallow Trench Isolation) method, and an n-type conductivity type is formed in a first region 13p where a p-type MOS transistor is formed. N-type well region 18 is formed, and p-type conductivity type impurity is implanted into second region 13n where the n-type MOS transistor is formed, thereby forming p-type well region 29.

図５（Ａ）の工程では、さらに、シリコン基板１１の表面にゲート酸化膜２０、３１、およびポリシリコンからなるゲート電極２１、３２を形成し、ゲート電極２１、３２をマスクとして第１領域１３ｐにはｐ型の導電型の不純物を注入し、第２領域にはｎ型の導電型の不純物を注入し、それぞれ浅い接合領域１９ａ、３０ａを形成する。次いで、シリコン基板１１の表面とゲート電極２１、３２を覆うようにシリコン酸化膜等からなる絶縁膜を形成し、絶縁膜をエッチバックして側壁絶縁膜２２を形成し、ゲート酸化膜２０、３１、ゲート電極２１、３２、および側壁絶縁膜２２、３３からなるゲート積層体２３、３４が形成される。   5A, gate oxide films 20 and 31 and gate electrodes 21 and 32 made of polysilicon are formed on the surface of the silicon substrate 11, and the first region 13p is formed using the gate electrodes 21 and 32 as a mask. Are implanted with p-type conductivity type impurities, and the second region is implanted with n-type conductivity type impurities to form shallow junction regions 19a and 30a, respectively. Next, an insulating film made of a silicon oxide film or the like is formed so as to cover the surface of the silicon substrate 11 and the gate electrodes 21 and 32, and the insulating film is etched back to form a sidewall insulating film 22, and the gate oxide films 20 and 31 are formed. Gate laminates 23 and 34 including gate electrodes 21 and 32 and sidewall insulating films 22 and 33 are formed.

図５（Ａ）の工程ではさらに、ゲート積層体２３、３４をマスクとして、第１領域１３ｐにはｐ型の導電型の不純物を注入し、第２領域１３ｎにはｎ型の導電型の不純物を注入し、深い接合領域１９ｂ、３０ｂを形成する。次いで、熱処理を行い不純物の活性化を行い、ソース・ドレイン領域１９、３０が形成される。   In the step of FIG. 5A, p-type conductivity impurities are implanted into the first region 13p using the gate stacked bodies 23 and 34 as masks, and n-type conductivity impurities are implanted into the second region 13n. To form deep junction regions 19b and 30b. Next, heat treatment is performed to activate the impurities, and the source / drain regions 19 and 30 are formed.

図５（Ａ）の工程ではさらに、シリコン基板１１の表面とゲート積層体２３、３４を覆う例えばＮｉ膜（不図示）を形成し、４５０℃程度の加熱処理を行い、ＮｉＳｉ2のシリサイド膜２４、２５、３５、３６を、ソース・ドレイン領域１９、３０およびゲート電極２１、３２に形成し、次いで未反応のＮｉ膜を除去する。 5A, for example, a Ni film (not shown) that covers the surface of the silicon substrate 11 and the gate stacks 23 and 34 is formed, and a heat treatment at about 450 ° C. is performed, so that the NiSi 2 silicide film 24 is formed. , 25, 35, and 36 are formed in the source / drain regions 19 and 30 and the gate electrodes 21 and 32, and then the unreacted Ni film is removed.

次いで、図５（Ｂ）の工程では、図５（Ａ）の構造体の表面の全体に、熱ＣＶＤ法により例えば膜厚８０ｎｍの引っ張り応力を有する第２応力制御膜３８としてのシリコン窒化膜（以下、第２応力制御膜と同じ符号「３８」を用いる。）を形成する。具体的には、シリコン窒化膜３８は、例えば、基板温度を５００℃〜７００℃、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ4＋Ｓｉ2Ｈ6ガス（流量５〜５０ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して形成する。この条件で形成したシリコン窒化膜３８は、内部応力としての引っ張り応力が１．４ＧＰａとなる。 Next, in the process of FIG. 5B, a silicon nitride film (second stress control film 38 having a tensile stress of, eg, a film thickness of 80 nm is formed on the entire surface of the structure of FIG. Hereinafter, the same symbol “38” as that of the second stress control film is used. Specifically, the silicon nitride film 38 has, for example, a substrate temperature of 500 ° C. to 700 ° C., a pressure of 13.3 Pa to 5.32 × 10 4 Pa, SiH 2 Cl 2 + SiH 4 + Si 2 H 4 + Si 2 H 6 gas. (Flow rate 5-50 sccm), NH 3 gas (flow rate 500-10000 sccm), and N 2 + Ar gas (flow rate 500-10000 sccm) are supplied to form. The silicon nitride film 38 formed under this condition has a tensile stress of 1.4 GPa as an internal stress.

なお、内部応力は、以下の方法を測定する。直径２０ｃｍの円形のシリコン基板（板厚０．６ｍｍ）の表面に上記条件と同様の方法により膜厚１００ｎｍのシリコン窒化膜を形成する。このようにして得られた基板を、ニュートン環法を用いて基板の曲がり量を測定し、下記式（２）により内部応力σを算出する。   The internal stress is measured by the following method. A silicon nitride film having a thickness of 100 nm is formed on the surface of a circular silicon substrate (plate thickness 0.6 mm) having a diameter of 20 cm by the same method as described above. The substrate thus obtained is measured for the amount of bending of the substrate using the Newton ring method, and the internal stress σ is calculated by the following equation (2).

Figure 0004794838
Figure 0004794838

ここで、Ｅは基板のヤング率、ｂは基板の板厚、νは基板のポアソン比、ｒは測定により得られた基板の曲率半径、ｄはシリコン窒化膜の膜厚である。 Here, E is the Young's modulus of the substrate, b is the thickness of the substrate, ν is the Poisson's ratio of the substrate, r is the radius of curvature of the substrate obtained by measurement, and d is the thickness of the silicon nitride film.

次いで、図６（Ａ）の工程では、シリコン窒化膜３８上にレジスト膜４０を形成し、次いで、第１領域１３ｐに開口部４０−１を形成する。   6A, a resist film 40 is formed on the silicon nitride film 38, and then an opening 40-1 is formed in the first region 13p.

図６（Ａ）の工程ではさらに、レジスト膜４０をマスクとして、第１領域１３ｐのシリコン窒化膜３８をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１の表面およびゲート積層体２３を露出させる。 In the step of FIG. 6A, the silicon nitride film 38 in the first region 13p is etched using CHF 3 gas by the RIE method using the resist film 40 as a mask, and the surface of the silicon substrate 11 and the gate stacked body 23 are removed. Expose.

次いで、図６（Ｂ）の工程では、図６（Ａ）のレジスト膜４０を除去する。次いで、第１領域１３ｐのシリコン基板１１の表面およびゲート積層体２３と、第２領域１３ｎのシリコン窒化膜３８を覆うように、プラズマＣＶＤ法により第１応力制御膜２６としてのシリコン窒化膜（以下、第１応力制御膜と同じ符号「２６」を用いる。）を形成する。具体的には、シリコン窒化膜２６は、例えば、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ4ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して、ＲＦパワー１００〜１０００Ｗで形成する。この条件により膜厚６０ｎｍ、圧縮応力１．４ＧＰａを有するシリコン窒化膜２６が形成される。このことにより、第２領域１３ｎでは、ｔ1×Ｐ1＝８４Ｐａ・ｍ、ｔ2×Ｐ2＝１１２Ｐａ・ｍとなり、上記式（１）の関係を有する。 Next, in the step of FIG. 6B, the resist film 40 of FIG. 6A is removed. Next, a silicon nitride film (hereinafter referred to as a first stress control film 26) is formed by plasma CVD so as to cover the surface of the silicon substrate 11 in the first region 13p, the gate stacked body 23, and the silicon nitride film 38 in the second region 13n. , The same sign “26” as that of the first stress control film is used). Specifically, the silicon nitride film 26 includes, for example, a pressure of 13.3 Pa to 5.32 × 10 4 Pa, SiH 4 gas (flow rate 100 to 1000 sccm), NH 3 gas (flow rate 500 to 10,000 sccm), and N 2 + Ar. A gas (flow rate: 500 to 10000 sccm) is supplied, and an RF power of 100 to 1000 W is formed. Under these conditions, a silicon nitride film 26 having a thickness of 60 nm and a compressive stress of 1.4 GPa is formed. As a result, in the second region 13n, t1 × P1 = 84 Pa · m and t2 × P2 = 112 Pa · m, and the relationship of the above formula (1) is satisfied.

図６（Ｂ）の工程ではさらに、シリコン窒化膜２６上に例えばシリコン酸化膜からなる膜厚６００ｎｍの層間絶縁膜１６を形成し、次いでその表面をＣＭＰ法により平坦化し、図４に示す半導体装置が形成される。   In the step of FIG. 6B, an interlayer insulating film 16 made of, for example, a silicon oxide film having a thickness of 600 nm is formed on the silicon nitride film 26, and then the surface thereof is flattened by the CMP method. The semiconductor device shown in FIG. Is formed.

次いで、図７の工程では、層間絶縁膜１６の表面にレジスト膜４１を形成し、開口部４１−１、４１−２を形成したレジスト膜４１をマスクとして、ＲＩＥ法により、ＣＦ4とＨ2の混合ガスを用いて、第１応力制御膜２６をエッチング・ストッパ膜としてシリコン酸化膜からなる層間絶縁膜１６を貫通するコンタクトホール１６−１、１６−２の一部を形成する。 Next, in the step of FIG. 7, a resist film 41 is formed on the surface of the interlayer insulating film 16, and the resist film 41 having the openings 41-1 and 41-2 is used as a mask by CF 4 and H 2 by the RIE method. Using the mixed gas, part of contact holes 16-1 and 16-2 penetrating the interlayer insulating film 16 made of a silicon oxide film is formed using the first stress control film 26 as an etching stopper film.

図７の工程ではさらに、ＲＩＥ法により、ＣＨＦ3ガスを用いて、第１領域では第１応力制御膜２６を、第２領域では第１応力制御膜２６および第２応力制御膜３８を貫通し、それぞれシリサイド膜２４、３５を露出し、コンタクトホール１６−１、１６−２を完成する。ここで、第２応力制御膜３８は、第１応力制御膜２６よりもエッチングレートが高い材料からなることが好ましく、あるいは、第１応力制御膜２６よりも第２応力制御膜３８のエッチングレートが高いエッチングガスを用いることが、第１領域１３ｐのシリサイド膜２４の損傷を抑制する点で好ましい。 Further, in the step of FIG. 7, the CHF 3 gas is used to penetrate the first stress control film 26 in the first region and the first stress control film 26 and the second stress control film 38 in the second region by RIE. The silicide films 24 and 35 are exposed to complete the contact holes 16-1 and 16-2. Here, the second stress control film 38 is preferably made of a material having an etching rate higher than that of the first stress control film 26, or the etching rate of the second stress control film 38 is higher than that of the first stress control film 26. It is preferable to use a high etching gas in terms of suppressing damage to the silicide film 24 in the first region 13p.

図７の工程ではさらに、コンタクトホール１６−１、１６−２をＴｉ膜／ＴｉＮ膜の積層膜からなるバリアメタル膜（不図示）とＣｕ、W、Ａｌ等の導電材料で充填しコンタクト４２を形成する。   Further, in the step of FIG. 7, the contact holes 16-1 and 16-2 are filled with a barrier metal film (not shown) made of a laminated film of Ti film / TiN film and a conductive material such as Cu, W, Al and the contact 42 is filled. Form.

本実施の形態に係る半導体装置１０は、第１領域１３ｐはシリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６に覆われ、第２領域１３ｎは、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆う第２応力制御膜３８と、第２応力制御膜３８を覆うと共に第１領域１３ｐから延在する第１応力制御膜２６が設けられ、第２領域１３ｎでは、第１応力制御膜２６と第２応力制御膜３８とは、上記式（１）の関係を有するように設定されているので、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８には圧縮歪みが印加され、ｎ型ＭＯＳトランジスタ１５のチャネル領域３９には圧縮歪みが印加される。したがって、ｐ型ＭＯＳトランジスタ１４およびｎ型ＭＯＳトランジスタ１５のオン電流を共に増加可能とすると共に、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３、３４がエッチング・ストッパ膜として第１応力制御膜２６および第２応力制御膜３８に覆われているので、コンタクトの不良発生を防止できる。   In the semiconductor device 10 according to the present embodiment, the first region 13p is covered with the first stress control film 26 that covers the surface of the silicon substrate 11 and the element isolation region 12 and the gate stack 23, and the second region 13n is formed of silicon. A second stress control film 38 that covers the surface of the substrate 11 and the element isolation region 12 and the gate stack 34, and a first stress control film 26 that covers the second stress control film 38 and extends from the first region 13p are provided. In the second region 13n, the first stress control film 26 and the second stress control film 38 are set so as to have the relationship of the above formula (1), so that the channel region 28 of the p-type MOS transistor 14 The compression strain is applied to the channel region 39 of the n-type MOS transistor 15. Therefore, both the on-currents of the p-type MOS transistor 14 and the n-type MOS transistor 15 can be increased, and the surface of the silicon substrate 11 and the element isolation region 12 and the gate stacked bodies 23 and 34 are used as the etching stopper film for the first stress. Since it is covered with the control film 26 and the second stress control film 38, it is possible to prevent contact failure.

本実施の形態に係る製造方法は、引っ張り応力を有する第２応力制御膜３８を全面に形成し、第１領域１３ｐの第２応力制御膜３８だけをエッチングして第２領域１３ｎの第２応力制御膜３８を残し、次いで第１領域１３ｐおよび第２領域１３ｎに第１応力制御膜２６を形成しているので、第１応力制御膜２６と第２応力制御膜３８によりシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４が覆われる。従来、第１領域と第２領域の境界付近で、シリサイド膜や素子分離領域が第１応力制御膜あるいは第２応力制御膜のいずれにも被覆されない領域の発生を、本実施の形態では防止できる。したがって、コンタクトホール１６−１、１６−２を形成する際に、シリサイド膜２４、３５の表面の損傷や素子分離領域１２のオーバーエッチングを抑制できる。   In the manufacturing method according to the present embodiment, the second stress control film 38 having a tensile stress is formed on the entire surface, and only the second stress control film 38 in the first region 13p is etched, and the second stress in the second region 13n. Since the control film 38 is left and then the first stress control film 26 is formed in the first region 13p and the second region 13n, the silicon substrate 11 and the element isolation are formed by the first stress control film 26 and the second stress control film 38. The surface of region 12 and gate stacks 23 and 34 are covered. Conventionally, in this embodiment, it is possible to prevent the occurrence of a region in which the silicide film or the element isolation region is not covered with either the first stress control film or the second stress control film near the boundary between the first region and the second region. . Therefore, when the contact holes 16-1 and 16-2 are formed, damage to the surface of the silicide films 24 and 35 and overetching of the element isolation region 12 can be suppressed.

次に第１の実施の形態の変形例に係る半導体装置を説明する。   Next, a semiconductor device according to a modification of the first embodiment will be described.

図８は、第１の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。   FIG. 8 is a sectional view of a semiconductor device according to a modification of the first embodiment. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図８を参照するに、半導体装置５０は、シリコン酸化膜５１がシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４を覆うように形成され、その上に第１領域１３ｐでは第１応力制御膜２６が、第２領域１３ｎでは第２応力制御膜３８および第１応力制御膜２６が形成されている以外は、図４に示す第１の実施の形態に係る半導体装置と同様に構成されている。   Referring to FIG. 8, in the semiconductor device 50, a silicon oxide film 51 is formed so as to cover the surface of the silicon substrate 11 and the element isolation region 12 and the gate stacked bodies 23 and 34, and the first region 13p has the first region 13p. The first stress control film 26 is the same as the semiconductor device according to the first embodiment shown in FIG. 4 except that the second stress control film 38 and the first stress control film 26 are formed in the second region 13n. It is configured.

本変形例に係る半導体装置５０の製造方法は、上述した図５（Ａ）の工程を行い、次いで、シリコン酸化膜５１を例えばプラズマＣＶＤ法により膜厚２０ｎｍに形成する。具体的には、シリコン酸化膜５１は、ＳｉＨ4とＯ2の混合ガスを用いて基板温度を４００℃前後に設定して行う。なお、シリコン酸化膜５１は、第１応力制御膜２６および第２応力制御膜３８に対してエッチング選択性を有する材料であればシリコン酸化膜に限定されない。 In the manufacturing method of the semiconductor device 50 according to this modification, the above-described process of FIG. 5A is performed, and then the silicon oxide film 51 is formed to a thickness of 20 nm by, for example, plasma CVD. Specifically, the silicon oxide film 51 is formed by using a mixed gas of SiH 4 and O 2 and setting the substrate temperature around 400 ° C. The silicon oxide film 51 is not limited to a silicon oxide film as long as it is a material having etching selectivity with respect to the first stress control film 26 and the second stress control film 38.

次いで、上述した図５（Ｂ）〜図７の第１応力制御膜２６と第２応力制御膜３８を貫通するコンタクトホール１６−１、１６−２を形成する工程までを行う、このコンタクトホールの形成工程では、シリコン酸化膜５１を設けることで、第１応力制御膜２６と第２応力制御膜３８を貫通するコンタクトホール１６−１、１６−２を形成する際に、第１領域１３ｐが第２領域１３ｎよりも第２応力制御膜３８の厚さだけ薄くても、エッチングがシリコン酸化膜５１により停止し、第１領域１３ｐのシリサイド膜２４の損傷を防止できる。   Next, the process of forming the contact holes 16-1 and 16-2 penetrating the first stress control film 26 and the second stress control film 38 in FIGS. 5B to 7 is performed. In the forming step, by providing the silicon oxide film 51, when the contact holes 16-1 and 16-2 penetrating the first stress control film 26 and the second stress control film 38 are formed, the first region 13p becomes the first region 13p. Even if the second stress control film 38 is thinner than the second region 13n, the etching is stopped by the silicon oxide film 51, and damage to the silicide film 24 in the first region 13p can be prevented.

次いで、シリコン酸化膜５１をＲＩＥ法により、ＣＦ4とＨ2の混合ガスを用いて、シリサイド膜２４、３５の表面を露出する。以下図７の工程と同様にコンタクトを形成する。 Next, the surface of the silicide films 24 and 35 is exposed from the silicon oxide film 51 by RIE using a mixed gas of CF 4 and H 2 . Thereafter, contacts are formed in the same manner as in the step of FIG.

本実施の形態の変形例によれば、上述した実施の形態の効果に加え、第１領域１３ｐのシリサイド膜２４の損傷を一層確実に防止できる。   According to the modification of the present embodiment, damage to the silicide film 24 in the first region 13p can be more reliably prevented in addition to the effects of the above-described embodiment.

図９は、本実施の形態の半導体装置の引っ張り応力を有する第２応力制御膜の膜厚を異ならせた場合の効果を説明するための図である。図９は、図４に示すｐ型ＭＯＳトランジスタ１４のチャネル領域２８およびｎ型ＭＯＳトランジスタ１５のチャネル領域３９の歪みと、引っ張り応力を有する第２応力制御膜３８の膜厚との関係を示す図であり、半導体装置の構成は図４に示すものと同様である。なお、圧縮応力を有する第１応力制御膜２６と引っ張り応力を有する第２応力制御膜３８のそれぞれの内部応力の大きさを１．４ＧＰａとし、第１応力制御膜２６の膜厚を６０ｎｍ、第２応力制御膜３８の膜厚を８０ｎｍから１４０ｎｍまで異ならせた。また、ゲート長を５０ｎｍ、ゲート高さ（シリコン基板１１の表面からゲート電極２１、３２のシリサイド膜２５、３６の表面までの高さ）を１００ｎｍとした。チャネル領域２８、３９の歪み量は、プロセスシミュレータ（商品名：ＴＳＵＰＲＥＭ４、Ｓｙｎｏｐｓｙｓ社製）を用いて算出した。   FIG. 9 is a diagram for explaining the effect when the thickness of the second stress control film having tensile stress in the semiconductor device of the present embodiment is varied. FIG. 9 is a diagram showing the relationship between the strain of the channel region 28 of the p-type MOS transistor 14 and the channel region 39 of the n-type MOS transistor 15 shown in FIG. 4 and the thickness of the second stress control film 38 having tensile stress. The configuration of the semiconductor device is the same as that shown in FIG. The internal stress of each of the first stress control film 26 having compressive stress and the second stress control film 38 having tensile stress is 1.4 GPa, the thickness of the first stress control film 26 is 60 nm, 2 The film thickness of the stress control film 38 was varied from 80 nm to 140 nm. The gate length was 50 nm, and the gate height (height from the surface of the silicon substrate 11 to the surfaces of the silicide films 25 and 36 of the gate electrodes 21 and 32) was 100 nm. The distortion amount of the channel regions 28 and 39 was calculated using a process simulator (trade name: TSUPREM4, manufactured by Synopsys).

図９を参照するに、第２応力制御膜の膜厚の増加に対して、ｎ型ＭＯＳトランジスタのチャネル領域の中央の歪み量は増加していることが分かる。一方、第２応力制御膜の膜厚の増加に対して、ｐ型ＭＯＳトランジスタのチャネル領域の歪み量は一定となっており、ｐ型ＭＯＳトランジスタのチャネル領域は、第２応力制御膜の膜厚の増加の影響を受けず、また、ｎ型ＭＯＳトランジスタのチャネル領域の歪みの影響を受けないことが分かる。したがって、第２応力制御膜の膜厚を制御することで、第１応力制御膜の圧縮応力に抗してｎ型ＭＯＳトランジスタのチャネル領域の引っ張り歪みの歪み量を制御でき、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのオン電流をそれぞれ増加させることができ、さらに均衡良く増加させることができることが分かる。   Referring to FIG. 9, it can be seen that the strain amount at the center of the channel region of the n-type MOS transistor increases as the thickness of the second stress control film increases. On the other hand, as the film thickness of the second stress control film increases, the amount of strain in the channel region of the p-type MOS transistor is constant, and the channel region of the p-type MOS transistor has a film thickness of the second stress control film. It can be seen that it is not affected by the increase in the channel region and is not affected by the distortion of the channel region of the n-type MOS transistor. Therefore, by controlling the film thickness of the second stress control film, the amount of tensile strain in the channel region of the n-type MOS transistor can be controlled against the compressive stress of the first stress control film. It can be seen that the on-current of the n-type MOS transistor can be increased, and can be increased in a balanced manner.

ここで歪み量は第１応力制御膜および第２応力制御膜の内部応力が０の場合のゲート長方向の格子定数L0、応力が印加されている場合のゲート長方向の格子定数Ｌ１として、歪み量＝（Ｌ1−Ｌ0）／L0で表す。   Here, the amount of strain is the lattice constant L0 in the gate length direction when the internal stress of the first stress control film and the second stress control film is 0, and the lattice constant L1 in the gate length direction when stress is applied. Amount = (L1-L0) / L0.

図１０は、本実施の形態の半導体装置の引っ張り応力を有する第２応力制御膜の内部応力の大きさを異ならせた場合の効果を説明するための図である。図１０は、図４に示すｐ型ＭＯＳトランジスタ１４のチャネル領域２８およびｎ型ＭＯＳトランジスタ１５のチャネル領域３９の歪みと、引っ張り応力を有する第２応力制御膜３８の内部応力との関係を示す図であり、半導体装置の構成は図４に示すものと同様である。なお、圧縮応力を有する第１応力制御膜２６の内部応力の大きさを１．４ＧＰａとし、引っ張り応力を有する第２応力制御膜３８の内部応力の大きさを１．４ＧＰａから２．２ＧＰａまで異ならせた。第１応力制御膜２６および第２応力制御膜３８の膜厚を６０ｎｍとした。また、ゲート長、ゲート高さを図９の条件と同様とし、チャネル領域２８、３９の歪み量を図９と同様のプロセスシミュレータを用いて算出した。   FIG. 10 is a diagram for explaining the effect when the magnitude of the internal stress of the second stress control film having the tensile stress of the semiconductor device of the present embodiment is varied. FIG. 10 is a diagram showing the relationship between the strain of the channel region 28 of the p-type MOS transistor 14 and the channel region 39 of the n-type MOS transistor 15 shown in FIG. 4 and the internal stress of the second stress control film 38 having a tensile stress. The configuration of the semiconductor device is the same as that shown in FIG. Note that the magnitude of the internal stress of the first stress control film 26 having compressive stress is 1.4 GPa, and the magnitude of the internal stress of the second stress control film 38 having tensile stress is different from 1.4 GPa to 2.2 GPa. Let The film thicknesses of the first stress control film 26 and the second stress control film 38 were 60 nm. The gate length and gate height were the same as those in FIG. 9, and the distortion amounts of the channel regions 28 and 39 were calculated using the same process simulator as in FIG.

図１０を参照するに、第２応力制御膜の内部応力（引っ張り応力）の増加に対して、ｎ型ＭＯＳトランジスタのチャネル領域の中央の歪み量は増加していることが分かる。一方、第２応力制御膜の内部応力の増加に対して、ｐ型ＭＯＳトランジスタのチャネル領域の歪み量は一定となっており、ｐ型ＭＯＳトランジスタのチャネル領域は、第２応力制御膜の内部応力の影響を受けず、また、ｎ型ＭＯＳトランジスタのチャネル領域の歪みの影響を受けないことが分かる。したがって、第２応力制御膜の内部応力を制御することで、第１応力制御膜の圧縮応力に抗してｎ型ＭＯＳトランジスタのチャネル領域の引っ張り歪みの歪み量を制御でき、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタのオン電流をそれぞれ増加させることができ、さらに均衡良く増加させることができることが分かる。   Referring to FIG. 10, it can be seen that the amount of strain at the center of the channel region of the n-type MOS transistor increases as the internal stress (tensile stress) of the second stress control film increases. On the other hand, as the internal stress of the second stress control film increases, the amount of strain in the channel region of the p-type MOS transistor is constant, and the channel region of the p-type MOS transistor has an internal stress of the second stress control film. It can be seen that the channel region of the n-type MOS transistor is not affected. Therefore, by controlling the internal stress of the second stress control film, the amount of tensile strain in the channel region of the n-type MOS transistor can be controlled against the compressive stress of the first stress control film. It can be seen that the on-current of the n-type MOS transistor can be increased, and can be increased in a balanced manner.

（第２の実施の形態）
図１１は、本発明の第２の実施の形態に係る半導体装置の断面図である。図１１は、ゲート長方向と平行な方向の断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 (Second Embodiment)
FIG. 11 is a cross-sectional view of a semiconductor device according to the second embodiment of the present invention. FIG. 11 shows a cross section in a direction parallel to the gate length direction. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図１１を参照するに、半導体装置６０は、第１領域１３ｐでは圧縮応力を有する第１応力制御膜２６と引っ張り応力を有する第２応力制御膜３８がこの順に積層され、第２領域１３ｎでは第２応力制御膜３８が設けられている以外は、第１の実施の形態と同様に構成されている。   Referring to FIG. 11, in the semiconductor device 60, a first stress control film 26 having a compressive stress and a second stress control film 38 having a tensile stress are stacked in this order in the first region 13p. The structure is the same as that of the first embodiment except that the two-stress control film 38 is provided.

第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆う第１応力制御膜２６が形成され、さらに第１応力制御膜２６を覆う第２応力制御膜３８が形成されている。   A first stress control film 26 that covers the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stack 23 is formed in the first region 13p, and a second stress control film 38 that covers the first stress control film 26 is further formed. Is formed.

第１応力制御膜２６と第２応力制御膜３８とは、下記式（３）の関係を有するように設定される。
ｔ1×Ｐ1＞ｔ2×Ｐ2 … （３）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。第１応力制御膜２６の膜厚ｔ1および第２応力制御膜３８の膜厚ｔ2は第１の実施の形態と同様に設定される。上記式（３）の関係に設定することで、ｐ型ＭＯＳトランジスタのチャネル領域２８に印加される応力が圧縮応力となり、正孔移動度が増加する。内部応力の制御方法および測定方法は第１の実施の形態と同様であるので説明を省略する。なお、Ｐ1とＰ2がほぼ同等の場合は、ｔ1＞ｔ2に設定する。または、ｔ1とｔ2をほぼ同等とし、Ｐ1＞Ｐ2に設定してもよい。 The first stress control film 26 and the second stress control film 38 are set so as to have the relationship of the following formula (3).
t1 × P1> t2 × P2 (3)
Here, the thickness t1 of the first stress control film 26, the magnitude P1 of the compressive stress, the thickness t2 of the second stress control film 38, and the magnitude P2 of the tensile stress. The film thickness t1 of the first stress control film 26 and the film thickness t2 of the second stress control film 38 are set in the same manner as in the first embodiment. By setting the relationship of the above formula (3), the stress applied to the channel region 28 of the p-type MOS transistor becomes a compressive stress, and the hole mobility increases. Since the internal stress control method and measurement method are the same as those in the first embodiment, the description thereof is omitted. When P1 and P2 are substantially equal, t1> t2. Alternatively, t1 and t2 may be substantially equal, and P1> P2.

次に第２の実施の形態に係る半導体装置の製造方法を、図１２および図１３を参照しつつ具体的に説明する。   Next, a method for manufacturing a semiconductor device according to the second embodiment will be specifically described with reference to FIGS.

図１２および図１３は、第２の実施の形態に係る半導体装置の製造工程図である。   12 and 13 are manufacturing process diagrams of the semiconductor device according to the second embodiment.

最初に、図１２（Ａ）の工程では、第１の実施の形態の図５（Ａ）の工程と同様にしてシリサイド膜２４、２５、３５、３６までを形成する。   First, in the process of FIG. 12A, the silicide films 24, 25, 35, and 36 are formed in the same manner as in the process of FIG. 5A of the first embodiment.

図１２（Ａ）の工程ではさらに、シリコン基板１１の表面およびゲート積層体２３、３４を覆うようにプラズマＣＶＤ法により、例えば圧縮応力を有する第１応力制御膜２６としてシリコン窒化膜（以下、第１応力制御膜と同じ符号「２６」を用いる。）を形成する。具体的には、シリコン窒化膜２６は、図６（Ｂ）の工程の第１応力制御膜と同様の条件を用いて、膜厚ｔ1を８０ｎｍに設定し、圧縮応力の大きさが１．４ＧPａになる。   In the step of FIG. 12A, a silicon nitride film (hereinafter referred to as a first stress control film 26 having a compressive stress) is further formed by plasma CVD so as to cover the surface of the silicon substrate 11 and the gate stacked bodies 23 and 34, for example. The same reference numeral “26” as that of the one stress control film is used. Specifically, the silicon nitride film 26 has a thickness t1 of 80 nm and a compressive stress of 1.4 GPa using the same conditions as the first stress control film in the step of FIG. become.

次いで、図１２（Ｂ）の工程では、シリコン窒化膜２６上にレジスト膜６１を形成し、次いで、第２領域１３ｎのレジスト膜に開口部６１−１を形成する。   12B, a resist film 61 is formed on the silicon nitride film 26, and then an opening 61-1 is formed in the resist film in the second region 13n.

図１２（Ｂ）の工程ではさらに、レジスト膜６１をマスクとして、第２領域１３ｎのシリコン窒化膜２６をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を露出させる。 In the step of FIG. 12B, the silicon nitride film 26 in the second region 13n is further etched using CHF 3 gas by the RIE method using the resist film 61 as a mask, and the surfaces of the silicon substrate 11 and the element isolation region 12 are formed. The gate stack 34 is exposed.

次いで、図１３の工程では、図１２（Ｂ）のレジスト膜６１を除去する。次いで、第１領域１３ｐのシリコン窒化膜２６と、第２領域１３ｎのシリコン基板１１の表面およびゲート積層体３４を覆うように、熱ＣＶＤ法により第２応力制御膜３８としてのシリコン窒化膜（以下、第２応力制御膜と同じ符号「３８」を用いる。）を形成する。具体的には、シリコン窒化膜３８は、図５（Ｂ）の工程のシリコン窒化膜と同様の条件を用いて、膜厚ｔ2を６０ｎｍに設定する。シリコン窒化膜の引っ張り応力は１．４GＰａになる。   Next, in the step of FIG. 13, the resist film 61 of FIG. 12B is removed. Next, a silicon nitride film (hereinafter referred to as a second stress control film 38) is formed by thermal CVD so as to cover the silicon nitride film 26 in the first region 13p, the surface of the silicon substrate 11 in the second region 13n, and the gate stacked body 34. , The same sign “38” as that of the second stress control film is used. Specifically, the film thickness t2 of the silicon nitride film 38 is set to 60 nm using the same conditions as the silicon nitride film in the step of FIG. The tensile stress of the silicon nitride film is 1.4 GPa.

このように形成すると第１領域１３ｐでは、ｔ1×Ｐ1＝１１２Pa・ｍ、ｔ2×Ｐ2＝８４Pa・ｍとなり上記式（３）の関係を有し、チャネル領域２８に圧縮応力が印加される。   When formed in this manner, in the first region 13p, t1 × P1 = 112 Pa · m and t2 × P2 = 84 Pa · m, and the relationship of the above formula (3) is established, and compressive stress is applied to the channel region 28.

次いで、図１３の工程の後に、図１３の構造体の表面に層間絶縁膜１６を形成し、さらに、図７と同様にしてコンタクト４２を形成する。ここで、第１の領域１３ｐの第２の応力制御膜および第１の応力制御膜を貫通するコンタクトホールの形成と、第２の領域の第２の応力制御膜を貫通するコンタクトホールの形成とを同時に行う。第１の応力制御膜２６は、第２の応力制御膜３８よりもエッチングレートが高い材料からなることが好ましく、あるいは、第２応力制御膜３８よりも第１応力制御膜２６のエッチングレートが高いエッチングガスを用いることが、第２領域１３ｎのシリサイド膜３５の損傷を抑制する点で好ましい。以上により、図１１に示す半導体装置６０が形成される。   Next, after the step of FIG. 13, an interlayer insulating film 16 is formed on the surface of the structure of FIG. 13, and a contact 42 is formed in the same manner as in FIG. Here, formation of a contact hole that penetrates the second stress control film in the first region 13p and the first stress control film, and formation of a contact hole that penetrates the second stress control film in the second region At the same time. The first stress control film 26 is preferably made of a material having an etching rate higher than that of the second stress control film 38, or the etching rate of the first stress control film 26 is higher than that of the second stress control film 38. It is preferable to use an etching gas in terms of suppressing damage to the silicide film 35 in the second region 13n. Thus, the semiconductor device 60 shown in FIG. 11 is formed.

本実施の形態によれば、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８とｎ型ＭＯＳトランジスタ１５のチャネル領域３９にそれぞれ圧縮応力、引っ張り応力が印加されているので、それぞれのキャリア移動度が増加し、いずれのトランジスタもオン電流が増加し、ＣＭＯＳトランジスタとしての半導体装置６０の性能が向上する。   According to the present embodiment, since compressive stress and tensile stress are applied to the channel region 28 of the p-type MOS transistor 14 and the channel region 39 of the n-type MOS transistor 15, respectively, the carrier mobility increases, In any of the transistors, the on-current increases, and the performance of the semiconductor device 60 as a CMOS transistor is improved.

また、本実施の形態によれば、第１応力制御膜２６を全面に形成し、第２領域１３ｎの第１応力制御膜２６だけを除去して第１領域１３ｐの第１応力制御膜２６を残し、次いで第１領域１３ｐおよび第２領域１３ｎの全面に第２応力制御膜３８を形成しているので、第１応力制御膜２６と第２応力制御膜３８がシリコン基板１１の表面およびゲート積層体２３、３４を覆っている。したがって、コンタクトホールを形成する際に、素子分離領域１２のオーバーエッチングやシリサイド膜２４、２５、３５、３６の表面の損傷を回避できる。   Further, according to the present embodiment, the first stress control film 26 is formed on the entire surface, and only the first stress control film 26 in the second region 13n is removed, and the first stress control film 26 in the first region 13p is removed. Then, since the second stress control film 38 is formed on the entire surface of the first region 13p and the second region 13n, the first stress control film 26 and the second stress control film 38 are formed on the surface of the silicon substrate 11 and the gate stack. The bodies 23 and 34 are covered. Therefore, when the contact hole is formed, over-etching of the element isolation region 12 and damage to the surface of the silicide films 24, 25, 35, and 36 can be avoided.

（第３の実施の形態）
図１４は、本発明の第３の実施の形態に係る半導体装置の断面図である。図１４は、ゲート長方向と平行な方向の断面を示している。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 (Third embodiment)
FIG. 14 is a cross-sectional view of a semiconductor device according to the third embodiment of the present invention. FIG. 14 shows a cross section in a direction parallel to the gate length direction. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図１４を参照するに、半導体装置７０は、圧縮応力を有する第１応力制御膜２６が、第２領域１３ｎに形成されている部分に不純物が導入されて改質されている以外は、第１の実施の形態の半導体装置と同様に構成される。   Referring to FIG. 14, the semiconductor device 70 is the same as the first stress control film 26 except that the first stress control film 26 having compressive stress is modified by introducing impurities into the portion formed in the second region 13 n. The semiconductor device is configured in the same manner as the semiconductor device of the embodiment.

第２領域１３ｎに形成されている第１応力制御膜（以下、「第３応力制御膜２６ａ」と呼ぶ。）は、圧縮応力を有する第１応力制御膜２６に、不純物が注入されている。第３応力制御膜２６ａは、不純物の注入により内部応力が緩和されるので、チャネル領域３９に印加される圧縮応力が低減され、チャネル領域３９に印加される正味の応力は引っ張り応力が増加する。なお、不純物は特に限定されないが、４価の元素がイオンを形成しない点で好ましく、特にＧｅおよびＣが好ましい。   In the first stress control film (hereinafter referred to as “third stress control film 26a”) formed in the second region 13n, impurities are implanted into the first stress control film 26 having compressive stress. Since the internal stress of the third stress control film 26a is relaxed by the implantation of impurities, the compressive stress applied to the channel region 39 is reduced, and the net stress applied to the channel region 39 increases the tensile stress. In addition, although an impurity is not specifically limited, A tetravalent element is preferable at the point which does not form an ion, and Ge and C are especially preferable.

図１５は、第３の実施の形態に係る半導体装置の製造工程図である。   FIG. 15 is a manufacturing process diagram of the semiconductor device according to the third embodiment.

図１５の工程では、第１の実施の形態の図６（Ｂ）の工程の第１応力制御膜２６の形成工程までを同様にして行う。次いで、第１応力制御膜２６上にレジスト膜７１を形成し、次いで、第２領域１３ｎのレジスト膜に開口部７１−１を形成する。   In the process of FIG. 15, the processes up to the process of forming the first stress control film 26 in the process of FIG. 6B of the first embodiment are performed in the same manner. Next, a resist film 71 is formed on the first stress control film 26, and then an opening 71-1 is formed in the resist film in the second region 13n.

図１５の工程ではさらに、レジスト膜７１をマスクとしてイオン注入法を用いて不純物を第２領域１３ｎの第１応力制御膜２６に注入し、第１応力制御膜２６の内部応力を緩和させた第３応力制御膜２６ａに変換する。不純物の注入は、例えば、不純物にＧｅを用いて、加速電圧１００ｋｅＶ、ドーズ量５×１０14／ｃｍ2に設定して行う。不純物を注入することで圧縮応力を有する第１応力制御膜２６に応力緩和が生じ、チャネル領域３９に印加される圧縮応力を低減し、その結果引っ張り応力が増加することでオン電流を増加させる。この際、不純物の選択、加速電圧、およびドーズ量は下記式（４）の関係を満たすように適宜選択する。
ｔ3×Ｐ3＜ｔ2×Ｐ2 … （４）
ここで、第３応力制御膜２６ａの膜厚ｔ3、圧縮応力の大きさＰ3、第２応力制御膜３８の膜厚ｔ2、引っ張り応力の大きさＰ2である。 Further, in the process of FIG. 15, an impurity is implanted into the first stress control film 26 in the second region 13n by using the ion implantation method with the resist film 71 as a mask, and the internal stress of the first stress control film 26 is relaxed. The three-stress control film 26a is converted. For example, the impurity is implanted by using Ge as an impurity and setting an acceleration voltage of 100 keV and a dose of 5 × 10 14 / cm 2 . By implanting the impurities, stress relaxation occurs in the first stress control film 26 having compressive stress, and the compressive stress applied to the channel region 39 is reduced. As a result, the tensile stress is increased and the on-current is increased. At this time, selection of impurities, acceleration voltage, and dose are appropriately selected so as to satisfy the relationship of the following formula (4).
t3 × P3 <t2 × P2 (4)
Here, the thickness t3 of the third stress control film 26a, the magnitude P3 of the compressive stress, the thickness t2 of the second stress control film 38, and the magnitude P2 of the tensile stress.

図１５の工程の後に、レジスト膜７１を除去し、次いで、図７の工程と同様にして、層間絶縁膜１６およびコンタクト４２を形成し、図１４の半導体装置が形成される。   After the step of FIG. 15, the resist film 71 is removed, and then the interlayer insulating film 16 and the contact 42 are formed in the same manner as in the step of FIG. 7, and the semiconductor device of FIG. 14 is formed.

本実施の形態によれば、第２領域１３ｎに形成した第１応力制御膜２６の圧縮応力を低減することで、第２領域１３ｎの第２応力制御膜３８を薄膜化することができる。その結果、層間絶縁膜１６、および第１応力制御膜２６、あるいは、第３応力制御膜２６ａと第２応力制御膜３８を貫通してコンタクトホールを形成する際に、第１領域１３ｐの第１応力制御膜２６と、第２領域１３ｎの第３応力制御膜２６ａと第２応力制御膜３８の膜厚の差を低減することができ、コンタクトホールを一度に形成し易くなる。   According to the present embodiment, the second stress control film 38 in the second region 13n can be thinned by reducing the compressive stress of the first stress control film 26 formed in the second region 13n. As a result, when the contact hole is formed through the interlayer insulating film 16 and the first stress control film 26, or the third stress control film 26 a and the second stress control film 38, the first region 13 p of the first region 13 p is formed. The difference in film thickness between the stress control film 26, the third stress control film 26a in the second region 13n, and the second stress control film 38 can be reduced, and contact holes can be easily formed at one time.

また、次に説明するように、上述した図１１に示す第２の実施の形態に係る半導体装置においても、同様に、第１応力制御膜２６と第２応力制御膜３８が積層した第１領域１３ｐにおいて、引っ張り応力を有する第２応力制御膜３８に不純物を導入し、応力緩和を生じさせ、引っ張り応力を低減してもよい。   Similarly, in the semiconductor device according to the second embodiment shown in FIG. 11 described above, the first region in which the first stress control film 26 and the second stress control film 38 are laminated is also described. At 13p, impurities may be introduced into the second stress control film 38 having a tensile stress to cause stress relaxation and reduce the tensile stress.

図１６は、第３の実施の形態の変形例に係る半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。   FIG. 16 is a cross-sectional view of a semiconductor device according to a modification of the third embodiment. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図１６を参照するに、半導体装置７５は、引っ張り応力を有する第２応力制御膜３８が、第１領域１３ｐに形成されている部分に不純物が導入されて改質されている以外は、第２の実施の形態の半導体装置と同様に構成される。   Referring to FIG. 16, the semiconductor device 75 is the same as the second stress control film 38 except that the second stress control film 38 having tensile stress is modified by introducing impurities into the portion formed in the first region 13 p. The semiconductor device is configured in the same manner as the semiconductor device of the embodiment.

第１領域１３ｐに形成されている第２応力制御膜（以下、「第４応力制御膜３８ａ」と呼ぶ。）は、引っ張り応力を有する第２応力制御膜３８に不純物が注入されている。第４応力制御膜３８ａは、不純物の注入により内部応力が緩和されるので、ｐ型ＭＯＳトランジスタ１４のチャネル領域２８に印加される引っ張り応力が低減され、第１応力制御膜２６から印加される圧縮応力との正味の応力は、圧縮応力が増加する。なお、不純物は上述した第３の実施の形態と同様の不純物を用いる。   In the second stress control film (hereinafter referred to as “fourth stress control film 38a”) formed in the first region 13p, impurities are implanted into the second stress control film 38 having tensile stress. Since the internal stress of the fourth stress control film 38a is relieved by impurity implantation, the tensile stress applied to the channel region 28 of the p-type MOS transistor 14 is reduced, and the compression applied from the first stress control film 26 is reduced. The net stress with the stress increases the compressive stress. The impurity is the same as that in the third embodiment described above.

図１７は、第３の実施の形態の変形例に係る半導体装置の製造工程図である。   FIG. 17 is a manufacturing process diagram of the semiconductor device according to the modification of the third embodiment.

図１７の工程では、第２の実施の形態の図１３の工程の第２応力制御膜３８の形成工程までを同様にして行う。次いで、第２応力制御膜３８上にレジスト膜７６を形成し、次いで、第１領域１３ｐのレジスト膜に開口部７６−１を形成する。   In the process of FIG. 17, the processes up to the process of forming the second stress control film 38 in the process of FIG. 13 of the second embodiment are performed in the same manner. Next, a resist film 76 is formed on the second stress control film 38, and then an opening 76-1 is formed in the resist film in the first region 13p.

図１７の工程ではさらに、レジスト膜７６をマスクとしてイオン注入法を用いて不純物を第１領域の第２応力制御膜３８に導入し、内部応力が緩和した第４応力制御膜３８ａに変換する。例えば、不純物にＧｅを用いて、加速電圧１００ｋｅＶ、ドーズ量５×１０14／ｃｍ2に設定する。不純物を導入することで第２応力制御膜３８の応力緩和が生じ、ｐ型ＭＯＳトランジスタのチャネル領域２８に印加される引っ張り応力を低減し、その結果圧縮応力が増加することでオン電流を増加させる。この際、不純物の選択、加速電圧、およびドーズ量は下記式（５）の関係を満たすように適宜選択する。
ｔ1×Ｐ1＞ｔ4×Ｐ4 … （５）
ここで、第１応力制御膜２６の膜厚ｔ1、圧縮応力の大きさＰ1、第４応力制御膜３８ａの膜厚ｔ4、引っ張り応力の大きさＰ4である。 Further, in the process of FIG. 17, an impurity is introduced into the second stress control film 38 in the first region using the resist film 76 as a mask and converted into a fourth stress control film 38a in which the internal stress is relaxed. For example, Ge is used as an impurity, and the acceleration voltage is set to 100 keV and the dose amount is set to 5 × 10 14 / cm 2 . By introducing the impurities, the stress relaxation of the second stress control film 38 occurs, the tensile stress applied to the channel region 28 of the p-type MOS transistor is reduced, and as a result, the compressive stress increases to increase the on-current. . At this time, selection of impurities, acceleration voltage, and dose are appropriately selected so as to satisfy the relationship of the following formula (5).
t1 × P1> t4 × P4 (5)
Here, the thickness t1 of the first stress control film 26, the magnitude P1 of the compressive stress, the thickness t4 of the fourth stress control film 38a, and the magnitude P4 of the tensile stress.

図１７の工程の後に、レジスト膜を除去し、次いで、図７の工程と同様にして層間絶縁膜１６およびコンタクト４２を形成し、図１６の半導体装置が形成される。   After the process of FIG. 17, the resist film is removed, and then the interlayer insulating film 16 and the contact 42 are formed in the same manner as in the process of FIG. 7, and the semiconductor device of FIG. 16 is formed.

本実施の形態の変形例によれば、第１応力制御膜２６の膜厚を薄膜化でき、上述した本実施の形態と同様の効果が得られる。   According to the modification of the present embodiment, the thickness of the first stress control film 26 can be reduced, and the same effect as that of the present embodiment described above can be obtained.

（第４の実施の形態）
図１８は、本発明の第４の実施の形態に係る製造方法により形成した半導体装置の断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。 (Fourth embodiment)
FIG. 18 is a cross-sectional view of a semiconductor device formed by the manufacturing method according to the fourth embodiment of the present invention. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

図１８を参照するに、半導体装置８０は、シリコン基板１１に素子分離領域１２により互いに離隔され、第１領域１３ｐに形成されたｐ型ＭＯＳトランジスタ１４と、第２領域１３ｎに形成されたｎ型ＭＯＳトランジスタ１５と、これらのトランジスタ１４、１５を覆う層間絶縁膜１６等から構成されている。   Referring to FIG. 18, a semiconductor device 80 includes a p-type MOS transistor 14 formed in a first region 13p and an n-type formed in a second region 13n. A MOS transistor 15 and an interlayer insulating film 16 covering these transistors 14 and 15 are formed.

第１領域１３ｐには、シリコン基板１１および素子分離領域１２の表面とゲート積層体２３を覆うように第１応力制御膜８１が形成されている。第１応力制御膜８１は、ゲート酸化膜２０の直下のチャネル領域２８に、ゲート長方向に圧縮応力を印加することでチャネル領域２８の正孔移動度を向上する。第１応力制御膜８１は、上述した第１の実施の形態の第１応力制御膜２６と同様の膜を用いることができる。   A first stress control film 81 is formed in the first region 13p so as to cover the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stacked body 23. The first stress control film 81 improves the hole mobility of the channel region 28 by applying a compressive stress to the channel region 28 immediately below the gate oxide film 20 in the gate length direction. As the first stress control film 81, a film similar to the first stress control film 26 of the first embodiment described above can be used.

一方、第２領域１３ｎには、シリコン基板１１および素子分離領域１２の表面とゲート積層体３４を覆うように第２応力制御膜８２が形成されている。第２応力制御膜８２は、ゲート酸化膜３１の直下のチャネル領域３９に、ゲート長方向に引っ張り応力を印加することでチャネル領域３９の電子移動度を向上する。第２応力制御膜８２は、上述した第１の実施の形態の第２応力制御膜３８と同様の膜を用いることができる。   On the other hand, a second stress control film 82 is formed in the second region 13n so as to cover the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stacked body 34. The second stress control film 82 improves the electron mobility of the channel region 39 by applying a tensile stress to the channel region 39 immediately below the gate oxide film 31 in the gate length direction. As the second stress control film 82, a film similar to the second stress control film 38 of the first embodiment described above can be used.

次に、第４の実施の形態に係る半導体装置の製造方法を図１９〜図２１を参照しつつ具体的に説明する。図１９〜図２１は、本発明の第４の実施の形態に係る半導体装置の製造工程図である。   Next, a method for manufacturing a semiconductor device according to the fourth embodiment will be specifically described with reference to FIGS. 19 to 21 are manufacturing process diagrams of the semiconductor device according to the fourth embodiment of the present invention.

最初に、図１９（Ａ）の工程では、第１の実施の形態の図５（Ａ）と同様にして、シリサイド膜２４、２５、３５、３６までを形成する。   First, in the process of FIG. 19A, silicide films 24, 25, 35, and 36 are formed in the same manner as in FIG. 5A of the first embodiment.

図１９（Ａ）の工程ではさらに、シリコン基板１１および素子分離領域１２の表面およびゲート積層体２３、３４を覆うように、圧縮応力を有する第１応力制御膜８１を形成する。第１応力制御膜８１は、プラズマＣＶＤ法を用いてシリコン窒化膜を形成する。具体的には、プラズマＣＶＤ装置を用いて、例えば、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ4ガス（流量１００〜１０００ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して、ＲＦパワー１００〜１０００Ｗに設定し、膜厚６０ｎｍのシリコン窒化膜を形成する。 In the step of FIG. 19A, a first stress control film 81 having a compressive stress is further formed so as to cover the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stacked bodies 23 and 34. The first stress control film 81 forms a silicon nitride film using a plasma CVD method. Specifically, using a plasma CVD apparatus, for example, a pressure of 13.3 Pa to 5.32 × 10 4 Pa, SiH 4 gas (flow rate 100 to 1000 sccm), NH 3 gas (flow rate 500 to 10,000 sccm), and N 2 + Ar gas (flow rate: 500 to 10000 sccm) is supplied, RF power is set to 100 to 1000 W, and a silicon nitride film having a thickness of 60 nm is formed.

図１９（Ａ）の工程ではさらに、第１応力制御膜８１を覆う、ＣＶＤ法によりＴＥＯＳガスを用いて形成したシリコン酸化膜（例えば膜厚６００ｎｍ）からなる第１絶縁膜８３を形成する。第１絶縁膜８３は、第１応力制御膜８１とエッチング選択性を有するものであれば、特に限定されず、例えばＢＰＳＧ（Bｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等を用いてもよい。   In the step of FIG. 19A, a first insulating film 83 made of a silicon oxide film (for example, having a film thickness of 600 nm) formed using TEOS gas by CVD is further formed to cover the first stress control film 81. The first insulating film 83 is not particularly limited as long as it has etching selectivity with the first stress control film 81. For example, a BPSG (Boro-Phospho Silicate Glass) film or the like may be used.

図１９（Ａ）の工程ではさらに、ＣＭＰ法により第１絶縁膜８３ａの表面を平坦化する。なお、第１絶縁膜８３ａのステップカバレッジが良好な場合は、平坦化処理を省略してもよい。   In the step of FIG. 19A, the surface of the first insulating film 83a is further planarized by the CMP method. Note that the planarization process may be omitted when the step coverage of the first insulating film 83a is good.

次いで、図１９（Ｂ）の工程では、図１９（Ａ）の表面が平坦となった第１絶縁膜８３上にレジスト膜８４を形成し、次いで、第２領域１３ｎのレジスト膜８４に開口部８４−１を形成する。   Next, in the step of FIG. 19B, a resist film 84 is formed on the first insulating film 83 whose surface is flattened in FIG. 19A, and then an opening is formed in the resist film 84 in the second region 13n. 84-1.

図１９（Ｂ）の工程ではさらに、レジスト膜８４をマスクとして、第２領域１３ｎの第１絶縁膜８３をＲＩＥ法によりＣＦ4とＨ2の混合ガスを用いてエッチングし、第１応力制御膜８１を露出させる。エッチングガスは、第１絶縁膜８３に対してエッチング速度が大であり、シリコン窒化膜からなる第１応力制御膜８１に対してエッチング選択性を有するものであればＣＦ4とＨ2の混合ガスに限定されない。 In the step of FIG. 19B, the first insulating film 83 in the second region 13n is further etched by the RIE method using a mixed gas of CF 4 and H 2 using the resist film 84 as a mask, and the first stress control film 81 is exposed. As long as the etching gas has a high etching rate with respect to the first insulating film 83 and has etching selectivity with respect to the first stress control film 81 made of a silicon nitride film, a mixed gas of CF 4 and H 2 is used. It is not limited to.

図１９（Ｂ）の工程ではさらに、レジスト膜をマスクとして、第２領域１３ｎの第１応力制御膜８１をＲＩＥ法によりＣＨＦ3ガスを用いてエッチングし、シリコン基板１１の表面とゲート積層体３４を露出させる。ここで、エッチングガスは、シリコン窒化膜に対してエッチング速度が大であり、シリコン酸化膜およびシリコンに対してエッチング選択性を有するものであればＣＨＦ3ガスに限定されない。 In the step of FIG. 19B, the first stress control film 81 in the second region 13n is further etched using CHF 3 gas by the RIE method using the resist film as a mask, and the surface of the silicon substrate 11 and the gate stacked body 34 are etched. To expose. Here, the etching gas is not limited to the CHF 3 gas as long as it has a high etching rate with respect to the silicon nitride film and has etching selectivity with respect to the silicon oxide film and silicon.

次いで、図２０（Ａ）の工程では、図１９（Ｂ）のレジスト膜８４を除去し、第１領域１３ｐの第１絶縁膜８３を露出させる。次いで、第１領域１３ｐの第１絶縁膜８３と第２領域１３ｎのシリコン基板１１および素子分離領域１２の表面、およびゲート積層体３４を覆う第２応力制御膜８２を形成する。第２応力制御膜８２は、チャネル領域３１に引っ張り応力を印加するものであり、ここでは、熱ＣＶＤ法を用いてシリコン窒化膜を形成する。具体的には、熱ＣＶＤ装置を用いて、例えば、基板温度を５００℃〜７００℃、圧力１３．３Ｐａ〜５．３２×１０4Ｐａ、ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ4＋Ｓｉ2Ｈ6ガス（流量５〜５０ｓｃｃｍ）、ＮＨ3ガス（流量５００〜１００００ｓｃｃｍ）、およびＮ2＋Ａｒガス（流量５００〜１００００ｓｃｃｍ）を供給して膜厚６０ｎｍのシリコン窒化膜を形成する。なお、この際、第１絶縁膜８３の側壁にも第２応力制御膜８２が薄く付着する。 Next, in the process of FIG. 20A, the resist film 84 of FIG. 19B is removed, and the first insulating film 83 in the first region 13p is exposed. Next, a second stress control film 82 is formed to cover the first insulating film 83 in the first region 13p, the surface of the silicon substrate 11 and the element isolation region 12 in the second region 13n, and the gate stacked body 34. The second stress control film 82 applies a tensile stress to the channel region 31, and here, a silicon nitride film is formed using a thermal CVD method. Specifically, using a thermal CVD apparatus, for example, the substrate temperature is 500 ° C. to 700 ° C., the pressure 13.3 Pa to 5.32 × 10 4 Pa, SiH 2 Cl 2 + SiH 4 + Si 2 H 4 + Si 2 H 6. A gas (flow rate 5 to 50 sccm), NH 3 gas (flow rate 500 to 10,000 sccm), and N 2 + Ar gas (flow rate 500 to 10,000 sccm) are supplied to form a silicon nitride film having a thickness of 60 nm. At this time, the second stress control film 82 is also thinly attached to the side wall of the first insulating film 83.

次いで、図２０（Ｂ）の工程では、図２０（Ａ）の構造体を覆う第２絶縁膜８５ａを形成する。第２絶縁膜８５は、上述した第１絶縁膜８３と同様の材料から選択され、同一の材料でもよく、異なる材料でもよい。ここでは、第１絶縁膜８３と同じシリコン酸化膜とする。   Next, in the process of FIG. 20B, a second insulating film 85a is formed to cover the structure of FIG. The second insulating film 85 is selected from the same material as the first insulating film 83 described above, and may be the same material or a different material. Here, the same silicon oxide film as the first insulating film 83 is used.

図２０（Ｂ）の工程ではさらに、ＣＭＰ法により第２絶縁膜８５ａの表面を平坦化し、第１絶縁膜の表面の第２応力制御膜８２を露出させる。次いで、ＣＭＰ法により第１絶縁膜８３の表面の第２応力制御膜８２を除去すると共に第２絶縁膜８５ａを平坦化して第１領域の第１絶縁膜８３を露出させる。   In the step of FIG. 20B, the surface of the second insulating film 85a is further flattened by CMP to expose the second stress control film 82 on the surface of the first insulating film. Next, the second stress control film 82 on the surface of the first insulating film 83 is removed by CMP, and the second insulating film 85a is planarized to expose the first insulating film 83 in the first region.

次いで、図２１の工程では、第１絶縁膜８３と第２絶縁膜８５とに挟まれた第２応力制御膜８２を例えばリン酸溶液を用いて時間制御によりエッチングする。第２応力制御膜８２のエッチングは、第１絶縁膜８３と第２絶縁膜８５とに挟まれた部分を除去して、エッチングされた第２応力制御膜８２ａが、他の第２応力制御膜８２の部分と同程度の膜厚になるまで行う。   Next, in the process of FIG. 21, the second stress control film 82 sandwiched between the first insulating film 83 and the second insulating film 85 is etched by time control using, for example, a phosphoric acid solution. In the etching of the second stress control film 82, the portion sandwiched between the first insulating film 83 and the second insulating film 85 is removed, and the etched second stress control film 82a becomes another second stress control film. This is performed until the film thickness is about the same as that of the portion 82.

図２１の工程の後に、図２１の第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去し、次いで、第１応力制御膜８１および第２応力制御膜８２を覆う層間絶縁膜８５を形成し、図１８に示す半導体装置が形成される。   After the step of FIG. 21, the first insulating film 83 and the second insulating film 85 of FIG. 21 are removed using a hydrofluoric acid solution using the first stress control film 81 and the second stress control film 82 as an etching stopper film. Then, an interlayer insulating film 85 that covers the first stress control film 81 and the second stress control film 82 is formed, and the semiconductor device shown in FIG. 18 is formed.

本実施の形態によれば、第１領域１３ｐおよび第２領域１３ｎを覆う第１応力制御膜８１および第１絶縁膜８３をこの順に形成し、第１領域１３ｐを覆うと共に第２領域１３ｎを開口したレジスト膜８４を用いて、第２領域１３ｎの第１絶縁膜８３および第１応力制御膜８１をエッチングし、さらに、第２応力制御膜８２を形成する際は、第１領域１３ｐの第１応力制御膜８１がレジスト膜８４と同形の第１絶縁膜８３に覆われているので、第１応力制御膜８１と第２応力制御膜８２は互いに重なることなく、あるいは、第１応力制御膜８１と第２応力制御膜８２の端部が互いに離隔して素子分離領域１２やソース・ドレイン領域１９、３０の表面が露出することが回避される。したがって、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域１９、３０の表面に到達せずにコンタクトとソース・ドレイン領域１９、３０との接触不良の発生や、素子分離領域１２の打ち抜きを回避して接合リークの発生を防止できる。   According to the present embodiment, the first stress control film 81 and the first insulating film 83 covering the first region 13p and the second region 13n are formed in this order, covering the first region 13p and opening the second region 13n. When the first insulating film 83 and the first stress control film 81 in the second region 13n are etched using the resist film 84, and the second stress control film 82 is formed, the first region 13p of the first region 13p is formed. Since the stress control film 81 is covered with the first insulating film 83 having the same shape as the resist film 84, the first stress control film 81 and the second stress control film 82 do not overlap each other or the first stress control film 81. And the ends of the second stress control film 82 are separated from each other, and the surfaces of the element isolation region 12 and the source / drain regions 19 and 30 are prevented from being exposed. Therefore, when the contact hole is formed, the contact hole does not reach the surface of the source / drain regions 19, 30, the contact failure between the contact and the source / drain regions 19, 30 occurs, or the element isolation region 12 is punched out. This can prevent the occurrence of junction leakage.

なお、図２１の工程のかわりに図２２の工程に示すように、先に第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去してもよい。そして、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第２応力制御膜８２ｂの部分を例えばリン酸溶液を用いて時間制御によりエッチングする。この際、第１応力制御膜８１および第２応力制御膜８２の他の部分もわずかに浸食されるが、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第２応力制御膜８２ｂの部分は、薄板状でありその２面からエッチングされるのでエッチング速度が大きく、他に影響を与えることなく除去できる。   As shown in the step of FIG. 22 instead of the step of FIG. 21, the first insulating film 83 and the second insulating film 85 are first etched, and the first stress control film 81 and the second stress control film 82 are etched and stopped. The film may be removed using a hydrofluoric acid solution. Then, the portion of the second stress control film 82b sandwiched between the first insulating film 83 and the second insulating film 85 is etched by time control using, for example, a phosphoric acid solution. At this time, the other portions of the first stress control film 81 and the second stress control film 82 are slightly eroded, but the second stress control film sandwiched between the first insulating film 83 and the second insulating film 85 is used. The portion 82b has a thin plate shape and is etched from its two surfaces, so that the etching rate is high and can be removed without affecting the others.

（第５の実施の形態）
本発明の第５の実施の形態に係る半導体装置の製造方法は、第１応力制御膜よりも第２応力制御膜を先に形成し、その順序が異なる以外は第４の実施の形態とほぼ同様に形成する。 (Fifth embodiment)
The manufacturing method of the semiconductor device according to the fifth embodiment of the present invention is substantially the same as that of the fourth embodiment except that the second stress control film is formed before the first stress control film and the order thereof is different. It forms similarly.

図２３〜図２５は、第５の実施の形態に係る半導体装置の製造工程図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。   23 to 25 are manufacturing process diagrams of the semiconductor device according to the fifth embodiment. In the figure, portions corresponding to the portions described above are denoted by the same reference numerals, and description thereof is omitted.

最初に、図２３（Ａ）の工程では、第４の実施の形態の図１９（Ａ）の工程と同様に、シリサイド膜２４、２５、３５、３６の形成までを行う。   First, in the process of FIG. 23A, the formation of the silicide films 24, 25, 35, and 36 is performed as in the process of FIG. 19A of the fourth embodiment.

図２３（Ａ）の工程ではさらに、上述した熱ＣＶＤ法により、シリコン基板１１および素子分離領域１２の表面、およびゲート積層体２３、３４を覆うように、引っ張り応力を有する第２応力制御膜８２を形成する。   In the step of FIG. 23A, the second stress control film 82 having a tensile stress is further covered by the thermal CVD method described above so as to cover the surfaces of the silicon substrate 11 and the element isolation region 12 and the gate stacked bodies 23 and 34. Form.

図２３（Ａ）の工程ではさらに、第２応力制御膜８２を覆うシリコン酸化膜（例えば膜厚６００ｎｍ）からなる第１絶縁膜８３を形成し、その表面をＣＭＰ法により平坦化する。なお、第１絶縁膜８３のステップカバレッジが良好な場合は平坦化処理を省略してもよい。   In the step of FIG. 23A, a first insulating film 83 made of a silicon oxide film (for example, a film thickness of 600 nm) covering the second stress control film 82 is further formed, and the surface thereof is flattened by the CMP method. Note that the planarization process may be omitted when the step coverage of the first insulating film 83 is good.

次いで、図２３（Ｂ）の工程では、図２３（Ａ）の第１絶縁膜８３上にレジスト膜８６を形成し、次いで、第１領域１３ｐのレジスト膜８６に開口部８６−１を形成する。   23B, a resist film 86 is formed on the first insulating film 83 in FIG. 23A, and then an opening 86-1 is formed in the resist film 86 in the first region 13p. .

図２３（Ｂ）の工程ではさらに、レジスト膜８６をマスクとして、第１領域１３ｐの第１絶縁膜８３をＲＩＥ法によりエッチングし、第２応力制御膜８２を露出させ、さらに、第１領域１３ｐの第２応力制御膜８２をＲＩＥ法によりエッチングし、シリコン基板表面とゲート積層体を露出させる。なお、エッチングガスは第４の実施の形態の図１９（Ｂ）の工程と同様のガスを用いる。   In the step of FIG. 23B, the first insulating film 83 in the first region 13p is etched by the RIE method using the resist film 86 as a mask to expose the second stress control film 82, and further, the first region 13p. The second stress control film 82 is etched by RIE to expose the silicon substrate surface and the gate stack. Note that the etching gas is the same as that in the step of FIG. 19B in the fourth embodiment.

次いで、図２４（Ａ）の工程では、図２３（Ｂ）のレジスト膜８６を除去し、第２領域１３ｎの第１絶縁膜８３を露出させる。次いで、プラズマＣＶＤ法を用いて、第１領域１３ｐのシリコン基板１１および素子分離領域１２の表面およびゲート積層体２３と、第２領域１３ｎの第１絶縁膜８３を覆う第１応力制御膜８１を形成する。第１応力制御膜８１は、チャネル領域２８に圧縮応力を印加するものである。なお、この際、第１絶縁膜８３の側壁にも第１応力制御膜８１が薄く付着する。   Next, in the step of FIG. 24A, the resist film 86 of FIG. 23B is removed, and the first insulating film 83 in the second region 13n is exposed. Next, the first stress control film 81 that covers the surface of the silicon substrate 11 and the element isolation region 12 in the first region 13p, the gate stacked body 23, and the first insulating film 83 in the second region 13n is formed by plasma CVD. Form. The first stress control film 81 applies compressive stress to the channel region 28. At this time, the first stress control film 81 is also thinly attached to the side wall of the first insulating film 83.

次いで、図２４（Ｂ）の工程では、図２４（Ａ）の構造体を覆う第２絶縁膜８５を形成する。第２絶縁膜８５は上述した第４の実施の形態の材料を用いることができるが、ここでは、第１絶縁膜８３と同じシリコン酸化膜とする。次いで、ＣＭＰ法により第２絶縁膜８５の表面を平坦化し、第１絶縁膜８３の表面の第１応力制御膜８１を露出させる。   Next, in a process of FIG. 24B, a second insulating film 85 that covers the structure of FIG. The material of the fourth embodiment described above can be used for the second insulating film 85, but here the silicon oxide film is the same as the first insulating film 83. Next, the surface of the second insulating film 85 is planarized by CMP, and the first stress control film 81 on the surface of the first insulating film 83 is exposed.

図２４（Ｂ）の工程ではさらに、ＣＭＰ法により第１絶縁膜８３の表面の第１応力制御膜８１を除去すると共に平坦化して第２領域１３ｎの第１絶縁膜８３を露出する。   In the step shown in FIG. 24B, the first stress control film 81 on the surface of the first insulating film 83 is further removed and planarized by CMP to expose the first insulating film 83 in the second region 13n.

次いで、図２５（Ａ）の工程では、第１絶縁膜８３と第２絶縁膜８５とに挟まれた第１応力制御膜８１を例えばリン酸溶液を用いて時間制御によりエッチングする。第１応力制御膜８１のエッチングは、第１絶縁膜８３と第２絶縁膜８５とに挟まれた部分を除去して、エッチングされた第１応力制御膜８１ａが、他の第１応力制御膜８１の部分と同程度の膜厚になるまで行う。   Next, in the process of FIG. 25A, the first stress control film 81 sandwiched between the first insulating film 83 and the second insulating film 85 is etched by time control using, for example, a phosphoric acid solution. In the etching of the first stress control film 81, a portion sandwiched between the first insulating film 83 and the second insulating film 85 is removed, and the etched first stress control film 81a becomes another first stress control film. The process is performed until the film thickness is about the same as that of the 81 part.

次いで、図２５（Ｂ）の工程では、図２５（Ａ）の第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去し、次いで、第１応力制御膜８１および第２応力制御膜８２を覆う層間絶縁膜１６を形成し、図２５（Ｂ）に示す半導体装置が形成される。   Next, in the step of FIG. 25B, the first insulating film 83 and the second insulating film 85 of FIG. 25A are used as the etching stopper film with the first stress control film 81 and the second stress control film 82 as the etching stopper film. After removing using the acid solution, the interlayer insulating film 16 covering the first stress control film 81 and the second stress control film 82 is formed, and the semiconductor device shown in FIG. 25B is formed.

なお、第４の実施の形態と同様に、図２５（Ａ）の工程では、先に第１絶縁膜８３および第２絶縁膜８５を、第１応力制御膜８１および第２応力制御膜８２をエッチング・ストッパ膜としてフッ酸溶液を用いて除去してもよい。その結果、図２６に示す構造体が得られる。そして、第１絶縁膜８３と第２絶縁膜８５とに挟まれていた第１応力制御膜の部分８１ｂを例えばリン酸溶液を用いて時間制御によりエッチングする。   As in the fourth embodiment, in the step of FIG. 25A, the first insulating film 83 and the second insulating film 85 are first formed, and the first stress control film 81 and the second stress control film 82 are formed. The etching stopper film may be removed using a hydrofluoric acid solution. As a result, the structure shown in FIG. 26 is obtained. Then, the portion 81b of the first stress control film sandwiched between the first insulating film 83 and the second insulating film 85 is etched by time control using, for example, a phosphoric acid solution.

本実施の形態によれば、第１領域１３ｐおよび第２領域１３ｎを覆う第２応力制御膜８２および第１絶縁膜８３をこの順に形成し、第２領域１３ｎを覆うと共に第１領域１３ｎを開口したレジスト膜８６を用いて、第１領域１３ｐの第１絶縁膜８３および第２応力制御膜８２をエッチングし、さらに、第１応力制御膜８１を形成する際は、第２領域１３ｎの第２応力制御膜８２がレジスト膜８６と同形の第１絶縁膜８３に覆われているので、第１応力制御膜８１と第２応力制御膜８２は互いに重なることなく、あるいは、第１応力制御膜８１と第２応力制御膜８２のそれぞれの端部が離隔して素子分離領域１２やソース・ドレイン領域１９、３０の表面が露出することが回避される。したがって、第４の実施の形態と同様に、コンタクトホールを形成する際に、コンタクトホールがソース・ドレイン領域１９、３０の表面に到達せずにコンタクトとソース・ドレイン領域との接触不良の発生や、素子分離領域１２の打ち抜きを回避して接合リークの発生を防止できる。   According to the present embodiment, the second stress control film 82 and the first insulating film 83 covering the first region 13p and the second region 13n are formed in this order, covering the second region 13n and opening the first region 13n. The first insulating film 83 and the second stress control film 82 in the first region 13p are etched using the resist film 86, and the second stress in the second region 13n is formed when the first stress control film 81 is formed. Since the stress control film 82 is covered with the first insulating film 83 having the same shape as the resist film 86, the first stress control film 81 and the second stress control film 82 do not overlap each other or the first stress control film 81. Therefore, it is avoided that the end portions of the second stress control film 82 are separated from each other and the surfaces of the element isolation region 12 and the source / drain regions 19 and 30 are exposed. Therefore, as in the fourth embodiment, when the contact hole is formed, the contact hole does not reach the surface of the source / drain regions 19 and 30 and contact failure between the contact and the source / drain region occurs. Further, it is possible to prevent the occurrence of junction leakage by avoiding the punching of the element isolation region 12.

以上本発明の好ましい実施の形態について詳述したが、本発明は係る特定の実施の形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to the specific embodiments, and various modifications and changes can be made within the scope of the present invention described in the claims. It can be changed.

以上の説明に関して更に以下の付記を開示する。
（付記１） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、該第２の応力制御膜を覆う前記第１の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記２） 前記第１の応力制御膜の膜厚と第２の応力制御膜の膜厚がほぼ同等であり、かつ第２の応力制御膜の引っ張り応力の大きさが第１の応力制御膜の圧縮応力の大きさよりも大きいことを特徴とする付記１記載の半導体装置。
（付記３） 前記第１の応力制御膜の圧縮応力の大きさと第２の応力制御膜の引っ張り応力の大きさがほぼ同等であり、かつ第２の応力制御膜の膜厚が第１の応力制御膜の膜厚よりも大きいことを特徴とする付記１記載の半導体装置。
（付記４） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、該第１の応力制御膜を覆う前記第２の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記５） 前記第１の応力制御膜の膜厚と第２の応力制御膜の膜厚がほぼ同等であり、かつ第１の応力制御膜の圧縮応力の大きさが第２の応力制御膜の引っ張り応力の大きさよりも大きいことを特徴とする付記４記載の半導体装置。
（付記６） 前記第１の応力制御膜の圧縮応力の大きさと第２の応力制御膜の引っ張り応力の大きさがほぼ同等であり、かつ第１の応力制御膜の膜厚が第２の応力制御膜の膜厚よりも大きいことを特徴とする付記４記載の半導体装置。
（付記７） 前記第２の応力制御膜は、第１の領域と第２の領域に亘って形成されてなることを特徴とする付記４〜６のうち、いずれか一項記載の半導体装置。
（付記８） 前記第１の応力制御膜または第２の応力制御膜を覆う層間絶縁膜と、
前記層間膜と、第１の応力制御膜および／または第２の応力制御膜を貫通しシリコン基板表面に形成されたシリサイド膜に電気的に接触するコンタクトを更に備えることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、前記第２の応力制御膜を覆い、第２の領域に延在する前記第１の応力制御膜に不純物を導入して改質された第３の応力制御膜とを備え、
前記第３の応力制御膜の圧縮応力の大きさをＰ3、膜厚をｔ3、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ3×Ｐ3＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置。
（付記１０） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置であって、
前記第２の領域に配設され、半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜と、
前記第１の領域に配設され、半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜と、前記第１の応力制御膜を覆い、前記第１の領域に延在する第２の応力制御膜に不純物を導入して改質された第４の応力制御膜とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第４の応力制御膜の引っ張り応力の大きさをＰ4、膜厚をｔ4とすると、ｔ1×Ｐ1＞ｔ4×Ｐ4の関係を有することを特徴とする半導体装置。
（付記１１） 前記半導体基板の表面およびゲート積層体を覆うと共に、第１の領域の第１の応力制御膜および第２の領域の第２の応力制御膜の下側に、第１の応力制御膜と異なる材料からなるエッチング・ストッパ膜をさらに備えることを特徴とする付記１０記載の半導体装置。 In addition to the above description, the following additional notes are disclosed.
(Additional remark 1) It arrange | positions in the 1st area | region of a semiconductor substrate, and is arrange | positioned in the 2nd area | region of this semiconductor substrate which has a gate laminated body which consists of an impurity region, a gate oxide film, and a gate electrode. A semiconductor device comprising: an impurity region; and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
A first stress control film disposed in the first region and having a compressive stress covering the surface of the semiconductor substrate and the gate stack;
A second stress control film disposed in the second region and having a tensile stress covering the surface of the semiconductor substrate and the gate stacked body; and the first stress control film covering the second stress control film. Prepared,
When the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t1 × P1 <t2 × P2. A semiconductor device having the following relationship:
(Additional remark 2) The film thickness of the said 1st stress control film and the film thickness of the 2nd stress control film are substantially equivalent, and the magnitude | size of the tensile stress of a 2nd stress control film is 1st stress control film 2. The semiconductor device according to appendix 1, wherein the semiconductor device is larger than the compressive stress of 1.
(Additional remark 3) The magnitude | size of the compressive stress of the said 1st stress control film | membrane and the magnitude | size of the tensile stress of the 2nd stress control film | membrane are substantially equivalent, and the film thickness of a 2nd stress control film | membrane is 1st stress. 2. The semiconductor device according to appendix 1, wherein the semiconductor device is larger than the thickness of the control film.
(Additional remark 4) It arrange | positions in the 1st area | region of a semiconductor substrate, a p-type MOS transistor which has a gate laminated body which consists of an impurity region and a gate oxide film and a gate electrode, and is arrange | positioned in the 2nd area | region of this semiconductor substrate. A semiconductor device comprising: an impurity region; and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
A second stress control film disposed in the second region and having a tensile stress covering the surface of the semiconductor substrate and the gate stack;
A first stress control film disposed in the first region and having a compressive stress covering the surface of the semiconductor substrate and the gate stack; and the second stress control film covering the first stress control film. Prepared,
When the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t1 × P1> t2 × P2. A semiconductor device having the following relationship:
(Additional remark 5) The film thickness of the first stress control film and the film thickness of the second stress control film are substantially equal, and the magnitude of the compressive stress of the first stress control film is the second stress control film. The semiconductor device as set forth in appendix 4, wherein the tensile stress is larger than the tensile stress.
(Additional remark 6) The magnitude | size of the compressive stress of the said 1st stress control film | membrane and the magnitude | size of the tensile stress of the 2nd stress control film | membrane are substantially equivalent, and the film thickness of a 1st stress control film | membrane is 2nd stress. The semiconductor device according to appendix 4, wherein the thickness is larger than the thickness of the control film.
(Supplementary note 7) The semiconductor device according to any one of supplementary notes 4 to 6, wherein the second stress control film is formed over the first region and the second region.
(Appendix 8) An interlayer insulating film covering the first stress control film or the second stress control film;
Further comprising: the interlayer film; and a contact penetrating the first stress control film and / or the second stress control film and electrically contacting a silicide film formed on the surface of the silicon substrate. 7. The semiconductor device according to claim 1.
(Additional remark 9) It arrange | positions in the 1st area | region of a semiconductor substrate, a p-type MOS transistor which has a gate laminated body which consists of an impurity region and a gate oxide film and a gate electrode, and is arrange | positioned in the 2nd area | region of this semiconductor substrate. A semiconductor device comprising: an impurity region; and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
A first stress control film disposed in the first region and having a compressive stress covering the surface of the semiconductor substrate and the gate stack;
A second stress control film disposed in the second region and having a tensile stress covering the surface of the semiconductor substrate and the gate stack; and covering the second stress control film and extending to the second region. A third stress control film modified by introducing impurities into the first stress control film,
When the magnitude of the compressive stress of the third stress control film is P3, the film thickness is t3, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t3 × P3 <t2 × P2. A semiconductor device having the following relationship:
(Additional remark 10) It arrange | positions in the 1st area | region of a semiconductor substrate, a p-type MOS transistor which has a gate laminated body which consists of an impurity region and a gate oxide film and a gate electrode, and is arrange | positioned in the 2nd area | region of this semiconductor substrate. A semiconductor device comprising: an impurity region; and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
A second stress control film disposed in the second region and having a tensile stress covering the surface of the semiconductor substrate and the gate stack;
A first stress control film disposed in the first region and having a compressive stress covering the surface of the semiconductor substrate and the gate stacked body; and covering the first stress control film and extending to the first region And a fourth stress control film modified by introducing impurities into the second stress control film,
When the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the magnitude of the tensile stress of the fourth stress control film is P4, and the film thickness is t4, t1 × P1> t4 × P4. A semiconductor device having the following relationship:
(Additional remark 11) While covering the surface of the said semiconductor substrate and a gate laminated body, the 1st stress control film below the 1st stress control film of the 1st field and the 2nd stress control film of the 2nd field The semiconductor device according to appendix 10, further comprising an etching stopper film made of a material different from the film.

（付記１２） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第１の領域の第２の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、
前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第１の応力制御膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＜ｔ2×Ｐ2の関係を有することを特徴とする半導体装置の製造方法。
（付記１３） 前記第１の応力制御膜を形成する工程の後に、該第１の応力制御膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する溝部を形成する工程と、
前記第１の領域において、前記溝部に連通し、第１の応力制御膜を貫通するコンタクトホールを形成すると共に、前記第２の領域において、前記溝部に連通し、第１の応力制御膜と第２の応力制御膜を貫通するコンタクトホールを形成する工程を更に備え、
前記第２の応力制御膜は、第１の応力制御膜よりもエッチングレートの大きな材料からなることを特徴とする付記１２記載の半導体装置の製造方法。
（付記１４） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第２の領域の第１の応力制御膜を選択的に除去し、半導体基板の表面およびゲート積層体を露出する工程と、
前記第１の領域の第１の応力制御膜と、第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程とを備え、
前記第１の応力制御膜の圧縮応力の大きさをＰ1、膜厚をｔ1、第２の応力制御膜の引っ張り応力の大きさをＰ2、膜厚をｔ2とすると、ｔ1×Ｐ1＞ｔ2×Ｐ2の関係を有することを特徴とする半導体装置の製造方法。
（付記１５） 前記第２の応力制御膜を形成する工程の後に、該第２の応力制御膜を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通する溝部を形成する工程と、
前記第１の領域において、前記溝部に連通し、第２の応力制御膜と第１の応力制御膜を貫通するコンタクトホールを形成すると共に、前記第２の領域において、前記溝部に連通し、第２の応力制御膜を貫通するコンタクトホールを形成する工程を更に備え、
前記第１の応力制御膜は、第２の応力制御膜よりもエッチングレートの大きな材料からなることを特徴とする付記１４記載の半導体装置の製造方法。 (Additional remark 12) It arrange | positions in the 1st area | region of a semiconductor substrate, and is arrange | positioned in the 2nd area | region of this semiconductor substrate which has an impurity region, and has a gate laminated body which consists of a gate oxide film and a gate electrode. And a method of manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
Forming a second stress control film having a tensile stress covering the surface of the semiconductor substrate and the gate stack;
Selectively removing the second stress control film in the first region to expose the surface of the semiconductor substrate and the gate stack;
Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate in the first region and the gate stack and the first stress control film in the second region,
When the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t1 × P1 <t2 × P2. A method for manufacturing a semiconductor device, characterized in that:
(Supplementary Note 13) After the step of forming the first stress control film, a step of forming an interlayer insulating film that covers the first stress control film;
Forming a groove portion penetrating the interlayer insulating film;
In the first region, a contact hole that communicates with the groove and penetrates the first stress control film is formed, and in the second region, communicates with the groove and communicates with the first stress control film and the first stress control film. Further comprising a step of forming a contact hole penetrating the stress control film 2;
13. The method of manufacturing a semiconductor device according to appendix 12, wherein the second stress control film is made of a material having an etching rate larger than that of the first stress control film.
(Additional remark 14) It arrange | positions in the 1st area | region of a semiconductor substrate, a p-type MOS transistor which has a gate laminated body which consists of an impurity region and a gate oxide film and a gate electrode, and is arrange | positioned in the 2nd area | region of this semiconductor substrate And a method of manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate and the gate stack;
Selectively removing the first stress control film in the second region to expose the surface of the semiconductor substrate and the gate stack;
Forming a first stress control film in the first region, and forming a second stress control film having a tensile stress covering the surface of the semiconductor substrate and the gate stack in the second region,
When the magnitude of the compressive stress of the first stress control film is P1, the film thickness is t1, the magnitude of the tensile stress of the second stress control film is P2, and the film thickness is t2, t1 × P1> t2 × P2. A method for manufacturing a semiconductor device, characterized in that:
(Supplementary Note 15) After the step of forming the second stress control film, forming an interlayer insulating film that covers the second stress control film;
Forming a groove portion penetrating the interlayer insulating film;
In the first region, the second stress control film and a contact hole penetrating the first stress control film are formed in communication with the groove, and in the second region, in communication with the groove. Further comprising a step of forming a contact hole penetrating the stress control film 2;
15. The method of manufacturing a semiconductor device according to appendix 14, wherein the first stress control film is made of a material having an etching rate larger than that of the second stress control film.

（付記１６） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、
前記第１の領域の第１の絶縁膜と前記第２の領域の半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
（付記１７） 前記除去工程は、前記第２の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする付記１６記載の半導体装置の製造方法。
（付記１８） 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第２の応力制御膜の一部を除去することを特徴とする付記１６記載の半導体装置の製造方法。
（付記１９） 半導体基板の第１の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｐ型ＭＯＳトランジスタと、該半導体基板の第２の領域に配設され、不純物領域と、ゲート酸化膜およびゲート電極からなるゲート積層体を有するｎ型ＭＯＳトランジスタとを備える半導体装置の製造方法であって、
前記半導体基板の表面およびゲート積層体を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第１の領域において第１の絶縁膜および第２の応力制御膜を選択的に除去して半導体基板表面およびゲート積層体を露出する工程と、
前記第１の領域の半導体基板の表面およびゲート積層体と前記第２の領域の第１の絶縁膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第２の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第１の応力制御膜の一部を平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第１の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。
（付記２０） 前記除去工程は、前記第１の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする付記１９記載の半導体装置の製造方法。
（付記２１） 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第１の応力制御膜の一部を除去することを特徴とする付記１９記載の半導体装置の製造方法。 (Supplementary Note 16) A p-type MOS transistor disposed in a first region of a semiconductor substrate and having an impurity region, a gate stack including a gate oxide film and a gate electrode, and disposed in a second region of the semiconductor substrate And a method of manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate and the gate stack;
Forming a first insulating film covering the first stress control film;
Selectively removing the first insulating film and the first stress control film in the second region to expose the surface of the semiconductor substrate and the gate stack;
Forming a second stress control film having a tensile stress covering the surface of the first insulating film in the first region and the semiconductor substrate in the second region and the gate stack;
Forming a second insulating film covering the second stress control film;
Planarizing a part of the second insulating film and the second stress control film so that the first insulating film in the first region is exposed;
And a removal step of removing a part of the second stress control film sandwiched between the first insulating film and the second insulating film, and the first insulating film and the second insulating film. A method of manufacturing a semiconductor device.
(Supplementary Note 17) In the semiconductor device according to supplementary note 16, in the removing step, a part of the second stress control film is removed, and then the first insulating film and the second insulating film are removed. Production method.
(Supplementary note 18) In the semiconductor device according to supplementary note 16, in the removing step, the first insulating film and the second insulating film are removed, and then a part of the second stress control film is removed. Production method.
(Supplementary Note 19) Arranged in a first region of a semiconductor substrate, a p-type MOS transistor having an impurity region, a gate stack including a gate oxide film and a gate electrode, and disposed in a second region of the semiconductor substrate And a method of manufacturing a semiconductor device comprising an impurity region and an n-type MOS transistor having a gate stack composed of a gate oxide film and a gate electrode,
Forming a second stress control film having a tensile stress covering the surface of the semiconductor substrate and the gate stack;
Forming a first insulating film covering the second stress control film;
Selectively removing the first insulating film and the second stress control film in the first region to expose the surface of the semiconductor substrate and the gate stack;
Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate in the first region and the gate stack and the first insulating film in the second region;
Forming a second insulating film covering the first stress control film;
Planarizing a part of the second insulating film and the first stress control film so that the first insulating film in the second region is exposed;
And a removing step of removing a part of the first stress control film sandwiched between the first insulating film and the second insulating film, and the first insulating film and the second insulating film. A method of manufacturing a semiconductor device.
(Supplementary note 20) In the semiconductor device according to supplementary note 19, in the removing step, a part of the first stress control film is removed, and then the first insulating film and the second insulating film are removed. Production method.
(Supplementary note 21) In the semiconductor device according to supplementary note 19, in the removing step, the first insulating film and the second insulating film are removed, and then a part of the first stress control film is removed. Production method.

従来の半導体装置の断面図である。It is sectional drawing of the conventional semiconductor device. （Ａ）および（Ｂ）は図１に示す半導体装置の製造工程を示す図である。(A) And (B) is a figure which shows the manufacturing process of the semiconductor device shown in FIG. （Ａ）および（Ｂ）は図１に示す半導体装置の問題点を説明するための図である。(A) And (B) is a figure for demonstrating the problem of the semiconductor device shown in FIG. 本発明の第１の実施の形態に係る半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention. （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その１）である。(A) And (B) is a manufacturing-process figure (the 1) of the semiconductor device which concerns on 1st Embodiment. （Ａ）および（Ｂ）は第１の実施の形態に係る半導体装置の製造工程図（その２）である。(A) And (B) is a manufacturing process figure (the 2) of a semiconductor device concerning a 1st embodiment. 第１の実施の形態に係る半導体装置の製造工程図（その３）である。FIG. 7 is a manufacturing process diagram (No. 3) of the semiconductor device according to the first embodiment; 第１の実施の形態の変形例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the modification of 1st Embodiment. 第１の実施の形態の半導体装置の効果を説明するための図（その１）である。It is FIG. (1) for demonstrating the effect of the semiconductor device of 1st Embodiment. 第１の実施の形態の半導体装置の効果を説明するための図（その２）である。FIG. 6 is a diagram (part 2) for explaining the effect of the semiconductor device of the first embodiment; 本発明の第２の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 2nd Embodiment of this invention. （Ａ）および（Ｂ）は第２の実施の形態に係る半導体装置の製造工程図（その１）である。(A) And (B) is a manufacturing process figure (the 1) of a semiconductor device concerning a 2nd embodiment. 第２の実施の形態に係る半導体装置の製造工程図（その２）である。It is a manufacturing process figure (the 2) of a semiconductor device concerning a 2nd embodiment. 本発明の第３の実施の形態に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the 3rd Embodiment of this invention. 第３の実施の形態に係る半導体装置の製造工程図である。It is a manufacturing process figure of the semiconductor device concerning a 3rd embodiment. 第３の実施の形態の変形例に係る半導体装置の断面図である。It is sectional drawing of the semiconductor device which concerns on the modification of 3rd Embodiment. 第３の実施の形態の変形例に係る半導体装置の製造工程図である。It is a manufacturing process figure of the semiconductor device concerning the modification of a 3rd embodiment. 本発明の第４の実施の形態に係る製造方法により形成した半導体装置の断面図である。It is sectional drawing of the semiconductor device formed with the manufacturing method which concerns on the 4th Embodiment of this invention. （Ａ）および（Ｂ）は第４の実施の形態に係る半導体装置の製造工程図（その１）である。(A) And (B) is a manufacturing process figure (the 1) of a semiconductor device concerning a 4th embodiment. （Ａ）および（Ｂ）は第４の実施の形態に係る半導体装置の製造工程図（その２）である。(A) And (B) is a manufacturing process figure (the 2) of a semiconductor device concerning a 4th embodiment. 第４の実施の形態に係る半導体装置の製造工程図（その３）である。It is a manufacturing process figure (the 3) of a semiconductor device concerning a 4th embodiment. 第４の実施の形態に係る半導体装置の製造工程の変形例を示す図である。It is a figure which shows the modification of the manufacturing process of the semiconductor device which concerns on 4th Embodiment. （Ａ）および（Ｂ）は本発明の第５の実施の形態に係る半導体装置の製造工程図（その１）である。(A) And (B) is a manufacturing process figure (the 1) of a semiconductor device concerning a 5th embodiment of the present invention. （Ａ）および（Ｂ）は第５の実施の形態に係る半導体装置の製造工程図（その２）である。(A) And (B) is a manufacturing process figure (the 2) of a semiconductor device concerning a 5th embodiment. （Ａ）および（Ｂ）は第５の実施の形態に係る半導体装置の製造工程図（その３）である。(A) And (B) is a manufacturing process figure (the 3) of a semiconductor device concerning a 5th embodiment. 第５の実施の形態に係る半導体装置の製造工程の変形例を示す図である。It is a figure which shows the modification of the manufacturing process of the semiconductor device which concerns on 5th Embodiment.

符号の説明Explanation of symbols

１０、５０、６０、７０、７５、８０ 半導体装置
１１ シリコン基板
１２ 素子分離領域
１３ｎ 第２領域
１３ｐ 第１領域
１４ ｐ型ＭＯＳトランジスタ
１５ ｎ型ＭＯＳトランジスタ
１６ 層間絶縁膜
１６−１〜１６−２ コンタクトホール
１８ ｎ型ウェル領域
１９、３０ ソース・ドレイン領域
２０、３１ ゲート酸化膜
２１、３２ ゲート電極
２２、３３ 側壁絶縁膜
２３、３４ ゲート積層体
２４、２５、３５、３６ シリサイド膜
２６、８１ 第１応力制御膜
２８、３９ チャネル領域
２９ ｐ型ウェル領域
３８、８２ 第２応力制御膜
４０、６１、７１、７６、８４、８６ レジスト膜
４２ コンタクト
８３ 第１絶縁膜
８５ 第２絶縁膜 10, 50, 60, 70, 75, 80 Semiconductor device 11 Silicon substrate 12 Element isolation region 13n Second region 13p First region 14 p-type MOS transistor 15 n-type MOS transistor 16 Interlayer insulating film 16-1 to 16-2 Contact Hole 18 n-type well region 19, 30 Source / drain region 20, 31 Gate oxide film 21, 32 Gate electrode 22, 33 Side wall insulating film 23, 34 Gate stack 24, 25, 35, 36 Silicide film 26, 81 First Stress control film 28, 39 Channel region 29 P-type well region 38, 82 Second stress control film 40, 61, 71, 76, 84, 86 Resist film 42 Contact 83 First insulating film 85 Second insulating film

Claims (6)

半導体基板の第１の領域に、第１不純物領域と、第１ゲート酸化膜および第１ゲート電極を有するｐ型ＭＯＳトランジスタを形成し、該半導体基板の第２の領域に、第２不純物領域と、第２ゲート酸化膜および第２ゲート電極を有するｎ型ＭＯＳトランジスタとを形成する工程と、
前記半導体基板の表面、前記第１ゲート電極、および前記第２ゲート電極を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第２の領域において第１の絶縁膜および第１の応力制御膜を選択的に除去して前記半導体基板の表面および前記第２ゲート電極を露出させる工程と、
前記第１の領域の第１の絶縁膜と前記第２の領域の前記半導体基板の表面および前記第２ゲート電極を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第１の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第２の応力制御膜の一部を除去して平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第２の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。 A first region of a semiconductor substrate, a first impurity region, a p-type MOS transistor having a first gate oxide film and the first gate electrodes are formed, the second region of the semiconductor substrate, the second impurity region When a step of forming an n-type MOS transistor having a second gate oxide film and the second gate electrodes,
Forming a first stress control film having a compressive stress covering the surface of the semiconductor substrate , the first gate electrode, and the second gate electrode ;
Forming a first insulating film covering the first stress control film;
A step of causing exposing the first insulating film and the first stress control layer selectively removed to surface and the second gate electrode of said semiconductor substrate in said second region,
Forming a second stress control film having a first first insulating film and said semiconductor substrate surface and the second pulling cover the gate electrode stress of the second region of the region,
Forming a second insulating film covering the second stress control film;
Removing and planarizing a part of the second insulating film and the second stress control film so that the first insulating film in the first region is exposed;
And a removal step of removing a part of the second stress control film sandwiched between the first insulating film and the second insulating film, and the first insulating film and the second insulating film. A method of manufacturing a semiconductor device. 前記除去工程は、前記第２の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein in the removing step, a part of the second stress control film is removed, and then the first insulating film and the second insulating film are removed. . 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第２の応力制御膜の一部を除去することを特徴とする請求項１に記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the removing step removes the first insulating film and the second insulating film, and then removes a part of the second stress control film. . 半導体基板の第１の領域に、第１不純物領域と、第１ゲート酸化膜および第１ゲート電極を有するｐ型ＭＯＳトランジスタを形成し、該半導体基板の第２の領域に、第２不純物領域と、第２ゲート酸化膜および第２ゲート電極を有するｎ型ＭＯＳトランジスタとを形成する工程と、
前記半導体基板の表面、前記第１ゲート電極、および前記第２ゲート電極を覆う引っ張り応力を有する第２の応力制御膜を形成する工程と、
前記第２の応力制御膜を覆う第１の絶縁膜を形成する工程と、
前記第１の領域において第１の絶縁膜および第２の応力制御膜を選択的に除去して前記半導体基板の表面および前記第１ゲート電極を露出させる工程と、
前記第１の領域の前記半導体基板の表面および前記第１ゲート電極と前記第２の領域の第１の絶縁膜を覆う圧縮応力を有する第１の応力制御膜を形成する工程と、
前記第１の応力制御膜を覆う第２の絶縁膜を形成する工程と、
前記第２の領域の第１の絶縁膜が露出するように前記第２の絶縁膜および第１の応力制御膜の一部を除去して平坦化する工程と、
前記第１の絶縁膜および第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜とに挟まれた第１の応力制御膜の一部を除去する除去工程と、を含むことを特徴とする半導体装置の製造方法。 A first region of a semiconductor substrate, a first impurity region, a p-type MOS transistor having a first gate oxide film and the first gate electrodes are formed, the second region of the semiconductor substrate, the second impurity region When a step of forming an n-type MOS transistor having a second gate oxide film and the second gate electrodes,
Forming a second stress control film having a tensile stress covering the surface of the semiconductor substrate , the first gate electrode, and the second gate electrode ;
Forming a first insulating film covering the second stress control film;
A step of causing exposing the first insulating film and the second stress control film selectively removed to the surface and the first gate electrode of said semiconductor substrate in said first region,
Forming a first stress control film having a compressive stress to cover the first insulating film between the surface and the first gate electrode of said semiconductor substrate of the first region and the second region,
Forming a second insulating film covering the first stress control film;
Removing and planarizing a part of the second insulating film and the first stress control film so that the first insulating film in the second region is exposed;
And a removing step of removing a part of the first stress control film sandwiched between the first insulating film and the second insulating film, and the first insulating film and the second insulating film. A method of manufacturing a semiconductor device. 前記除去工程は、前記第１の応力制御膜の一部を除去し、次いで第１の絶縁膜および第２の絶縁膜を除去することを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein in the removing step, a part of the first stress control film is removed, and then the first insulating film and the second insulating film are removed. . 前記除去工程は、第１の絶縁膜および第２の絶縁膜を除去し、次いで前記第１の応力制御膜の一部を除去することを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the removing step removes the first insulating film and the second insulating film, and then removes a part of the first stress control film. .
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