JP4760414B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法に関するものであって、特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)トランジスタに関するものである。   The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a complementary metal oxide semiconductor (CMOS) transistor.

近年、トランジスタ性能向上の為、チャネル領域へストレスを印加し、ドレイン電流を増大させる検討が行われている。ストレス印加の手法として、ゲート電極形成後に高い応力を持った膜を形成し、チャネル領域にストレスを印加する方法や、ＰＭＯＳトランジスタのソース・ドレイン領域をエッチングし、その部分にシリコンゲルマニウム膜をエピタキシャル成長させ、チャネル領域にストレスを印加するプロセスなどが挙げられる。   In recent years, studies have been made to increase drain current by applying stress to a channel region in order to improve transistor performance. As a stress application method, a high stress film is formed after the gate electrode is formed, and stress is applied to the channel region, or the source / drain regions of the PMOS transistor are etched, and a silicon germanium film is epitaxially grown on that portion. And a process of applying stress to the channel region.

チャネル領域へのストレス印加は、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのそれぞれに逆方向のストレスを有するストレスライナー膜を作り分ける技術があり、一般的にデュアルストレスライナー（Dual Stress Liner）技術と呼ばれている。   The application of stress to the channel region includes a technique in which a stress liner film having a reverse stress is formed in each of the NMOS transistor and the PMOS transistor, and is generally referred to as a dual stress liner technique.

デュアルストレスライナー技術では、ＮＭＯＳトランジスタにはプラズマＣＶＤ（Chemical Vapor Deposition)法やＬＰ（Low Pressure)−ＣＶＤ法により引っ張り応力を有するシリコン窒化膜を形成し、ＰＭＯＳトランジスタにはプラズマＣＶＤ法により圧縮応力を有するシリコン窒化膜を形成するのが一般的である（例えば、下記非特許文献１参照）。   In the dual stress liner technology, an NMOS transistor is formed with a silicon nitride film having a tensile stress by plasma CVD (Chemical Vapor Deposition) or LP (Low Pressure) -CVD, and a PMOS transistor is subjected to compressive stress by plasma CVD. In general, a silicon nitride film is formed (see, for example, Non-Patent Document 1 below).

ここで、従来のストレスライナー膜の作り分け方法について説明する。まず、ストレスライナー膜を作り分けるＣＭＯＳトランジスタは次のように構成されている。図７（ａ）に示すように、半導体基板（例えばシリコン基板）１１は、素子分離領域１２によって、ＮＭＯＳ領域（第１の素子領域）１１ＡとＰＭＯＳ領域（第２の素子領域）１１Ｂとに分離されており、ＮＭＯＳ領域１１ＡにはＮＭＯＳトランジスタ２０、ＰＭＯＳ領域１１ＢにはＰＭＯＳトランジスタ３０が設けられている。   Here, a conventional method for separately forming the stress liner film will be described. First, a CMOS transistor for forming a stress liner film is configured as follows. As shown in FIG. 7A, the semiconductor substrate (for example, silicon substrate) 11 is separated into an NMOS region (first element region) 11A and a PMOS region (second element region) 11B by an element isolation region 12. The NMOS region 11A is provided with an NMOS transistor 20, and the PMOS region 11B is provided with a PMOS transistor 30.

上記半導体基板１１上には、ゲート配線１３がパターン形成されており、ＮＭＯＳ領域１１Ａにはゲート配線１３Ａが設けられ、ＰＭＯＳ領域１１Ｂにはゲート配線１３Ｂが設けられている。また、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとの境界部１１Ｃ上にもゲート配線１３Ｃが配置されている。上記ゲート配線１３の両側にはオフセット膜１４を介してサイドウォール１５が設けられている。   On the semiconductor substrate 11, a gate wiring 13 is patterned, a gate wiring 13A is provided in the NMOS region 11A, and a gate wiring 13B is provided in the PMOS region 11B. A gate wiring 13C is also arranged on the boundary portion 11C between the NMOS region 11A and the PMOS region 11B. Sidewalls 15 are provided on both sides of the gate wiring 13 via offset films 14.

そして、ＮＭＯＳトランジスタ２０は、ゲート配線１３Ａの一部で構成されたゲート電極２１を備えており、このゲート電極２１の両側の半導体基板１１には、ＬＤＤ領域２２を介してソース・ドレイン領域（Ｎ+型拡散領域）２３が形成されている。このソース・ドレイン領域２３に挟まれた領域がチャネル領域２４となる。 The NMOS transistor 20 includes a gate electrode 21 formed of a part of the gate wiring 13A. The semiconductor substrate 11 on both sides of the gate electrode 21 has a source / drain region (N) via an LDD region 22. + Type diffusion region) 23 is formed. A region sandwiched between the source / drain regions 23 becomes a channel region 24.

一方、ＰＭＯＳトランジスタ３０は、ゲート配線１３Ｂの一部で構成されたゲート電極３１を備えており、このゲート電極３１の両側の半導体基板１１には、ＬＤＤ領域３２を介してソース・ドレイン領域（Ｐ+型拡散領域）３３が形成されている。このソース・ドレイン領域３３に挟まれた領域がチャネル領域３４となる。 On the other hand, the PMOS transistor 30 includes a gate electrode 31 formed of a part of the gate wiring 13B. The semiconductor substrate 11 on both sides of the gate electrode 31 has a source / drain region (P) via an LDD region 32. + Type diffusion region) 33 is formed. A region sandwiched between the source / drain regions 33 becomes a channel region 34.

また、上記ゲート配線１３の表面側およびソース・ドレイン領域２３、３３の表面側にはシリサイド層１６が設けられている。   A silicide layer 16 is provided on the surface side of the gate wiring 13 and the surface side of the source / drain regions 23 and 33.

上述したように形成されたＣＭＯＳトランジスタ１０に、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとでストレスライナー膜を作り分ける。まず、図７（ｂ）に示すように、ＮＭＯＳ領域１１Ａのゲート配線１３Ａと境界部１１Ｃ上のゲート配線１３Ｃの略中央部までを覆う状態で、半導体基板１１上に、引っ張り応力を有するシリコン窒化膜からなる第１のストレスライナー膜４１と第１のストレスライナー膜４１上に積層されたハードマスク４２とを形成する。   In the CMOS transistor 10 formed as described above, a stress liner film is separately formed by the NMOS region 11A and the PMOS region 11B. First, as shown in FIG. 7B, silicon nitride having a tensile stress is formed on the semiconductor substrate 11 so as to cover the gate wiring 13A in the NMOS region 11A and the substantially central portion of the gate wiring 13C on the boundary portion 11C. A first stress liner film 41 made of a film and a hard mask 42 laminated on the first stress liner film 41 are formed.

次に、図７（ｃ）に示すように、ゲート配線１３Ｂを覆う状態で、ＰＭＯＳ領域１１Ｂの半導体基板１１上に、第１のストレスライナー膜４１と同等の膜厚で、圧縮応力を有する窒化シリコン膜からなる第２のストレスライナー膜４３を形成する。この際、第２のストレスライナー膜４３が確実にＰＭＯＳ領域１１Ｂ上を覆うようにマージンを取るため、境界部１１Ｃのゲート配線１３Ｃ上の第１のストレスライナー膜４１およびハードマスク４２上に、第２のストレスライナー膜４３の一部が形成された重なり部分Ａが生じる。   Next, as shown in FIG. 7C, nitridation with compressive stress is applied on the semiconductor substrate 11 in the PMOS region 11B with a film thickness equivalent to that of the first stress liner film 41 in a state of covering the gate wiring 13B. A second stress liner film 43 made of a silicon film is formed. At this time, in order to ensure a margin so that the second stress liner film 43 covers the PMOS region 11B, the first stress liner film 41 on the gate wiring 13C in the boundary portion 11C and the hard mask 42 are formed. An overlapping portion A in which a part of the second stress liner film 43 is formed is generated.

続いて、図８（ｄ）に示すように、ハードマスク４２上および第２のストレスライナー膜４３上に、ノンドープトシリコンガラス（ＮＳＧ）からなる層間絶縁膜４４を成膜する。   Subsequently, as shown in FIG. 8D, an interlayer insulating film 44 made of non-doped silicon glass (NSG) is formed on the hard mask 42 and the second stress liner film 43.

次に、図８（ｅ）に示すように、層間絶縁膜４４上にコンタクトホールパターンが開口されたレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクに用い、オクタフルオロブタン（Ｃ4Ｆ8）やジフルオロメタン（ＣＨ2Ｆ2）等のガスを用いたシリコン酸化膜の選択性エッチングにより、上記重なり部分Ａに達するまで層間絶縁膜４４を除去することで、コンタクトホール４５を開口する。この際、ゲート配線１３Ａ、１３Ｂに接続されるコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂ、ゲート配線１３Ｃに接続されるコンタクトホール４５Ｃを同一工程で掘り込む。 Next, as shown in FIG. 8E, a resist pattern (not shown) having a contact hole pattern opened is formed on the interlayer insulating film 44. Then, using this resist pattern as a mask, the silicon oxide film is selectively etched using a gas such as octafluorobutane (C 4 F 8 ) or difluoromethane (CH 2 F 2 ) until the overlapping portion A is reached. The contact hole 45 is opened by removing the interlayer insulating film 44. At this time, the contact hole 45A connected to the gate wirings 13A and 13B, the contact hole 45B connected to the source / drain regions 23 and 33 of the semiconductor substrate 11, and the contact hole 45C connected to the gate wiring 13C are dug in the same process. Include.

次いで、図８（ｆ）に示すように、上記と同様のガスを用いたシリコン酸化膜の選択性エッチングにより、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１および第２のストレスライナー膜４３の単層構造の表面に達するまで、層間絶縁膜４４およびハードマスク４２を除去し、コンタクトホール４５Ａ、４５Ｂを掘り込む。この際、上記重なり部分Ａに達した状態のコンタクトホール４５Ｃは掘り込まれずに、そのままの状態で維持される。   Next, as shown in FIG. 8F, the first stress liner film 41 and the second stress liner film on the gate wirings 13A and 13B are formed by selective etching of the silicon oxide film using the same gas as described above. The interlayer insulating film 44 and the hard mask 42 are removed and the contact holes 45A and 45B are dug until the surface of the single-layer structure 43 is reached. At this time, the contact hole 45C in the state of reaching the overlapping portion A is not dug and is maintained as it is.

続いて、図９（ｇ）に示すように、トリフルオロメタン（ＣＨＦ3）を用いた低選択比エッチングにより、重なり部分Ａ（前記図７（ｆ）参照）の第２のストレスライナー膜４３を除去して、コンタクトホール４５Ｃを掘り込む。この際、コンタクトホール４５Ａ、４５Ｂの底部の第１のストレスライナー膜４１または第２のストレスライナー膜４３は多少エッチングされてしまう。 Subsequently, as shown in FIG. 9G, the second stress liner film 43 in the overlapping portion A (see FIG. 7F) is removed by low selective ratio etching using trifluoromethane (CHF 3 ). Then, the contact hole 45C is dug. At this time, the first stress liner film 41 or the second stress liner film 43 at the bottom of the contact holes 45A and 45B is somewhat etched.

その後、図９（ｈ）に示すように、シリコン窒化膜の高選択比エッチングにより、第１のストレスライナー膜４１または第２のストレスライナー膜４３をエッチングして、ゲート配線１３Ａ、１３Ｂに達するコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に達するコンタクトホール４５Ｂ、ゲート配線１３Ｃに達するコンタクトホール４５Ｃをそれぞれ完成させる。   Thereafter, as shown in FIG. 9H, the first stress liner film 41 or the second stress liner film 43 is etched by high selective etching of the silicon nitride film to reach the gate wirings 13A and 13B. A hole 45A, a contact hole 45B reaching the source / drain regions 23 and 33 of the semiconductor substrate 11, and a contact hole 45C reaching the gate wiring 13C are completed.

C.D.Sheraw, Dual Stress Liner Enhancement in Hybrid Orientation Technology,「2005 Symposium on VLSI Technology Digest of Technical Papers」（米）2005年, p.12-13C.D.Sheraw, Dual Stress Liner Enhancement in Hybrid Orientation Technology, "2005 Symposium on VLSI Technology Digest of Technical Papers" (US) 2005, p.12-13

しかし、上述したような半導体装置の製造方法では、図７（ｃ）を用いて説明したように、境界部１１Ｃ上に配置されたゲート配線１３Ｃ上に、シリコン窒化膜からなる第１のストレスライナー膜４１と第２のストレスライナー膜４３の重なり部分Ａが形成されるため、ゲート配線１３Ｃに接続されるコンタクトホール４５Ｃは、第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われたゲート配線１３Ａ、１３Ｂおよび半導体基板１１に達するコンタクトホール４５Ａ、４５Ｂと比較してエッチングの進行が遅くなる。   However, in the semiconductor device manufacturing method as described above, as described with reference to FIG. 7C, the first stress liner made of a silicon nitride film is formed on the gate wiring 13C disposed on the boundary portion 11C. Since the overlapping portion A of the film 41 and the second stress liner film 43 is formed, the contact hole 45C connected to the gate wiring 13C is a single layer of the first stress liner film 41 or the second stress liner film 43. Compared with the contact holes 45A and 45B reaching the semiconductor substrate 11, the etching progresses more slowly than the gate wirings 13A and 13B covered with the structure.

このため、コンタクトホール４５Ｃを確実にゲート配線１３Ｃに達する状態で形成すると、図９（ｈ）の領域Ｂの拡大図である図１０に示すように、コンタクトホール４５Ａがゲート配線１３Ａの表面またはゲート配線１３Ｂの表面を掘り込んだ状態で形成されたり、ここでの図示は省略するが、コンタクトホール４５Ｂが半導体基板１１のソース・ドレイン領域２３、３３を掘り込んだ状態で形成されてしまう、という問題がある。   For this reason, when the contact hole 45C is reliably formed so as to reach the gate wiring 13C, the contact hole 45A is formed on the surface of the gate wiring 13A or the gate as shown in FIG. The surface of the wiring 13B is formed in a state where it is dug, or the contact hole 45B is formed in a state where the source / drain regions 23, 33 of the semiconductor substrate 11 are dug, although illustration is omitted here. There's a problem.

また、図９（ｈ）の領域Ｃの拡大図である図１１に示すように、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂに位置ずれが生じた場合には、シリコン酸化膜からなる素子分離領域１２をコンタクトホール４５Ｂが突き抜けて半導体基板１１が掘り込まれてしまう、という問題もある。   In addition, as shown in FIG. 11 which is an enlarged view of the region C in FIG. 9H, when a displacement occurs in the contact hole 45B connected to the source / drain regions 23 and 33 of the semiconductor substrate 11, There is also a problem that the semiconductor substrate 11 is dug through the contact hole 45B through the element isolation region 12 made of a silicon oxide film.

したがって、本発明は、ゲート配線および半導体基板に達するコンタクトホールを精度よく形成可能な半導体装置の製造方法を提供することを目的とする。   Therefore, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a contact hole reaching a gate wiring and a semiconductor substrate with high accuracy.

上述したような目的を達成するために、ＮＭＯＳからなる第１の素子領域とＰＭＯＳからなる第２の素子領域とを同一の基板に備え、前記基板は、前記第１の素子領域と前記第２の素子領域の表面側に設けられたゲート配線による段差を有するとともに、前記境界部の表面側に前記ゲート配線と同一層で設けられた配線による段差を有した半導体装置の製造方法であって、前記第１の素子領域の前記基板上に引っ張り応力を有する第１絶縁膜を形成する第１工程と、前記第１の素子領域と前記第２の素子領域の境界部上で前記第１絶縁膜に重なるように、前記第２の素子領域の前記基板上に圧縮応力を有する第２絶縁膜をパターニングする第２工程と、前記第２絶縁膜上に表面高さが前記ゲート配線の高さと同程度とした第３絶縁膜を形成する第３工程と、前記第１絶縁膜に重ねて設けられた前記第２絶縁膜の表面が露出するまで前記第３絶縁膜を研磨する第４工程と、前記ゲート配線の表面が露出するまで前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を研磨する第５工程と、前記第１絶縁膜上および前記第２絶縁膜上に、当該第１絶縁膜または当該第２絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、当該層間絶縁膜と、前記第１絶縁膜または前記第２絶縁膜とを貫通し、前記第１の素子領域、前記第２の素子領域および前記境界部の配線に達するコンタクトホールを同一工程で形成する第６工程とを有する半導体装置の製造方法とした。 In order to achieve the above-described object, the first element region made of NMOS and the second element region made of PMOS are provided on the same substrate, and the substrate includes the first element region and the second element region. A method of manufacturing a semiconductor device having a step due to a gate wiring provided on the surface side of the element region and a step due to a wiring provided in the same layer as the gate wiring on the surface side of the boundary part, A first step of forming a first insulating film having a tensile stress on the substrate in the first element region; and the first insulating film on a boundary between the first element region and the second element region. And a second step of patterning a second insulating film having a compressive stress on the substrate in the second element region, and a surface height on the second insulating film is the same as a height of the gate wiring. Forming a third insulating film of a certain degree A third step, a fourth step of polishing the third insulating film until the surface of the second insulating film provided over the first insulating film is exposed, and the step until the surface of the gate wiring is exposed. A fifth step of polishing the first insulating film, the second insulating film, and the third insulating film; and the first insulating film or the second insulating film on the first insulating film and the second insulating film. After forming an interlayer insulating film made of a material different from that, the interlayer insulating film penetrates the first insulating film or the second insulating film, and the first element region, the second element region, and The semiconductor device manufacturing method includes a sixth step of forming a contact hole reaching the wiring at the boundary in the same step.

このような半導体装置の製造方法によれば、境界部上で引っ張り応力を有する第１絶縁膜に重ねて設けられた圧縮応力を有する第２絶縁膜が除去されるため、基板上は第１絶縁膜または第２絶縁膜の単層構造で覆われた状態になる。これにより、第５工程の後に、第１絶縁膜上および第２絶縁膜上にこれらの絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、層間絶縁膜と第１絶縁膜または第２絶縁膜とを貫通し、第１の素子領域、第２の素子領域および境界部の基板に達するコンタクトホールをそれぞれ形成する工程を行うことで、第１絶縁膜と第２絶縁膜の重なり部分により、境界部の基板に達するコンタクトホールの形成の進行が遅くなることが防止される。また、基板上は第１絶縁膜または第２絶縁膜の単層構造で覆われた状態になることから、境界部のコンタクトホールを確実に基板に達する状態で形成したとしても、境界部以外のコンタクトホールで基板の表面が掘り込まれることが防止される。以上のことから、コンタクトホール形成の難易度が低減されるため、コンタクトホールの形成が安定して行えるようになる。よって、コンタクトホールが精度よく開口された半導体装置を製造することができる。 According to such a method of manufacturing a semiconductor device, since the second insulating film having compressive stress provided to overlap the first insulating film having tensile stress on the boundary portion is removed, the first insulation is formed on the substrate. The film is covered with a single layer structure of the film or the second insulating film. Thus, after the fifth step, an interlayer insulating film made of a material different from these insulating films is formed on the first insulating film and the second insulating film, and then the interlayer insulating film and the first insulating film or the second insulating film are formed. By performing a process of forming contact holes that penetrate the insulating film and reach the first element region, the second element region, and the substrate at the boundary portion, the overlapping portion of the first insulating film and the second insulating film Therefore, the progress of the formation of the contact hole reaching the substrate at the boundary is prevented from being slowed. In addition, since the substrate is covered with a single-layer structure of the first insulating film or the second insulating film, even if the contact hole in the boundary portion is reliably formed to reach the substrate, the portion other than the boundary portion The contact hole prevents the surface of the substrate from being dug. From the above, since the difficulty of forming the contact hole is reduced, the contact hole can be formed stably. Therefore, a semiconductor device in which the contact hole is opened with high accuracy can be manufactured.

以上、説明したように、本発明における半導体装置の製造方法によれば、コンタクトホールが精度よく開口された半導体装置を製造することができるため、半導体装置の性能向上を図ることができ、半導体装置の歩留まりを向上させることができる。   As described above, according to the method for manufacturing a semiconductor device in the present invention, a semiconductor device having contact holes opened with high precision can be manufactured, so that the performance of the semiconductor device can be improved. The yield can be improved.

（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１の製造工程断面図を用いて説明する。本実施形態において、背景技術で説明したものと同様の構成には、同一の番号を付して説明する。 (First embodiment)
An example of an embodiment relating to a method for manufacturing a semiconductor device of the present invention will be described with reference to a manufacturing process sectional view of FIG. In the present embodiment, the same components as those described in the background art will be described with the same numbers.

まず、図１（ａ）に示すように、半導体基板（例えばシリコン基板）１１は、素子分離領域１２によって、ＮＭＯＳ領域（第１の素子領域）１１ＡとＰＭＯＳ領域（第２の素子領域）１１Ｂとに分離されており、ＮＭＯＳ領域１１ＡにはＮＭＯＳトランジスタ２０、ＰＭＯＳ領域１１ＢにはＰＭＯＳトランジスタ３０が設けられている。   First, as shown in FIG. 1A, a semiconductor substrate (for example, a silicon substrate) 11 includes an NMOS region (first element region) 11A and a PMOS region (second element region) 11B by an element isolation region 12. The NMOS region 11A is provided with an NMOS transistor 20, and the PMOS region 11B is provided with a PMOS transistor 30.

上記半導体基板１１上には、ゲート配線１３がパターン形成されており、ＮＭＯＳ領域１１Ａにはゲート配線１３Ａが設けられるとともに、ＰＭＯＳ領域１１Ｂにはゲート配線１３Ｂが設けられている。また、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂとの境界部１１Ｃ上にもゲート配線１３Ｃが配置されている。なお、ここでは、境界部１１Ｃ上にもゲート配線１３Ｃが配置されていることとするが、ゲート配線に限定されることなく、ゲート配線１３Ａとゲート配線１３Ｂと同一層で形成された配線が境界部１１Ｃ上に配置されていればよい。上記ゲート配線１３の両側にはオフセット膜１４を介してサイドウォール１５が設けられている。   On the semiconductor substrate 11, a gate wiring 13 is patterned, a gate wiring 13A is provided in the NMOS region 11A, and a gate wiring 13B is provided in the PMOS region 11B. A gate wiring 13C is also arranged on the boundary portion 11C between the NMOS region 11A and the PMOS region 11B. Here, it is assumed that the gate wiring 13C is also disposed on the boundary portion 11C. However, the gate wiring is not limited to the gate wiring, and the wiring formed in the same layer as the gate wiring 13A and the gate wiring 13B is the boundary. What is necessary is just to arrange | position on the part 11C. Sidewalls 15 are provided on both sides of the gate wiring 13 via offset films 14.

そして、ＮＭＯＳトランジスタ２０は、ゲート配線１３Ａの一部で構成されたゲート電極２１を備えており、このゲート電極２１の両側の半導体基板１１には、ＬＤＤ領域２２を介してソース・ドレイン領域（Ｎ+型拡散領域）２３が形成されている。このソース・ドレイン領域２３に挟まれた領域がチャネル領域２４となる。 The NMOS transistor 20 includes a gate electrode 21 formed of a part of the gate wiring 13A. The semiconductor substrate 11 on both sides of the gate electrode 21 has a source / drain region (N) via an LDD region 22. + Type diffusion region) 23 is formed. A region sandwiched between the source / drain regions 23 becomes a channel region 24.

一方、ＰＭＯＳトランジスタ３０は、ゲート配線１３Ｂの一部で構成されたゲート電極３１を備えており、このゲート電極３１の両側の半導体基板１１には、ＬＤＤ領域３２１を介してソース・ドレイン領域（Ｐ+型拡散領域）３３が形成されている。このソース・ドレイン領域３３に挟まれた領域がチャネル領域３４となる。 On the other hand, the PMOS transistor 30 includes a gate electrode 31 formed of a part of the gate wiring 13B. The semiconductor substrate 11 on both sides of the gate electrode 31 has a source / drain region (P) via an LDD region 321. + Type diffusion region) 33 is formed. A region sandwiched between the source / drain regions 33 becomes a channel region 34.

また、上記ゲート配線１３の表面側およびソース・ドレイン領域２３、３３の表面側にはシリサイド層１６が設けられている。ここまでの構成が請求項の基板に相当する。   A silicide layer 16 is provided on the surface side of the gate wiring 13 and the surface side of the source / drain regions 23 and 33. The configuration so far corresponds to the substrate of the claims.

まず、図１（ｂ）に示すように、ゲート配線１３を覆う状態で、半導体基板１１上に、引っ張り応力を有する例えばシリコン窒化膜からなる第１のストレスライナー膜（第１絶縁膜）４１を成膜した後、第１のストレスライナー膜４１上に、例えばシリコン酸化膜からなるハードマスク４２を成膜する。ここで、このハードマスク４２は、後述するレジストパターンとともに、第１のストレスライナー膜４１をエッチングするためのマスクとして用いられるが、レジストパターンのみで第１のストレスライナー膜４１をエッチング除去できる場合には、上記ハードマスク４２は必ずしも形成しなくてもよい。   First, as shown in FIG. 1B, a first stress liner film (first insulating film) 41 made of, for example, a silicon nitride film having a tensile stress is formed on the semiconductor substrate 11 so as to cover the gate wiring 13. After the film formation, a hard mask 42 made of, for example, a silicon oxide film is formed on the first stress liner film 41. Here, the hard mask 42 is used as a mask for etching the first stress liner film 41 together with a resist pattern to be described later. However, when the first stress liner film 41 can be removed by etching only with the resist pattern. The hard mask 42 does not necessarily have to be formed.

次に、ハードマスク４２上にレジストを塗布して露光を行い、ＰＭＯＳ領域１１Ｂ上が開口されたレジストパターン（図示省略）を形成する。この際、境界部１１Ｃ上のゲート配線１３Ｃの略中央部上にレジストパターンの端部が配置された状態とする。続いて、このレジストパターンをマスクに用いたドライエッチングにより、ハードマスク４２を除去する。   Next, a resist is applied on the hard mask 42 and exposed to form a resist pattern (not shown) having an opening on the PMOS region 11B. At this time, it is assumed that the end portion of the resist pattern is disposed on a substantially central portion of the gate wiring 13C on the boundary portion 11C. Subsequently, the hard mask 42 is removed by dry etching using the resist pattern as a mask.

次いで、上記レジストパターンおよびハードマスク４２をマスクとして用いたドライエッチングにより、ＰＭＯＳ領域１１Ｂ上の第１のストレスライナー膜４１を除去し、ゲート配線１３ＣのＰＭＯＳ領域１１Ｂ側を露出する。これにより、ＮＭＯＳ領域１１Ａ上には、第１のストレスライナー膜４１とハードマスク４２との積層構造が残存した状態となる。また、このエッチングにより、ＰＭＯＳ領域１１Ｂの半導体基板１１の表面側は若干掘り込まれ、ゲート配線１３Ｂの両側に設けられたサイドウォール１４を覆う状態で第１のストレスライナー膜４１が残存した状態となる。その後、上記レジストパターンを除去する。   Next, the first stress liner film 41 on the PMOS region 11B is removed by dry etching using the resist pattern and the hard mask 42 as a mask, and the PMOS region 11B side of the gate wiring 13C is exposed. As a result, the stacked structure of the first stress liner film 41 and the hard mask 42 remains on the NMOS region 11A. Further, by this etching, the surface side of the semiconductor substrate 11 in the PMOS region 11B is slightly dug, and the first stress liner film 41 remains in a state of covering the sidewalls 14 provided on both sides of the gate wiring 13B. Become. Thereafter, the resist pattern is removed.

次に、図１（ｃ）に示すように、ゲート配線１３Ｂおよびゲート配線１３ＣのＰＭＯＳ領域１１Ｂ側を覆う状態で、ＰＭＯＳ領域１１Ｂの半導体基板１１上およびＮＭＯＳ領域１１Ａのハードマスク４２上に、圧縮応力を有する例えばシリコン窒化膜からなる第２のストレスライナー膜（第２絶縁膜）４３を成膜する。ここで、第２のストレスライナー膜４３は第１のストレスライナー膜４１と同等の膜厚で形成されることとする。   Next, as shown in FIG. 1C, the gate wiring 13B and the gate wiring 13C are compressed on the semiconductor substrate 11 in the PMOS region 11B and the hard mask 42 in the NMOS region 11A while covering the PMOS region 11B side. A second stress liner film (second insulating film) 43 made of, for example, a silicon nitride film having stress is formed. Here, the second stress liner film 43 is formed with a film thickness equivalent to that of the first stress liner film 41.

次いで、第２のストレスライナー膜４３上にレジストを塗布して露光を行い、ＮＭＯＳ領域１１Ａ上が開口されたレジストパターン（図示省略）を形成する。この際、第２のストレスライナー膜４３が確実にＰＭＯＳ領域１１Ｂ上を覆うように、マージンを取ってレジストパターンを形成する。次いで、このレジストパターンをマスクに用いたドライエッチングにより、ＮＭＯＳ領域１１Ａ上の第２のストレスライナー膜４３を除去する。これにより、ＰＭＯＳ領域１１Ｂ上に第２のストレスライナー膜４３が残存した状態になるとともに、境界部１１Ｃ上のゲート配線１３Ｃ上には、第１のストレスライナー膜４１およびハードマスク４２上に第２のストレスライナー膜４３が設けられた重なり部分Ａが生じる。   Next, a resist is applied on the second stress liner film 43 and exposed to form a resist pattern (not shown) having an opening on the NMOS region 11A. At this time, a resist pattern is formed with a margin so that the second stress liner film 43 reliably covers the PMOS region 11B. Next, the second stress liner film 43 on the NMOS region 11A is removed by dry etching using this resist pattern as a mask. As a result, the second stress liner film 43 remains on the PMOS region 11B, and the second stress liner film 41 on the boundary portion 11C and the second stress liner film 43 on the hard mask 42 are second. The overlapping portion A provided with the stress liner film 43 is generated.

なお、本実施形態では、第１のストレスライナー膜４１および第２のストレスライナー膜４３に、異なる応力を有するシリコン窒化膜を用い、これらを同等の膜厚で形成することとしたが、第１のストレスライナー膜４１または第２のストレスライナー膜４３の材質は特に限定されるものではない。ただし、後工程で、これらの上層に層間絶縁膜を形成し、ゲート配線１３および半導体基板１１に達するコンタクトホールを形成することから、第１のストレスライナー膜４１と第２のストレスライナー膜４３とが同一エッチング条件下において、同等のエッチングレートで除去されるように、材質および膜厚が調整されることとする。   In the present embodiment, silicon nitride films having different stresses are used for the first stress liner film 41 and the second stress liner film 43, and these are formed with the same film thickness. The material of the stress liner film 41 or the second stress liner film 43 is not particularly limited. However, since an interlayer insulating film is formed in an upper layer of these in a later step and a contact hole reaching the gate wiring 13 and the semiconductor substrate 11 is formed, the first stress liner film 41 and the second stress liner film 43 are The material and the film thickness are adjusted so that they are removed at the same etching rate under the same etching conditions.

次に、図２（ｄ）に示すように、準常圧化学的気相成長（Sub Atomospheric Chemical Vapor Deposition(ＳＡ−ＣＶＤ)）法により、重なり部分Ａを覆う状態で、ハードマスク４２上および第２のストレスライナー膜４３上に、例えばＮＳＧからなる第３絶縁膜５１を形成する。成膜条件は、一例として成膜温度を３５０℃〜４５０℃、成膜圧力を２６．６ｋＰａ〜５３．２ｋＰａに設定する。この第３絶縁膜５１は、後工程で、化学的機械的研磨法（Chemical Mechanical Polishing（ＣＭＰ））により研磨されるとともに、コンタクトホールが形成されることから、ＣＭＰ耐性を有し、エッチングされ易い材料であることが好ましい。ここでは、第３絶縁膜５１をＮＳＧで形成することとするが、ＮＳＧ以外のシリコン酸化膜であってもよく、他の絶縁膜であってもよい。   Next, as shown in FIG. 2 (d), the sub-atmospheric chemical vapor deposition (SA-CVD) method is used to cover and overlap the hard mask 42 with the overlapping portion A covered. On the second stress liner film 43, a third insulating film 51 made of, for example, NSG is formed. As an example of the film formation conditions, the film formation temperature is set to 350 ° C. to 450 ° C., and the film formation pressure is set to 26.6 kPa to 53.2 kPa. The third insulating film 51 is polished by chemical mechanical polishing (CMP) in a later step and has a contact hole, so that it has CMP resistance and is easily etched. A material is preferred. Here, the third insulating film 51 is formed of NSG, but it may be a silicon oxide film other than NSG or other insulating film.

ここで、後工程で行う酸化セリウム系スラリーを用いたＣＭＰ工程では、凸部分が選択的に除去されるため、第３絶縁膜５１は、上記重なり部分Ａによる凸状態が維持される程度の膜厚で形成することが好ましい。そして、上記ＣＭＰ工程では、凸部分が除去された時点が研磨の終点となるため、第３絶縁膜５１の膜厚を制御することで、ＣＭＰ工程の終点を規定する。   Here, in the CMP process using the cerium oxide-based slurry performed in the subsequent process, since the convex portion is selectively removed, the third insulating film 51 is a film that maintains the convex state due to the overlapping portion A. It is preferable to form with thickness. In the CMP process, since the end point of polishing is the end point of polishing, the end point of the CMP process is defined by controlling the film thickness of the third insulating film 51.

本実施形態では、ゲート配線１３が設けられた領域以外の半導体基板１１表面からの第３絶縁膜５１の表面高さｈがゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面と同程度の高さとなるように、第３絶縁膜５１の膜厚を制御する。   In the present embodiment, the surface height h of the third insulating film 51 from the surface of the semiconductor substrate 11 other than the region where the gate wiring 13 is provided is equal to the first stress liner film 41 or the second stress liner film 41 on the gate wirings 13A and 13B. The film thickness of the third insulating film 51 is controlled so that the height is almost the same as the surface of the single layer structure of the stress liner film 43.

なお、上記第３絶縁膜５１の表面高さｈがゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面高さよりも低くなるように、第３絶縁膜５１を形成し、後述するＣＭＰ工程で、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３を研磨して薄くしてもよい。この場合には、エッチングされ難い材質のシリコン窒化膜からなる第１のストレスライナー膜４１または第２のストレスライナー膜４３が薄くなるため、ゲート配線１３へのコンタクトホールの形成がさらに容易になる。さらに、第３絶縁膜５１の表面高さｈがゲート配線１３の高さと同程度となるように、第３絶縁膜５１の膜厚を制御し、ＣＭＰ法によりゲート配線１３の表面が露出するまで研磨してもよい。   The surface height h of the third insulating film 51 is lower than the surface height of the single-layer structure of the first stress liner film 41 or the second stress liner film 43 on the gate wirings 13A and 13B. The third insulating film 51 may be formed, and the first stress liner film 41 or the second stress liner film 43 on the gate wiring 13 may be polished and thinned by a CMP process described later. In this case, since the first stress liner film 41 or the second stress liner film 43 made of a silicon nitride film that is difficult to etch is thinned, the formation of the contact hole to the gate wiring 13 is further facilitated. Further, the film thickness of the third insulating film 51 is controlled so that the surface height h of the third insulating film 51 is approximately the same as the height of the gate wiring 13, and until the surface of the gate wiring 13 is exposed by CMP. You may grind | polish.

次いで、図２（ｅ）に示すように、ＣＭＰ法により、第３絶縁膜５１で覆われた重なり部分Ａ（前記図２（ｄ）参照）の第２のストレスライナー膜４３を除去し、ゲート配線１３Ａ上の第１のストレスライナー膜４１、ゲート配線１３Ｂ上の第２のストレスライナー膜４３の表面が露出するまで研磨して、第３絶縁膜５１を平坦化する。これにより、ゲート配線１３（１３Ａ，１３Ｂ，１３Ｃ）上および半導体基板１１上は第１とストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となる。   Next, as shown in FIG. 2E, the second stress liner film 43 in the overlapping portion A (see FIG. 2D) covered with the third insulating film 51 is removed by CMP to remove the gate. Polishing is performed until the surfaces of the first stress liner film 41 on the wiring 13A and the second stress liner film 43 on the gate wiring 13B are exposed, and the third insulating film 51 is planarized. As a result, the gate wiring 13 (13A, 13B, 13C) and the semiconductor substrate 11 are covered with the single-layer structure of the first and second stress liner films 41 or 43.

この場合のＣＭＰ条件の一例としては、研磨パッドに、例えば、発砲ポリウレタン樹脂（例えばロデール社製 製品名ＩＣ１４００）を用い、スラリーに酸化セリウム系スラリー（セリアスラリー）〔流量：２００ｍｌ／ｍｉｎ〕を用いて、研磨圧力を３００ｈＰａ、研磨定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍ、研磨雰囲気の温度を２５℃〜３０℃に設定する。また、研磨時間については、トルクエンドポイントを使用し、トルク変化した時点から３０秒間のオーバーエッチングを行うこととする。   As an example of the CMP conditions in this case, for example, a foamed polyurethane resin (for example, product name IC1400 manufactured by Rodel) is used for the polishing pad, and a cerium oxide slurry (ceria slurry) [flow rate: 200 ml / min] is used for the slurry. Then, the polishing pressure is set to 300 hPa, the rotation speed of the polishing platen is set to 100 rpm, the rotation speed of the polishing head is set to 107 rpm, and the temperature of the polishing atmosphere is set to 25 ° C. to 30 ° C. As for the polishing time, a torque end point is used and overetching is performed for 30 seconds from the time when the torque changes.

なお、ＣＭＰ条件は上記の一例に限定されることはないが、研磨圧力を５０ｈＰａ〜３００ｈＰａ、スラリーの流量を１００ｍｌ／ｍｉｎ〜３００ｍｌ／ｍｉｎ、研磨定盤の回転数を２０ｒｐｍ〜１２０ｒｐｍ、研磨ヘッドの回転数を２０ｒｐｍ〜１２０ｒｐｍの範囲で行うことが好ましい。   The CMP conditions are not limited to the above example, but the polishing pressure is 50 hPa to 300 hPa, the slurry flow rate is 100 ml / min to 300 ml / min, the rotation speed of the polishing platen is 20 rpm to 120 rpm, and the polishing head It is preferable to perform rotation in the range of 20 rpm to 120 rpm.

また、本実施形態では、スラリーとして、酸化セリウム系スラリーを用いることとしたが、シリカ系スラリーを用いてもよい。ただし、酸化セリウム系スラリーを用いることで、重なり部分Ａによる凸部を選択的に研磨し除去できるため、好ましい。   In this embodiment, a cerium oxide-based slurry is used as the slurry, but a silica-based slurry may be used. However, it is preferable to use a cerium oxide-based slurry because the convex portion due to the overlapping portion A can be selectively polished and removed.

次いで、図２（ｆ）に示すように、例えばＳＡ−ＣＶＤ法により、第１のストレスライナー膜４１および第２のストレスライナー膜４３が露出した第３絶縁膜５１上に、例えばＮＳＧからなる層間絶縁膜４４を４００ｎｍ〜７００ｎｍの膜厚で形成する。なお、ここでは、層間絶縁膜４４をＮＳＧで形成することとするが、本発明はこれに限定されることなく、第３絶縁膜５１上にＳＡ−ＣＶＤ法によりＮＳＧ膜を形成した後、プラズマＣＶＤ法によりＮＳＧ膜上にＴＥＯＳ（Tetraethoxy Silane）膜を積層した層間絶縁膜４４を上記膜厚の範囲で形成してもよい。   Next, as shown in FIG. 2F, an interlayer made of NSG, for example, is formed on the third insulating film 51 where the first stress liner film 41 and the second stress liner film 43 are exposed by, eg, SA-CVD. The insulating film 44 is formed with a thickness of 400 nm to 700 nm. Here, the interlayer insulating film 44 is formed of NSG, but the present invention is not limited to this, and after the NSG film is formed on the third insulating film 51 by the SA-CVD method, An interlayer insulating film 44 in which a TEOS (Tetraethoxy Silane) film is stacked on the NSG film by a CVD method may be formed in the above-mentioned thickness range.

続いて、図３（ｇ）に示すように、層間絶縁膜４４上にコンタクトホールパターンが開口されたレジストパターン（図示省略）を形成する。その後、このレジストパターンをマスクに用い、Ｃ4Ｆ8やＣＨ2Ｆ2等のガスを用いたシリコン酸化膜の選択性エッチング（エッチング選択比（シリコン酸化膜／シリコン窒化膜）＝３以上）により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面に達するまで、層間絶縁膜５２を除去してコンタクトホール４５を開口する。この際、ゲート配線１３Ａ、１３Ｂに接続されるコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に接続されるコンタクトホール４５Ｂ、境界部１１Ｃ上のゲート配線１３Ｃに接続されるコンタクトホール４５Ｃを同一工程で掘り込む。 Subsequently, as shown in FIG. 3G, a resist pattern (not shown) having a contact hole pattern opened is formed on the interlayer insulating film 44. Thereafter, by using this resist pattern as a mask, selective etching of the silicon oxide film using a gas such as C 4 F 8 or CH 2 F 2 (etching selectivity (silicon oxide film / silicon nitride film) = 3 or more). The interlayer insulating film 52 is removed and the contact hole 45 is opened until the surface of the single-layer structure of the first stress liner film 41 or the second stress liner film 43 on the gate wiring 13 is reached. At this time, the contact hole 45A connected to the gate wirings 13A and 13B, the contact hole 45B connected to the source / drain regions 23 and 33 of the semiconductor substrate 11, and the contact hole 45C connected to the gate wiring 13C on the boundary portion 11C. Are dug in the same process.

続いて、図３（ｈ）に示すように、シリコン窒化膜の選択性エッチングを行うことで、第１のストレスライナー膜４１および第２のストレスライナー膜４３を掘り込む。このエッチング条件の一例としては、例えばエッチングガスとしてＣＨＦ3、酸素（Ｏ2）、アルゴン（Ａｒ）を用い、ガス流量をＣＨＦ3／Ｏ2／Ａｒ＝５０／１０／５００（ｍｌ／ｍｉｎ）、ＲＦパワーを５００Ｗ、圧力を６．７Ｐａに設定する。これにより、ゲート配線１３Ａ、１３Ｂに達するコンタクトホール４５Ａ、半導体基板１１のソース・ドレイン領域２３、３３に達するコンタクトホール４５Ｂ、ゲート配線１３Ｃに達するコンタクトホール４５Ｃを完成させる。 Subsequently, as shown in FIG. 3H, the first stress liner film 41 and the second stress liner film 43 are dug by performing selective etching of the silicon nitride film. As an example of this etching condition, for example, CHF 3 , oxygen (O 2 ), argon (Ar) is used as an etching gas, and the gas flow rate is CHF 3 / O 2 / Ar = 50/10/500 (ml / min), The RF power is set to 500 W and the pressure is set to 6.7 Pa. Thereby, the contact hole 45A reaching the gate wirings 13A and 13B, the contact hole 45B reaching the source / drain regions 23 and 33 of the semiconductor substrate 11, and the contact hole 45C reaching the gate wiring 13C are completed.

このような半導体装置の製造方法によれば、境界部１１Ｃ上でゲート配線１３Ｃ上の重なり部分Ａにおける第２のストレスライナー膜４３が除去されるため、ゲート配線１３上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となる。これにより、第３絶縁膜５１上に層間絶縁膜４４を形成し、コンタクトホール４５を形成する際、重なり部分Ａによりゲート配線１３Ｃに達するコンタクトホール４５Ｃの形成の進行が遅くなることが防止される。また、ゲート配線１３Ｃへのコンタクトホール１３Ｃを確実に開口したとしても、コンタクトホール４５Ａ、４５Ｂがゲート配線１３Ａ、１３Ｂの表面または半導体基板１１の表面を掘り込むことが防止される。よって、コンタクトホール４５Ａ、４５Ｂ、４５Ｃが精度よく開口された半導体装置を製造することができる。したがって、ＮＭＯＳトランジスタ２０およびＰＭＯＳトランジスタ３０の性能を向上させることができるとともに、これらを備えた半導体装置の歩留まりを向上させることができる。   According to such a method for manufacturing a semiconductor device, since the second stress liner film 43 in the overlapping portion A on the gate wiring 13C is removed on the boundary portion 11C, the first stress liner film is formed on the gate wiring 13. 41 or the second stress liner film 43 is covered with a single layer structure. Thus, when the interlayer insulating film 44 is formed on the third insulating film 51 and the contact hole 45 is formed, the progress of the formation of the contact hole 45C reaching the gate wiring 13C due to the overlapping portion A is prevented from being delayed. . Further, even if the contact hole 13C to the gate wiring 13C is securely opened, the contact holes 45A and 45B are prevented from being dug into the surface of the gate wiring 13A and 13B or the surface of the semiconductor substrate 11. Therefore, a semiconductor device in which the contact holes 45A, 45B, and 45C are opened with high accuracy can be manufactured. Therefore, the performance of the NMOS transistor 20 and the PMOS transistor 30 can be improved, and the yield of a semiconductor device including these can be improved.

（変形例１）
なお、上記実施形態では、酸化セリウム系スラリーを用いた１段階のＣＭＰ工程を行う例について説明したが、本発明はこれに限定されず、酸化セリウム系スラリーとシリカ系スラリーとを用いた２段階のＣＭＰ工程により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出するまで、第３絶縁膜５１を平坦化してもよい。 (Modification 1)
In the above embodiment, an example in which a one-step CMP process using a cerium oxide-based slurry is performed has been described. However, the present invention is not limited to this, and a two-step process using a cerium oxide-based slurry and a silica-based slurry. Through the CMP process, the third insulating film 51 may be planarized until the surface of the single-layer structure of the first stress liner film 41 or the second stress liner film 43 on the gate wiring 13 is exposed.

この場合には、図４（ａ）に示すように、図２（ｄ）を用いて説明した第３絶縁膜５１の表面高さｈがゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面よりも高くなるように、重なり部分Ａを覆う状態で、ハードマスク４２上および第２のストレスライナー膜４３上に第３絶縁膜５１を形成する。   In this case, as shown in FIG. 4A, the surface height h of the third insulating film 51 described with reference to FIG. 2D is equal to the first stress liner film 41 or the first stress liner film 41 on the gate wiring 13. The third insulating film 51 is formed on the hard mask 42 and the second stress liner film 43 so as to cover the overlapping portion A so as to be higher than the surface of the single layer structure of the second stress liner film 43.

次いで、図４（ｂ）に示すように、酸化セリウム系スラリーを用いて第３絶縁膜５１表面凸部を選択的に研磨する。この際、凸部が除去された時点が研磨の終点となる。   Next, as shown in FIG. 4B, the surface protrusion of the third insulating film 51 is selectively polished using a cerium oxide slurry. At this time, the point in time when the convex portion is removed is the polishing end point.

次に、図４（ｃ）に示すように、仕上げの研磨としてシリカ系スラリーを用いたＣＭＰ法により、ゲート配線１３上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出するまで、第３絶縁膜５１を平坦化する。この後の工程は、図２（ｆ）〜図３（ｈ）を用いて説明した工程と同様に行う。すなわち、第３絶縁膜５１上に層間絶縁膜４４を形成し、ゲート配線１３および半導体基板１１に達するコンタクトホール４５を形成する。   Next, as shown in FIG. 4C, a single layer of the first stress liner film 41 or the second stress liner film 43 on the gate wiring 13 is formed by CMP using silica-based slurry as final polishing. The third insulating film 51 is planarized until the surface of the structure is exposed. Subsequent steps are performed in the same manner as the steps described with reference to FIGS. That is, an interlayer insulating film 44 is formed on the third insulating film 51, and a contact hole 45 reaching the gate wiring 13 and the semiconductor substrate 11 is formed.

このような変形例１の半導体装置の製造方法であっても、ＣＭＰ法により重なり部分Ａの第２のストレスライナー膜４３を除去することで、ゲート配線１３上および半導体基板１１上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となることから、コンタクトホール４５を精度よく形成することができ、第１実施形態と同様の効果を奏することができる。   Even in the method of manufacturing the semiconductor device according to the first modification, by removing the second stress liner film 43 in the overlapping portion A by the CMP method, the gate wiring 13 and the semiconductor substrate 11 are over the first. Since the stress liner film 41 or the second stress liner film 43 is covered with a single layer structure, the contact hole 45 can be formed with high accuracy, and the same effect as in the first embodiment can be obtained. it can.

（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２の実施の形態を図５〜図６の製造工程断面図を用いて説明する。なお、第１実施形態と同様の構成には、同一の番号を付して説明する。なお、第２のストレスライナー膜４３を形成する工程までは、第１実施形態と同様に行うこととする。 (Second Embodiment)
Next, a second embodiment of the method for manufacturing a semiconductor device according to the present invention will be described using the manufacturing process sectional views of FIGS. In addition, the same number is attached | subjected and demonstrated to the structure similar to 1st Embodiment. The process up to the formation of the second stress liner film 43 is performed in the same manner as in the first embodiment.

まず、図５（ａ）に示すように、ＮＭＯＳ領域１１ＡとＰＭＯＳ領域１１Ｂに、第１のストレスライナー膜４１と第２のストレスライナー膜４３とが境界部１１Ｃ上に重なり部分Ａを有してそれぞれ作り分けられている。この状態の第１のストレスライナー膜４１の上層に設けられるハードマスク４２上と第２のストレスライナー膜４３上に、重なり部分Ａを覆う状態で、例えばＣＤＥ（Chemical Dry Etching)に用いられるレジストからなる第３絶縁膜５２を塗布形成する。このレジストは塗布形成されるため、第３絶縁膜５２の表面はほぼ平坦に設けられる。   First, as shown in FIG. 5A, in the NMOS region 11A and the PMOS region 11B, the first stress liner film 41 and the second stress liner film 43 have the overlapping portion A on the boundary portion 11C. Each is made separately. In this state, for example, from a resist used for CDE (Chemical Dry Etching) in a state of covering the overlapping portion A on the hard mask 42 and the second stress liner film 43 provided on the upper layer of the first stress liner film 41. A third insulating film 52 is formed by coating. Since this resist is formed by coating, the surface of the third insulating film 52 is provided almost flat.

次いで、図５（ｂ）に示すように、ＣＭＰ法により、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出されるまで、第３絶縁膜５２とともに重なり部分Ａ（前記図５（ａ）参照）の第２のストレスライナー膜４３を除去し、第３絶縁膜５２を平坦化する。   Next, as shown in FIG. 5B, until the surface of the single-layer structure of the first stress liner film 41 or the second stress liner film 43 on the gate wirings 13A and 13B is exposed by the CMP method. The second stress liner film 43 in the overlapping portion A (see FIG. 5A) together with the third insulating film 52 is removed, and the third insulating film 52 is planarized.

この場合のＣＭＰ条件の一例としては、研磨パッドに、例えば、発砲ポリウレタン樹脂（例えばロデール社製 製品名ＩＣ１４００）を用い、スラリーにシリカ系スラリー（例えばキャボット社製 製品名ＳＳ２５）〔流量：２００ｍｌ／ｍｉｎ〕を用いて、研磨圧力を３００ｈＰａ、研磨定盤の回転数を１００ｒｐｍ、研磨ヘッドの回転数を１０７ｒｐｍ、研磨雰囲気の温度を２５℃〜３０℃に設定する。また、研磨時間については、トルクエンドポイントを使用し、トルク変化した時点から３０秒間のオーバーエッチングを行うこととする。   As an example of the CMP conditions in this case, for example, a foamed polyurethane resin (for example, product name IC1400 manufactured by Rodel) is used for the polishing pad, and a silica-based slurry (for example, product name SS25 manufactured by Cabot) is used for the slurry. min], the polishing pressure is set to 300 hPa, the rotation speed of the polishing platen is set to 100 rpm, the rotation speed of the polishing head is set to 107 rpm, and the temperature of the polishing atmosphere is set to 25 ° C. to 30 ° C. As for the polishing time, a torque end point is used and overetching is performed for 30 seconds from the time when the torque changes.

なお、ＣＭＰ条件は上記の一例に限定されることないが、研磨圧力を５０ｈＰａ〜３００ｈＰａ、スラリーの流量を１００ｍｌ／ｍｉｎ〜３００ｍｌ／ｍｉｎ、研磨定盤の回転数を２０ｒｐｍ〜１２０ｒｐｍ、研磨ヘッドの回転数を２０ｒｐｍ〜１２０ｒｐｍの範囲で行うことが好ましい。   The CMP conditions are not limited to the above example, but the polishing pressure is 50 hPa to 300 hPa, the slurry flow rate is 100 ml / min to 300 ml / min, the polishing platen rotation speed is 20 rpm to 120 rpm, and the polishing head rotation. It is preferable to carry out the number in the range of 20 rpm to 120 rpm.

次いで、図５（ｃ）に示すように、酸素ガスを用いてアッシングし、硫酸系やコリン系の薬液を用いて後洗浄を行うことで、レジストからなる第３絶縁膜５２（前記図５（ｂ）参照）を除去する。続いて、第１のストレスライナー膜４１が露出したハードマスク４２上および第２のストレスライナー膜４３上に、例えばＮＳＧからなる層間絶縁膜４４を４００ｎｍ〜７００ｎｍの膜厚で形成する。   Next, as shown in FIG. 5C, ashing is performed using oxygen gas, and post-cleaning is performed using a sulfuric acid-based or choline-based chemical solution, thereby forming a third insulating film 52 made of resist (see FIG. b) is removed. Subsequently, an interlayer insulating film 44 made of, for example, NSG is formed with a film thickness of 400 nm to 700 nm on the hard mask 42 and the second stress liner film 43 where the first stress liner film 41 is exposed.

この後の工程は、第１実施形態で図３（ｇ）〜図３（ｈ）を用いて説明した工程と同様に行うこととする。すなわち、図６に示すように、層間絶縁膜４４と第１のストレスライナー膜４１または第２のストレスライナー膜４３とを貫通し、ゲート配線１３（１３Ａ，１３Ｂ，１３Ｃ）および半導体基板１１に達するコンタクトホール４５（４５Ａ，４５Ｂ，４５Ｃ）を形成する。   The subsequent steps are performed in the same manner as the steps described with reference to FIGS. 3G to 3H in the first embodiment. That is, as shown in FIG. 6, the interlayer insulating film 44 and the first stress liner film 41 or the second stress liner film 43 are penetrated to reach the gate wiring 13 (13A, 13B, 13C) and the semiconductor substrate 11. Contact holes 45 (45A, 45B, 45C) are formed.

このような半導体装置の製造方法によっても、ＣＭＰ法により重なり部分Ａの第２のストレスライナー膜４３を除去することで、ゲート配線１３上および半導体基板１１上は第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態となることから、コンタクトホール４５を精度よく形成することができ、第１実施形態と同様の効果を奏することができる。   Also in such a method of manufacturing a semiconductor device, the second stress liner film 43 in the overlapping portion A is removed by CMP, so that the first stress liner film 41 or the first stress liner film 41 or the semiconductor substrate 11 is formed on the gate wiring 13 and the semiconductor substrate 11. Since the second stress liner film 43 is covered with the single-layer structure, the contact hole 45 can be formed with high accuracy, and the same effect as in the first embodiment can be obtained.

なお、上述した第１実施形態および第２実施形態では、ＣＭＰ法により、重なり部分Ａの第２のストレスライナー膜４３を除去する例について説明したが、本発明はこれに限定されず、層間絶縁膜４４を形成する前に、重なり部分Ａの第２のストレスライナー膜４３を除去し、ゲート配線１３上および半導体基板１１上が第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造で覆われた状態にすることができればよい。例えば、ＣＭＰ法以外の研磨により重なり部分Ａの上記第２のストレスライナー膜４３を除去してもよく、エッチングにより除去してもよい。   In the first embodiment and the second embodiment described above, the example in which the second stress liner film 43 in the overlapping portion A is removed by the CMP method has been described. However, the present invention is not limited to this, and interlayer insulation is performed. Before the film 44 is formed, the second stress liner film 43 in the overlapping portion A is removed, and the first stress liner film 41 or the second stress liner film 43 is formed on the gate wiring 13 and the semiconductor substrate 11. What is necessary is just to be able to make it the state covered with the layer structure. For example, the second stress liner film 43 in the overlapping portion A may be removed by polishing other than the CMP method, or may be removed by etching.

特に、第２実施形態において図５（ａ）を用いて説明したように、ハードマスク４２上および第２のストレスライナー膜４３上に、レジストからなる第３絶縁膜５２を塗布形成した場合に、ドライエッチバックにより、重なり部分Ａの第２のストレスライナー膜４３とともに、ゲート配線１３Ａ、１３Ｂ上の第１のストレスライナー膜４１または第２のストレスライナー膜４３の単層構造の表面が露出されるまで第３絶縁膜５２を除去することは有効である。   In particular, as described with reference to FIG. 5A in the second embodiment, when the third insulating film 52 made of resist is applied and formed on the hard mask 42 and the second stress liner film 43, By the dry etch back, the surface of the single stress structure of the first stress liner film 41 or the second stress liner film 43 on the gate wirings 13A and 13B is exposed together with the second stress liner film 43 in the overlapping portion A. It is effective to remove the third insulating film 52.

また、上記実施形態では、第１の素子領域がＮＭＯＳ領域であり、第２の素子領域がＰＭＯＳ領域である例について説明したが、第１の素子領域がＰＭＯＳ領域であり、第２の素子領域がＮＭＯＳ領域であってもよい。この場合には、ＰＭＯＳ領域の半導体基板上に圧縮応力を有する第１のストレスライナー膜を形成した後、境界部のゲート配線上で、第１のストレスライナー膜に一部が重なるように、ＮＭＯＳ領域の半導体基板上に引っ張り応力を有する第２のストレスライナー膜を形成する。   In the above-described embodiment, the example in which the first element region is the NMOS region and the second element region is the PMOS region has been described. However, the first element region is the PMOS region, and the second element region is the second element region. May be an NMOS region. In this case, after forming the first stress liner film having a compressive stress on the semiconductor substrate in the PMOS region, the NMOS is so formed that the first stress liner film partially overlaps the gate wiring at the boundary. A second stress liner film having a tensile stress is formed on the semiconductor substrate in the region.

本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。FIG. 6 is a manufacturing process cross-sectional view (No. 1) for describing the first embodiment of the semiconductor device manufacturing method of the present invention; 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。FIG. 6 is a manufacturing process sectional view (No. 2) for describing the first embodiment of the manufacturing method of the semiconductor device of the invention; 本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その３）である。It is manufacturing process sectional drawing (the 3) for demonstrating 1st Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第１実施形態の変形例１を説明するための製造工程断面図である。It is manufacturing process sectional drawing for demonstrating the modification 1 of 1st Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である（その１）。It is manufacturing process sectional drawing for demonstrating 2nd Embodiment which concerns on the manufacturing method of the semiconductor device of this invention (the 1). 本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図（その２）である。It is manufacturing process sectional drawing (the 2) for describing 2nd Embodiment which concerns on the manufacturing method of the semiconductor device of this invention. 従来の半導体装置の製造方法を説明するための製造工程断面図である（その１）。It is manufacturing process sectional drawing for demonstrating the manufacturing method of the conventional semiconductor device (the 1). 従来の半導体装置の製造方法を説明するための製造工程断面図である（その２）。It is manufacturing process sectional drawing for demonstrating the manufacturing method of the conventional semiconductor device (the 2). 従来の半導体装置の製造方法を説明するための製造工程断面図である（その３）。It is manufacturing process sectional drawing for demonstrating the manufacturing method of the conventional semiconductor device (the 3). 従来の半導体装置の製造方法における課題を説明するための断面図である（その１）。It is sectional drawing for demonstrating the subject in the manufacturing method of the conventional semiconductor device (the 1). 従来の半導体装置の製造方法における課題を説明するための断面図である（その２）。It is sectional drawing for demonstrating the subject in the manufacturing method of the conventional semiconductor device (the 2).

符号の説明Explanation of symbols

１１…半導体基板、１１Ａ…ＮＭＯＳ領域、１１Ｂ…ＰＭＯＳ領域、１１Ｃ…境界部、１３（１３Ａ，１３Ｂ，１３Ｃ）…ゲート配線、４１…第１のストレスライナー膜（第１絶縁膜）、４３…第２のストレスライナー膜（第２絶縁膜）、４４…層間絶縁膜、５１，５２…第３絶縁膜   DESCRIPTION OF SYMBOLS 11 ... Semiconductor substrate, 11A ... NMOS area | region, 11B ... PMOS area | region, 11C ... Boundary part, 13 (13A, 13B, 13C) ... Gate wiring, 41 ... 1st stress liner film (1st insulating film), 43 ... 1st 2 stress liner film (second insulating film), 44 ... interlayer insulating film, 51, 52 ... third insulating film

Claims (2)

ＮＭＯＳからなる第１の素子領域とＰＭＯＳからなる第２の素子領域とを同一の基板に備え、前記基板は、前記第１の素子領域と前記第２の素子領域の表面側に設けられたゲート配線による段差を有するとともに、前記第１の素子領域と前記第２の素子領域の境界部の表面側に前記ゲート配線と同一層で設けられた配線による段差を有した半導体装置の製造方法であって、
前記第１の素子領域の前記基板上に引っ張り応力を有する第１絶縁膜を形成する第１工程と、
前記第１の素子領域と前記第２の素子領域の前記境界部上で前記第１絶縁膜に重なるように、前記第２の素子領域の前記基板上に圧縮応力を有する第２絶縁膜をパターニングする第２工程と、
前記第２絶縁膜上に表面高さが前記ゲート配線の高さと同程度とした第３絶縁膜を形成する第３工程と、
前記第１絶縁膜に重ねて設けられた前記第２絶縁膜の表面が露出するまで前記第３絶縁膜を研磨する第４工程と、
前記ゲート配線の表面が露出するまで前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を研磨する第５工程と、
前記第１絶縁膜上および前記第２絶縁膜上に、当該第１絶縁膜または当該第２絶縁膜とは異なる材料からなる層間絶縁膜を形成した後、当該層間絶縁膜と、前記第１絶縁膜または前記第２絶縁膜とを貫通し、前記第１の素子領域、前記第２の素子領域および前記境界部の配線に達するコンタクトホールを同一工程で形成する第６工程とを有する半導体装置の製造方法。 The first element region made of NMOS and the second element region made of PMOS are provided on the same substrate, and the substrate is a gate provided on the surface side of the first element region and the second element region. A method of manufacturing a semiconductor device having a step due to wiring and having a step due to wiring provided in the same layer as the gate wiring on the surface side of the boundary between the first element region and the second element region. And
Forming a first insulating film having a tensile stress on the substrate in the first element region;
Patterning a second insulating film having a compressive stress on the substrate in the second element region so as to overlap the first insulating film on the boundary between the first element region and the second element region A second step of
A third step of forming a third insulating film having a surface height on the second insulating film substantially equal to the height of the gate wiring;
A fourth step of polishing the third insulating film until the surface of the second insulating film provided over the first insulating film is exposed;
A fifth step of polishing the first insulating film, the second insulating film, and the third insulating film until the surface of the gate wiring is exposed;
An interlayer insulating film made of a material different from the first insulating film or the second insulating film is formed on the first insulating film and the second insulating film, and then the interlayer insulating film and the first insulating film are formed. A sixth step of forming a contact hole that penetrates the film or the second insulating film and reaches the first element region, the second element region, and the wiring of the boundary portion in the same step. Production method. 前記第３工程では、
前記第１絶縁膜上に前記第２絶縁膜が重ねて設けられたことによる凸状態が維持されるように、前記第３絶縁膜を形成する請求項１記載の半導体装置の製造方法。 In about the third Engineering,
The first such convex state is maintained due to the second insulating film is provided superimposed on the insulating film, a manufacturing method of a semiconductor device according to claim 1, wherein forming the third insulating film.
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