JP2012123319A - 液晶表示装置および液晶表示素子の駆動方法 - Google Patents

Abstract

【課題】ＴＦＴ型に適したコレステリック液晶表示素子の駆動方法およびコレステリック液晶装置の実現。
【解決手段】コモン電極、マトリクス状に配置された画素電極31、コレステリック液晶材料が配置された液晶層12、および画素電極に対する電圧の印加を制御するスイッチング素子32を含む液晶表示素子10と、画素電極の印加する電圧を制御する駆動回路21,22,23,と、を備え、駆動回路は、コレステリック液晶材料に対して、リセット電圧、安定化電圧、データ電圧、及び維持電圧を順次印加し、且つ、維持電圧を印加している間、複数のラインの画素電極に対応するスイッチング素子をオン状態に維持する液晶表示装置。
【選択図】図７

Description

本発明は、液晶表示装置および液晶表示素子の駆動方法に関する。

コレステリック液晶は、半永久的な表示保持（メモリ性）や鮮やかなカラー表示、高コントラスト、高解像性といった優れた特徴を有するため、電子ペーパー（特にカラー）の有力な方式として注目されている。

これまで、コレステリック液晶を利用した表示素子は、単純マトリクス（パッシブマトリクス）型の構成を有し、単純マトリクス駆動方法で駆動されるのが一般的であった。上記のように、コレステリック液晶表示素子は、メモリ性を有するため、画面書換え時以外は電力を供給しなくても表示を維持可能で、消費電力ゼロでカラー表示が可能であるという、これまでの液晶表示素子にはない大きな特徴を有している。しかし、コレステリック液晶は、応答速度が低速であるため、単純マトリクス駆動方法で駆動した場合、選択ライン上の液晶が応答するのに十分な電圧を印加するには、数ｍｓ〜数十ｍｓの選択期間を必要とした。このため、ライン数が１０００本の場合、画面の書換えに数秒〜数十秒の時間が必要であった。

一方、動画表示用の一般的な液晶表示素子は、各画素にＴＦＴ(Thin Film Transistor)などのスイッチング素子を設けたＴＦＴ型が一般的である。ＴＦＴ型の表示素子では、各画素に設けたＴＦＴなどのスイッチング素子を数十μｓ間オン（ＯＮ）とすることで液晶へ電圧を印加し、その後スイッチング素子をオフ（ＯＦＦ）にすることで電圧を保持する。このため、他のゲートラインに接続される画素にデータ電圧を印加する書込みを行っている間も、画素に印加済みのデータ電圧を維持することが可能であり、データ電圧の印加時間を大幅に長くすることが可能である。これにより、画面の書換えに要する時間を大幅に短縮できる。

コレステリック液晶を利用した表示素子も、画面書換え時間を短縮するためにＴＦＴ型が検討されている。しかし、コレステリック液晶に適した電圧の印加方法については，十分に検討されていなかった。

特開２００７−６５４５５号公報

実施形態によれば、ＴＦＴ型のコレステリック液晶装置およびＴＦＴ型に適したコレステリック液晶表示素子の駆動方法が実現される。

発明の第１の観点によれば、コモン電極、マトリクス状に配置された画素電極、コモン電極と画素電極の間のコレステリック液晶材料が配置された液晶層、および画素電極に対する電圧の印加を制御するスイッチング素子を含む液晶表示素子と、コモン電極と画素電極との間に印加する電圧を制御する駆動回路と、を備え、駆動回路は、コレステリック液晶材料に対して、リセット電圧、安定化電圧、データ電圧、及び維持電圧を順次印加し、且つ、維持電圧を印加している間、複数のラインの画素電極に対応するスイッチング素子をオン状態に維持する液晶表示装置が提供される。

また、発明の第２の観点によれば、コモン電極と、マトリクス状に配置された画素電極との間にコレステリック液晶材料が配置された液晶層と、画素電極に対する電圧の印加を制御するスイッチング素子と、を備える液晶表示素子の駆動方法であって、表示のため、コモン電極と画素電極の間に、リセット電圧、コレステリック液晶を初期状態にするためのリセット電圧より小さい安定化電圧、データ電圧、およびコレステリック液晶の状態を変化させない維持電圧、を順次印加し、維持電圧を印加している間、複数のラインの画素電極に対応するスイッチング素子をオン状態に維持する液晶表示素子の駆動方法が提供される。

実施形態によれば、表示品質の劣化が少なく、高品質の表示が維持されるコレステリック液晶表示素子の駆動方法およびコレステリック液晶表示装置が実現される。

図１は、コレステリック液晶を用いたフルカラー表示が可能な液晶表示素子の一般的な断面構成を模式的に示す図である。 図２は、コレステリック液晶の状態を説明する図である。 図３は、コンベンショナル駆動方法における液晶の状態変化の例を示す図である。 図４は、コンベンショナル駆動方法において、液晶セル（画素）に印加される電圧波形の例、および図示の電圧波形を印加した場合の反射率の応答特性の例を示す図である。 図５は、実施形態のカラー表示装置の概略構成を示す図である。 図６は、実施形態のカラー表示装置で使用するコレステリック液晶を利用したカラー表示素子の断面構成を模式的に示す図である。 図７は、第１実施形態において、ゲートドライバがゲートラインに印加する信号、データドライバが１本のデータラインに印加する信号、およびゲートラインに対応する画素に印加される電圧を示す図である。 図８は、スイッチング動作に対する画素の電圧変化を説明する図である。 図９は、第２実施形態において、ゲートドライバがゲートラインに印加する信号、データドライバが１本のデータラインに印加する信号、およびゲートラインに対応する画素に印加される電圧を示す図である。 図１０は、第３実施形態において、ゲートドライバがゲートラインに印加する信号、データドライバが１本のデータラインに印加する信号、およびゲートラインに対応する画素に印加される電圧を示す図である。 図１１は、第４実施形態において、ゲートドライバがゲートラインに印加する信号、データドライバが１本のデータラインに印加する信号、およびゲートラインに対応する画素に印加される電圧を示す図である。 図１２は、第５実施形態において、ゲートドライバがゲートラインに印加する信号、データドライバが１本のデータラインに印加する信号、およびゲートラインに対応する画素に印加される電圧を示す図である。 図１３は、維持電圧印加シーケンスの変形例を示す図である。

本発明の実施形態を説明する前に、コレステリック液晶を利用した表示素子の基本構成を説明する。

図１は、コレステリック液晶を用いたフルカラー表示が可能な液晶表示素子１０の一般的な断面構成を模式的に示している。液晶表示素子は、表示面から順に、青色（Ｂ）表示部１０Ｂと、緑色（Ｇ）表示部１０Ｇと、赤色（Ｒ）表示部１０Ｒと、が積層された構造を有している。各表示部は、同じ構成を有しており、反射中心波長のみが異なる。図１において、上方の基板側が表示面であり、外光（実線矢印）は基板上方から表示面に向かって入射するようになっている。なお、基板上方に観測者の目及びその観察方向（破線矢印）を模式的に示している。

Ｂ表示部１０Ｂは、上側基板１１Ｂと、下側基板１３Ｂと、一対の上下基板間に封入された青色（Ｂ）用液晶層１２Ｂと、Ｂ用液晶層１２Ｂに所定のパルス電圧を印加するパルス電圧源１８Ｂと、を有する。同様に、Ｇ表示部１０Ｇは、上側基板１１Ｇと、下側基板１３Ｇと、緑色（Ｇ）用液晶層１２Ｇと、パルス電圧源１８Ｇと、を有し、Ｒ表示部１０Ｒは、上側基板１１Ｒと、下側基板１３Ｒと、赤色（Ｒ）用液晶層１２Ｒと、パルス電圧源１８Ｒと、を有する。Ｒ表示部１０Ｒの下側基板１３Ｒの裏面（下面）には、光吸収層１７が配置されている。

Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２ＧまたはＲ用液晶層１２Ｒのそれぞれに用いられているコレステリック液晶は、ネマティック液晶にキラル性の添加剤（カイラル材ともいう）を数十ｗｔ％の含有率で比較的大量に添加した液晶混合物である。ネマティック液晶にカイラル材を比較的大量に含有させると、ネマティック液晶分子を強く螺旋状に捻ったコレステリック相を形成することができる。このためコレステリック液晶はカイラルネマティック液晶とも称される。

コレステリック液晶は双安定性（メモリ性）を備えており，液晶に印加する電界強度の調節によりプレーナ状態、フォーカルコニック状態、またはそれらの混合による中間的な状態のいずれかの状態をとることができる。一旦プレーナ状態、フォーカルコニック状態、またはそれらの中間的な状態になると、その後は無電界下においても安定してその状態を保持する。プレーナ状態は、例えば、上下基板間に所定の高電圧を印加して液晶層に強電界を与え、液晶をホメオトロピック状態にした後、急激に電界をゼロにすることにより得られる。

フォーカルコニック状態は、例えば、上記高電圧より低い所定電圧を上下基板間に印加して液晶層に電界を与えた後，急激に電界をゼロにすることにより得られる。あるいは、プレーナ状態から徐々に電圧を加えることで得ることができる。

プレーナ状態とフォーカルコニック状態の中間的な状態は、例えば、フォーカルコニック状態が得られる電圧よりも低い電圧を上下基板間に印加して液晶層に電界を与えた後、急激に電界をゼロにすることにより得られる。

このコレステリック液晶を用いた液晶表示素子の表示原理を、Ｂ表示部１０Ｂを例にとって説明する。図２の（Ａ）は、Ｂ表示部１０ＢのＢ用液晶層１２Ｂがプレーナ状態である場合の、コレステリック液晶の液晶分子ＬＣの配向状態を示している。図２の（Ａ）に示すように、プレーナ状態での液晶分子は、上下基板１１Ｂ、１３Ｂの厚さ方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ垂直になる。

プレーナ状態では、液晶分子の螺旋ピッチに応じた所定波長の光が選択的に液晶層１２Ｂで反射される。液晶層の平均屈折率をｎとし、螺旋ピッチをｐとすると、反射が最大となる波長λは，λ＝ｎ・ｐで示される。

従って，Ｂ表示部１０ＢのＢ用液晶層１２Ｂでプレーナ状態時に青色の光を選択的に反射させるには、例えばλ＝４８０ｎｍとなるように平均屈折率ｎ及び螺旋ピッチｐを決める。平均屈折率ｎは液晶材料及びカイラル材を選択することで調整可能であり、螺旋ピッチｐは、カイラル材の含有率を調整することにより調節することができる。

図２の（Ｂ）は、Ｂ表示部１０ＢのＢ用液晶層１２Ｂがフォーカルコニック状態である場合の、コレステリック液晶の液晶分子ＬＣの配向状態を示している。図２の（Ｂ）に示すように、フォーカルコニック状態での液晶分子ＬＣは、上下基板１１Ｂ、１３Ｂの面内方向に順次回転して螺旋構造を形成し、螺旋構造の螺旋軸は基板面にほぼ平行になる。フォーカルコニック状態では、Ｂ用液晶層に反射波長の選択性は失われ、入射光の殆どが透過する。透過光はＲ表示部の下基板裏面に配置された光吸収層で吸収されるので暗（黒）表示が実現できる。

プレーナ状態とフォーカルコニック状態の中間の状態においては、その状態に応じて反射光と透過光の割合を調整できるので、反射光の強度を可変でき、中間調表示が実現できる。

このように，コレステリック液晶では、螺旋状に捻られた液晶分子の配向状態で光の反射量を制御することができる。

上記のＢ用液晶層１２Ｂと同様に、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒに、プレーナ状態時に緑または赤の光を選択的に反射させるコレステリック液晶をそれぞれ封入してフルカラー表示の液晶表示素子が作製される。

以上のようにコレステリック液晶を用い、赤、緑および青の光を選択的に反射する液晶表示素子を積層することで、メモリ性のあるフルカラーの表示装置が可能となり、画面書換え時以外は、消費電力がゼロでカラー表示が可能となる。Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒのすべてをフォーカルコニック状態にすると黒表示になる。Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒのうちの１つのみをプレーナ状態にすると、対応する色が表示される。例えば、Ｇ用液晶層１２Ｇをプレーナ状態に、Ｂ用液晶層１２Ｂ及びＲ用液晶層１２Ｒをフォーカルコニック状態にすると緑色表示になる。さらに、Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒのうちの１つのみをフォーカルコニック状態にすると、対応する色が表示される。例えば、Ｇ用液晶層１２Ｇをフォーカルコニック状態に、Ｂ用液晶層１２Ｂ及びＲ用液晶層１２Ｒをプレーナ状態にするとマゼンタ色表示になる。Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒのすべてをプレーナ状態にすると白表示になる。白表示においては、Ｂ用液晶層１２Ｂ、Ｇ用液晶層１２Ｇ及びＲ用液晶層１２Ｒの３層の反射を合わせた反射になるため、非常に明るい白表示が得られる。

次に、コレステリック液晶を利用した表示素子の駆動原理を説明する。

コレステリック液晶表示素子に画像を表示する場合に用いられる駆動方法には、多くの方法が提案されているが、「コンベンショナル駆動方法」と「ダイナミック駆動方法」の２つに大別できる。ダイナミック駆動方法は、上記の「ホメオトロピック状態」、「プレーナ状態」および「フォーカルコニック状態」に加えて、トランジェントプレーナ状態を用いる。ダイナミック駆動方法は、単純マトリクス方式の表示素子の場合でも、表示を比較的高速で書き換えることができるが、精密な階調表示が難しいという問題があった。これに対して、コンベンショナル駆動方法は、精密な階調表示が可能であるが、単純マトリクス方式の表示素子の場合には、表示の書き換えに長時間を要するという問題があった。

図３は、コンベンショナル駆動方法における液晶の状態変化の例を示す図である。コンベンショナル駆動方法では、全画素に高電圧を印加してホメオトロピック状態にした後、電界を解除して、全画素をプレーナ状態またはフォーカルコニック状態にするリセット動作を行う。その後、単純マトリクス駆動方法で、比較的低い電圧の短いパルス幅の書込みパルスを印加して、プレーナ状態またはフォーカルコニック状態から、画素ごとに状態を変化させる書込み動作を行う。図３は、リセット動作で全画素をプレーナ状態にした後、書込み動作で、プレーナ状態を維持するか、フォーカルコニック状態またはプレーナ状態とフォーカルコニック状態の混在した状態に変化させる動作を示している。

図４は、コンベンショナル駆動方法において、液晶セル（画素）に印加される電圧波形の例、および図示の電圧波形を印加した場合の反射率の応答特性の例を示す図である。図４の（Ａ）は、リセット動作において印加するリセット電圧波形（パルス）を示しており、図４の（Ｂ）は、リセットパルスの印加に対する応答を示している。図４の（Ｃ）は、書込み動作において印加する書込み電圧波形（パルス）の一例を示しており、図４の（Ｄ）は、初期状態がプレーナ状態の場合の図４の（Ｃ）の書込みパルスの印加に対する応答を示している。また、図４の（Ｅ）は、図４の（Ｃ）より狭いパルス幅の書込みパルスを示しており、図４の（Ｆ）は、初期状態がプレーナ状態の場合の図４の（Ｅ）の書込みパルスの印加に対する応答を示している。言い換えれば、図４の（Ｄ）および（Ｆ）は、図４の（Ｂ）のＰで示す左側の傾斜部における変化を示している。

コレステリック液晶の駆動波形は、液晶材料の劣化（分極）を抑制するために交流とする必要がある。まず、図４の（Ａ）に示すような正負のパルスを合わせたパルス幅が６０ｍｓと広いパルスを印加する場合で、パルス電圧を０Ｖから徐々に上げていった場合の状態変化について述べる。初期状態がプレーナ状態の場合、状態は図４の（Ｂ）においてＰで示す線に沿って変化する。パルス電圧がある電圧を超えると徐々にフォーカルコニック状態に遷移し、反射率は急激に低下する。反射率が最小値に達すると、パルス電圧がある電圧を超えない限り反射率はほとんど変化しない。パルス電圧がある電圧を超えると徐々にプレーナ状態に遷移し、反射率は急激に上昇する。反射率が最大値に達すると，パルス電圧を上げても反射率は変化しない。このような電圧−反射率特性は、一般に「ＶＲ特性」と呼ばれる。初期状態がフォーカルコニック状態の場合、状態は図４の（Ｂ）においてＦＣで示す線に沿って変化する。パルス電圧がある電圧を超えない限り反射率は変化しない。パルス電圧がある電圧を超えると徐々にプレーナ状態に遷移し、反射率は急激に上昇する。反射率が最大値に達すると、パルス電圧を上げても反射率は変化しない。そして、初期状態がプレーナ状態であってもフォーカルコニック状態であっても、ある電圧以上の電圧を印加すると、必ず反射率が最大値のプレーナ状態になる。図４の（Ｂ）では、パルス幅６０ｍｓで電圧が±３６Ｖのパルスの場合、必ずプレーナ状態になるので、このパルスをリセットパルスとして使用することができる。

これよりもパルス幅が狭いパルスを印加する場合、応答性はシフトする。たとえば、図４の（Ｃ）に示すパルス幅が２ｍｓで、パルス電圧が±２４Ｖと±１２Ｖのパルスを印加する場合、初期状態がプレーナ状態であれば、状態は図４の（Ｄ）においてＬで示す線に沿って変化する。図４の（Ｄ）においては、±１２Ｖのパルスでは反射率は変化せず、プレーナ状態が維持される。±２４Ｖのパルスでは反射率が少し低下した中間調となる。また、初期状態がプレーナ状態とフォーカルコニック状態が混在した反射率が中間値の場合は、状態は図３の（Ｄ）においてＭで示す線に沿って変化する。この場合も、±１２Ｖのパルスでは反射率は変化せず、±２４Ｖのパルスでは反射率が少し低下する。

さらに、図４の（Ｅ）に示すパルス幅が１ｍｓで、パルス電圧が±２４Ｖと±１２Ｖのパルスを印加する場合、初期状態がプレーナ状態であれば、状態は図４の（Ｆ）においてＮで示す線に沿って変化する。図４の（Ｆ）においては、±１２Ｖのパルスでは反射率は変化せず、プレーナ状態が維持される。±２４Ｖのパルスでは反射率が少し低下した中間調となるが、反射率の低下量は、２ｍｓのパルス幅の場合より小さい。すなわち、２ｍｓの方が１ｍｓより暗い階調となる。初期状態がプレーナ状態とフォーカルコニック状態が混在した反射率が中間値の場合は、状態は図４の（Ｆ）においてＯで示す線に沿って変化する。この場合も、±１２Ｖのパルスでは反射率は変化せず、±２４Ｖのパルスでは反射率が少し低下する。

以上のように、初期状態がプレーナ状態の場合、比較的小さな電圧の短いパルスを印加すると、反射率が低下し、反射率の低下量は、パルス電圧およびパルス幅に応じて変化することが分かる。具体的には、パルス電圧が高いほど、パルス幅が大きいほど、反射率の低下量は大きくなる。また、図４の（Ｄ）および（Ｆ）のＭおよびＯで示す変化から、パルスを分けて印加しても同様の変化が起き、反射率の低下量はパルス幅の合計、すなわち累積パルス印加時間に関係する。

以上の説明は、初期状態がプレーナ状態の場合で、図４の（Ｂ）において、Ｐで示す左側の傾斜部分を利用した例であるが、初期状態がフォーカルコニック状態の場合で、図４の（Ｂ）において、ＦＣで示す右側の傾斜部分を利用する場合も同様である。

コンベンショナル駆動方法としていくつかの方法が提案されているが、初期状態をプレーナ状態とするかフォーカルコニック状態とするかで異なる。言い換えれば、図４の（Ｂ）において、Ｐで示す左側の傾斜部分を利用するか、ＦＣで示す右側の傾斜部分を利用するかで異なる。以下、初期状態をプレーナ状態とし、図４の（Ｂ）において、Ｐで示す左側の傾斜部分を利用する場合を例として説明するが、これに限定されるものではない。

前述のように、これまで、コレステリック液晶を利用した表示素子は、単純マトリクス（パッシブマトリクス）型の構成を有し、単純マトリクス駆動方法で駆動されるのが一般的であった。コレステリック液晶は応答速度が低速であるため、単純マトリクス駆動方法で駆動した場合、選択ライン上の液晶が応答するのに十分な電圧を印加するには、数ｍｓ〜数十ｍｓの選択期間を必要とした。このため、ライン数が１０００本の場合、画面の書換えに数秒〜数十秒の時間が必要であり、表示の書換え速度の向上が望まれていた。

［第１実施形態］
図５は、第１実施形態のカラー表示装置の概略構成を示す図である。図６は、第１実施形態のカラー表示装置で使用するコレステリック液晶を利用したカラー表示素子の断面構成を模式的に示す図である。

図５に示すように、第１実施形態のカラー表示装置は、カラー表示素子１０と、ゲートドライバ２１と、データドライバ２２と、駆動制御部２３と、を有する。

図５および図６に示すように、カラー表示素子１０は、Ｂ表示部１０Ｂと、Ｇ表示部１０Ｇと、Ｒ表示部１０Ｒと、光吸収層１７と、ブルーカットフィルタ１９Ｂと、グリーンカットフィルタ１９Ｇと、を有する。Ｂ表示部１０Ｂは、プレーナ状態で青色の光を反射するＢ用液晶層１２Ｂを有し、Ｇ表示部１０Ｇは、プレーナ状態で緑色の光を反射するＧ用液晶層１２Ｇを有し、Ｒ表示部１０Ｒは、プレーナ状態で赤色の光を反射するＲ用液晶層１２Ｒを有する。Ｂ表示部１０Ｂ、Ｇ表示部１０ＧおよびＲ表示部１０Ｒは、この順に光入射面（表示面）側から積層されている。光吸収層１７は、Ｒ表示部１０Ｒの裏面側に設けられ、入射する可視光が反射しないように吸収する。ブルーカットフィルタ１９Ｂは、Ｂ表示部１０ＢとＧ表示部１０Ｇの間に設けられ、青色の光に対応する波長成分をカットする。グリーンカットフィルタ１９Ｇは、Ｇ表示部１０ＧとＲ表示部１０Ｒの間に設けられ、緑色の光に対応する波長成分をカットする。なお、光吸収層１７、ブルーカットフィルタ１９Ｂおよびグリーンカットフィルタ１９Ｇは、必要に応じて設ければよい。

Ｂ表示部１０Ｂは、対向配置された一対の上下基板１１Ｂおよび１３Ｂと、両基板間に封入されたＢ用液晶層１２Ｂと、上側基板１１Ｂ上に形成された共通電極層１４Ｂと、下側基板１３Ｂ上に形成された画素電極層１５Ｂと、を有している。Ｂ用液晶層１２Ｂは、プレーナ状態で、青色を選択的に反射するように調整されたＢ用コレステリック液晶を有している。例えば、Ｂ用液晶層１２Ｂの反射中心波長は、青色に対応する４８０ｎｍである。

Ｇ表示部１０Ｇは、対向配置された一対の上下基板１１Ｇおよび１３Ｇと、両基板間に封入されたＧ用液晶層１２Ｇと、上側基板１１Ｇ上に形成された共通電極層１４Ｇと、下側基板１３Ｇ上に形成された画素電極層１５Ｇと、を有している。Ｇ用液晶層１２Ｇは、プレーナ状態で、緑色を選択的に反射するように調整されたＧ用コレステリック液晶を有している。例えば、Ｇ用液晶層１２Ｇの反射中心波長は、緑色に対応する５５０ｎｍである。

同様に、Ｒ表示部１０Ｒは、対向配置された一対の上下基板１１Ｒおよび１３Ｒと、両基板に封止されたＲ用液晶層１２Ｒと、上側基板１１Ｒ上に形成された共通電極層１４Ｒと、下側基板１３Ｒ上に形成された画素電極層１５Ｒと、を有している。Ｒ用液晶層１２Ｒは、プレーナ状態で、赤色を選択的に反射するように調整されたＲ用コレステリック液晶を有している。例えば、Ｒ用液晶層１２Ｒの反射中心波長は、赤色に対応する６３０ｎｍである。

ここで、各液晶層に充填される液晶組成物について、詳しく述べる。液晶層を構成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０ｗｔ％添加したコレステリック液晶である。カイラル材の添加量はネマティック液晶成分とカイラル材の合計量を１００ｗｔ％としたときの値である。ネマティック液晶としては従来公知の各種のものを用いることができる。屈折率異方性（Δｎ）は、０．１８〜０．２４であることが好ましい。この範囲より小さいと、プレーナ状態の反射率が低くなり、この範囲より大きいと、フォーカルコニック状態での散乱反射が大きくなる他、粘度も高くなり、応答速度が低下する。また、液晶層の厚みは、３〜６μｍが好ましく、これより小さいとプレーナ状態の反射率が低くなり、これより大きいと駆動電圧が高くなりすぎる。

次に各液晶層の旋光性について述べる。Ｂ、Ｇ、Ｒの各表示部の積層構造において、プレーナ状態におけるＧ用液晶層１２Ｇでの旋光性と、Ｂ用液晶層１２Ｂ及びＲ用液晶層１２Ｒでの旋光性とは、異なる。

上側基板および下基板は、透光性を有することが必要である。ここでは、縦横の長さが１２ｃｍ×１２ｃｍの大きさに切断した２枚のポリエチレンナフタレート（ＰＥＮ）フィルム基板を用いている。また、ＰＥＮ基板に代えてガラス基板やポリエチレンテレフタレート（ＰＥＴ）、ポリカーボネイト（ＰＣ）等のフィルム基板を使用することもできる。ここでは、各表示部の上側基板および下側基板はいずれも透光性を有しているが、最下層に配置されるＲ表示部１０Ｒの下側基板１３Ｒは、不透光性であってもよい。

共通電極層１４Ｂは、Ｂ表示部１０Ｂの上側基板１１ＢのＢ用液晶層１２Ｂ側に設けられ、全面に共通電極が形成されている。画素電極層１５Ｂは、Ｂ表示部１０Ｂの下側基板１３ＢのＢ用液晶層側１２Ｂに設けられ、画素電極３１、ＴＦＴ３２、ゲートライン３３およびデータライン３４と、が形成されている。複数のゲートライン３３は第１方向（ここでは横方向）に互いに平行に伸びる。複数のデータライン３４は、第１方向と直交する第２の方向（ここでは縦方向）に互いに平行に伸び、複数のゲートライン３３に対して絶縁層を介して形成される。複数のゲートライン３３と複数のデータライン３４により区切られる領域に複数の画素電極３１が設けられる。したがって、複数の画素電極３１は、マトリクス状に配置され、画素電極３１が画素に対応する。また、複数のゲートライン３３と複数のデータライン３４の交差部に対応してＴＦＴ等の複数のスイッチング素子３２が設けられる。各画素電極３１は、対応するスイッチング素子３２を介して対応するデータライン３４に接続される。各スイッチング素子３２の制御端子は対応するゲートライン３３に接続される。ゲートライン３３に選択信号を印加すると、そのゲートライン３３に接続されるスイッチング素子３２がオン（同通）状態になり、そのゲートライン３３に対応する画素電極３１は、それぞれデータライン３４に接続される。

ここでは、３２０×２４０ドットのＱＶＧＡ表示ができるように、０．２４ｍｍピッチで、画素電極３１、スイッチング素子３２、ゲートライン３３およびデータライン３４を形成しており、ゲートライン３３が２４０本で、データライン３４が３２０本である。

共通電極および画素電極の形成材料としては、例えばインジウム錫酸化物（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ；ＩＴＯ）が代表的であるが、その他インジウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｚｉｃ Ｏｘｉｄｅ；ＩＺＯ）等の透明導電膜，アルミニウムあるいはシリコン等の金属電極、又はアモルファスシリコンや珪酸ビスマス（Ｂｉｓｍｕｔｈ Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ；ＢＳＯ）等の光導電性膜等を用いることができる。

ここでは、スイッチング素子３２は、ＴＦＴ素子で形成される。ＴＦＴ素子の半導体としては、Ｓｉや有機半導体として知られているペンタセンやアントラセン、ルブレンなどの多環芳香族炭化水素や、テトラシアノキノジメタン (TCNQ) などの低分子化合物をはじめ、ポリアセチレンやポリ-3-ヘキシルチオフェン(P3HT)、ポリパラフェニレンビニレン(PPV)などのポリマーを用いることができる。さらに、a-InGaZnOに代表される酸化物半導体を用いることも可能である。

電極上には機能膜として、液晶分子の配列を制御するための配向膜（いずれも不図示）がコーティングされていることが好ましい。配向膜には、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリビニルブチラール樹脂およびアクリル樹脂等の有機膜や、酸化シリコン、酸化アルミニウム等の無機材料を用いることができる。ここでは、例えば電極上の基板全面には、配向膜が塗布（コーティング）されている。

上側基板１１Ｂと下側基板１３Ｂの外周囲に塗布されたシール材１６Ｂにより、Ｂ用液晶層１２Ｂは両基板間に封入されている。また、Ｂ用液晶層１２Ｂの厚さ（セルギャップ）は均一に保持する必要がある。所定のセルギャップを維持するには、樹脂製又は無機酸化物製の球状スペーサをＢ用液晶層１２Ｂ内に散布するか、構造体による柱状スペーサをＢ用液晶層１２Ｂ内に複数形成する。ここでは、Ｂ用液晶層１２Ｂ内に柱状スペーサが設けられてセルギャップの均一性が保持されている。Ｂ用液晶層１２Ｂのセルギャップは、３μｍ≦ｄ≦６μｍの範囲であることが好ましい。

Ｇ表示部１０ＧおよびＲ表示部１０Ｒは、Ｂ表示部１０Ｂと同様の構造を有しているため、説明は省略する。

Ｂ表示部１０Ｂ、Ｇ表示部１０ＧおよびＲ表示部１０Ｒの複数のゲートライン３３および複数のデータライン３４は、下側基板の端部に引き出され、ゲートドライバ２１およびデータドライバ２２の端子にそれぞれ接続される。ゲートドライバ２１は、複数のゲートライン３３のうちの１本に選択信号を印加し、他のゲートラインに非選択信号を印加し、選択信号を印加するゲートライン３３の位置を順次シフトする。データドライバ２２は、選択信号に同期して、選択信号の印加されるゲートラインにＴＦＴ３２を介して接続される画素電極に、画素の表示データに対応するデータ電圧を印加する。なお、ここで使用するゲートドライバ２１は、全出力端子に、選択信号と同じ電圧を出力する全選択が可能である。

ここでは、カラー表示装置の駆動回路の構成を簡略化するため、Ｂ表示部１０Ｂ、Ｇ表示部１０ＧおよびＲ表示部１０Ｒのゲートライン３３を駆動するゲートドライバ２１を共通化しているが、ゲートドライバ２１を別々に設けることも可能である。ゲートドライバの共通化は、必要に応じて行えばよい。

また、共通電極層１４Ｂ、１４Ｇおよび１４Ｒに設けられる共通電極は、グランドレベルの端子に接続される。

駆動制御部２３は、上記の動作を行うように、ゲートドライバ２１およびデータドライバ２２を制御する。

次に、Ｂ表示部１０Ｂ、Ｇ表示部１０ＧおよびＲ表示部１０Ｒは、同じ作製工程で作製される。以下、作製工程の例を説明する。

縦横の長さが１２ｃｍ×１２ｃｍの大きさに切断した２枚のポリエチレンナフタレート（ＰＥＮ）フィルム基板の一方の基板上に０．２４ｍｍピッチで３２０×２４０ドットのＱＶＧＡ表示ができるようにＴＦＴ素子、およびＩＺＯからなる画素電極を形成する。他方の基板上には、一方の基板に対応したサイズのＩＺＯからなる共通電極を形成する。

次にＴＦＴや電極が形成された基板を洗浄し、配向膜としてポリイミドを厚さ５０ｎｍで塗布し、１５０℃、１時間で焼成する。その後、レーヨン製の布でラビングを行う。ラビングの方向は、２枚の基板を重ね合わせたとき、直交する方向（クロスラビング）とする。ラビングは必要に応じて行えばよい。

次に、一方のＰＥＮフィルム基板上にフォトレジストを塗布し、フォトリソグラフィ工程を経てレジストをパターニングし、１５０℃で１２０分焼成することで、高さ４μｍの構造体を作製する。この構造体は、2枚の基板を重ねたときにギャップを維持するためのものである。

次に、他方のＰＥＮフィルム基板上の周縁部にエポキシ系のシール剤をディスペンサを用いて塗布する。次いで、２枚のＰＥＮフィルム基板を貼り合わせて、１ｋｇ／ｃｍ^２の力で加圧しながら１６０℃で１時間加熱する。これにより、シール剤が硬化し両基板と接着する。また同時に構造体も両基板と接着する。

次に、真空注入法によりコレステリック液晶を注入した後、エポキシ系の封止材で注入口を封止し、表示部が完成する。 なお、Ｒ用液晶層１２ＲとＢ用液晶層１２Ｂの液晶の螺旋方向は、Ｇ用液晶層１２Ｇの液晶の螺旋方向と逆とする。

次に、表示素子１０を駆動する駆動方法、すなわちゲートドライバ２１およびデータドライバ２２が出力する駆動信号について説明する。ここでは、１つの表示部のゲートラインおよびデータラインに印加される駆動信号を説明するが、他の表示部についても同様である。

図７は、図５に示すカラー液晶表示素子を有する第１実施形態の液晶表示装置における主な波形を示す図である。具体的には、図７において、ＧＬ１、ＧＬ２およびＧＬ２４０は、ゲートドライバ２１からゲートラインＧＬ１、ＧＬ２およびＧＬ２４０に印加される信号である。Ｄは、データドライバ２２が１本のデータラインＤに印加する信号である。ＬＣ１、ＬＣ２およびＬＣ２４０は、ＧＬ１、ＧＬ２およびＧＬ２４０に対応する画素に印加される電圧を示す図である。

図７に示すように、駆動シーケンスは、リセット期間、安定期間、書込み期間および表示処理期間を含む。リセット期間は、正極性のリセット期間と、負極性のリセット期間と、を含む。書込み期間は、正極性の書込み期間と、負極性の書込み期間と、を含む。

ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に印加する選択信号は、＋３０Ｖの７０μｓ／ラインのパルスで、非選択信号は−３０Ｖの７０μｓ／ラインのパルスである。スイッチング素子（ＴＦＴ）３２のゲートに選択信号を印加することにより、データラインおよび画素電極の電位にかかわらず、ＴＦＴ３２はオンして導通状態になる。また、ＴＦＴ３２のゲートに非選択信号を印加することにより、データラインおよび画素電極の電位にかかわらず、ＴＦＴ３２はオフして非導通状態になる。

リセット期間の前半の正極性のリセット期間では、全ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０にパルス幅７０μｓの選択信号（＋３０Ｖ）を同時に印加し、この印加に同期してすべてのデータラインＤに正極性のリセット電圧を印加する。正極性のリセット電圧は、液晶をホメオトロピック状態にする電圧であり、ここでは＋４０Ｖであるとする。これにより、全ＴＦＴ３２がオンし、全画素電極３１に＋４０Ｖが印加される。共通電極はグランドに接続されているので、全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に＋４０Ｖが印加される。全ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０への選択信号（＋３０Ｖ）の印加が終了すると、全ゲートラインには非選択信号（−３０Ｖ）が印加されるので、全ＴＦＴ３２はオフ状態になり、この時の液晶の状態が維持される。正極性のリセット期間は、１６．８ｍｓであり、その間全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に＋４０Ｖが印加される状態が維持される。

リセット期間の後半の負極性のリセット期間では、全ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０にパルス幅７０μｓの選択信号（＋３０Ｖ）を同時に印加し、この印加に同期して全データラインＤに負極性のリセット電圧を印加する。負極性のリセット電圧は、液晶をホメオトロピック状態にする電圧であり、ここでは−４０Ｖであるとする。これにより、全ＴＦＴ３２がオンし、全画素電極３１に−４０Ｖが印加される。共通電極はグランドに接続されているので、全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に−４０Ｖが印加される。全ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０への選択信号（＋３０Ｖ）の印加が終了すると、全ゲートラインには非選択信号（−３０Ｖ）が印加されるので、全ＴＦＴ３２はオフ状態になり、この状態が維持される。負極性のリセット期間は、１６．８ｍｓであり、その間全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に−４０Ｖが印加される状態が維持される。

以上のようにして、リセット期間では、全画素に同時に、パルス幅が３３．６ｍｓの±４０Ｖ（＋４０Ｖが１６．８ｍｓ、−４０Ｖが１６．８ｍｓ）のリセット電圧が全画素に、同時に印加される。これにより、リセット期間では、全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０がホメオトロピック状態になる。

安定期間では、全ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０にパルス幅７０μｓの選択信号（＋３０Ｖ）を同時に印加する。安定期間の間、全データラインＤに０Ｖの安定化電圧を印加する。これにより、全ＴＦＴ３２がオンし、全画素電極３１に０Ｖが印加され、全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に０Ｖが印加される状態になる。安定期間は、例えば、１６．８ｍｓの長さを有する。

前述のように、コレステリック液晶に高電圧を印加してホメオトロピック状態にし、その後印加電圧を急激に小さくすると、プレーナ状態になる。したがって、安定期間に安定化電圧（０Ｖ）が印加されると、全画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０はプレーナ状態になる。なお、ここでは、安定化電圧を０Ｖとしたが、プレーナ状態になる電圧であればよい。

書込み期間の前半の正極性の書込み期間では、ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に、パルス幅７０μｓの選択信号（＋３０Ｖ）を順に印加するスキャン動作を行う。そして、各ゲートラインへの選択信号の印加に同期して、全データラインに、そのゲートラインにＴＦＴを介して接続される画素の表示データに対応する正極性のデータ電圧を印加する。正極性のデータ電圧は、プレーナ状態の液晶を、そのままプレーナ状態に維持するか、プレーナ状態とフォーカルコニック状態が混在した状態にするか、ほとんどフォーカルコニック状態にするか、に応じて決定され、ここでは０〜＋２５Ｖである。正極性のデータ電圧は、プレーナ状態に維持する場合には０Ｖであり、ほとんどフォーカルコニック状態にする場合には＋２５Ｖである。プレーナ状態とフォーカルコニック状態が混在した状態にする場合は、正極性のデータ電圧は、０〜＋２５Ｖの間の電圧で混在率に応じて決定する。

図７に示すように、ゲートラインＧＬ１に選択信号が印加されるのと同期して、全データラインＤに、１ライン目の画素の表示データに対応する正極性のデータ電圧を印加する。これにより、ゲートラインＧＬ１に接続される１ライン目のＴＴＦＴ３２がオンし、１ライン目の画素電極３１に、対応するデータラインの正極性のデータ電圧が印加される。したがって、１ライン目の画素の液晶ＬＣ１に正極性のデータ電圧が印加される。

選択信号のパルス幅は７０μｓであり、ゲートラインＧＬ１への選択信号の印加が終了すると、ゲートラインＧＬ１に接続される１ライン目のＴＴＦＴ３２はオフし、１ライン目の画素電極３１に印加されている正極性のデータ電圧はそのまま維持される。したがって、１ライン目の画素の液晶ＬＣ１に正極性のデータ電圧が印加されている状態が維持され、この状態は、ゲートラインＧＬ１に再び選択信号が印加されるまで続く。

ゲートラインＧＬ１への選択信号の印加が終了すると、ゲートラインＧＬ２への選択信号の印加が行われ、それに同期して、全データラインＤに、２ライン目の画素の表示データに対応する正極性のデータ電圧を印加する。これにより、ゲートラインＧＬ２に接続される２ライン目のＴＴＦＴ３２がオンし、２ライン目の画素電極３１に、対応するデータラインの正極性のデータ電圧が印加され、２ライン目の画素の液晶ＬＣ２に正極性のデータ電圧が印加される。２ライン目の画素の液晶ＬＣ２に正極性のデータ電圧が印加されている状態は、ゲートラインＧＬ２に再び選択信号が印加されるまで続く。

以下、２４０本目のゲートラインまで順次選択信号を印加し、同様の動作を繰り返す。選択信号のパルス幅が７０μｓであるから、正極性の書込みを行うための選択信号の印加は、７０μｓ×２４０＝１６．８ｍｓで終了する。最後のゲートラインＧＬ２４０への選択信号の印加が終了すると、１番目のゲートラインＧＬ１への負極性の書込みを開始する。

書込み期間の後半の負極性の書込み期間では、ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に、パルス幅７０μｓの選択信号（＋３０Ｖ）を順に印加するスキャン動作を行う。そして、各ゲートラインへの選択信号の印加に同期して、全データラインに、そのゲートラインにＴＦＴを介して接続される画素の表示データに対応する負極性のデータ電圧を印加する。負極性のデータ電圧は、正極性のデータ電圧の逆極性で電圧は同じである。

負極性の書込み期間では、正極性の書込み期間と同様に、ゲートラインＧＬ１に選択信号が印加されるのと同期して、全データラインＤに、１ライン目の画素の表示データに対応する負極性のデータ電圧を印加する。これにより、ゲートラインＧＬ１に接続される１ライン目のＴＴＦＴ３２がオンし、１ライン目の画素電極３１に、対応するデータラインの負極性のデータ電圧が印加され、１ライン目の画素の液晶ＬＣ１に負極性のデータ電圧が印加される。

以下、２４０本目のゲートラインまで順次選択信号を印加し、同様の動作を繰り返す。これにより、各ラインの画素の液晶に負極性のデータ電圧が印加される。
各ラインの正極性の書込み期間は、負極性のデータ電圧が印加されるまで続くので、各ラインの画素の液晶に正極性のデータ電圧が印加された期間は、１６．８ｍｓであり、ラインごとに７０μｓずつシフトすることになる。

表示処理期間では、負極性の書込み期間が終了したラインのゲートラインから順に、所定幅の選択信号（＋３０Ｖ）の印加を開始し、最後のゲートラインＧＬ２４０への選択信号（＋３０Ｖ）の印加が終了した時点で、表示処理期間が終了する。表示処理期間中、全データラインには維持電圧が印加される。具体的には、ゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に、非常に長い所定幅の選択信号（＋３０Ｖ）を、７０μｓずつシフトしながら順に印加するスキャン動作を行う。維持電圧は、液晶の状態を変化させない電圧であり、ここでは０Ｖである。これにより、各ラインの画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０は、順次０Ｖが印加される状態になる。

図７に示すように、表示処理期間で、ゲートラインＧＬ１に選択信号が印加されると、ゲートラインＧＬ１に接続される１ライン目のＴＴＦＴ３２がオンし、１ライン目の画素電極３１に、０Ｖが印加され、１ライン目の画素の液晶ＬＣ１に０Ｖが印加される。以下、最後のゲートラインＧＬ２４０まで順次選択信号を印加し、全ラインの画素の液晶ＬＣ１、ＬＣ２、…、ＬＣ２４０に０Ｖが印加される。最後のゲートラインＧＬ２４０を除く各ゲートラインＧＬ１、ＧＬ２、…には、選択信号（＋３０Ｖ）の印加が終了した時点で、それぞれのゲートラインに非選択電圧（−３０Ｖ）が印加される。これにより、ＴＦＴ３２はラインごとに順次オフ状態になる。

各ラインの負極性の書込み期間は、維持電圧が印加されるまで続くので、各ラインの画素の液晶に負極性のデータ電圧が印加された期間は、１６．８ｍｓであり、ラインごとに７０μｓずつシフトすることになる。また、維持電圧を印加するために、各ゲートラインに選択信号を印加する時間は、所定幅に対応する時間であり、全ゲートラインで同じである。

表示処理期間が終了するのは、１ライン目の維持電圧の印加が開始されてから、１６．８ｍｓ＋所定幅に対応する時間後である。後述するように、所定幅に対応する時間は、データラインに維持電圧（０Ｖ）を印加した場合に、画素に実際に印加される電圧が、長時間印加されても画素の液晶状態を変化させない電圧になるのに十分な時間である。

各画素の液晶は０Ｖが印加される状態になると、その時点の状態に応じた状態へと遷移しその状態を維持する。これにより、書込み期間において、データ電圧により設定された各画素の状態、すなわち表示画像が維持される。

以上の一連の処理を行って表示画像を書換えた後、次に表示画像を書換えるまで、表示処理期間終了後の状態が維持される。表示画像が維持される時間は、アプリケーションに応じて定められ、長い場合には数日から数週間以上になる場合もあり得る。そのため、表示処理期間終了後は、表示画像を書換えるまで、実施形態のカラー表示装置への電源供給を停止してもよい。これにより、消費電力ゼロの状態で、表示画像を維持できる。

図８は、ゲートラインに選択電圧を印加してＴＦＴを導通させ、データラインと画素電極を接続した場合の液晶に印加される電圧の変化を説明する図である。

各画素は、コモン電極と画素電極の間に挟持した液晶を有しており、容量（コンデンサ）と等価である。液晶の印加電圧が０Ｖで、データラインに電圧Ｄ１を印加して、ゲートラインに非選択電圧（−３０Ｖ）から選択電圧（＋３０Ｖ）に変化するパルス状の選択信号ＳＷを印加すると、ＴＦＴが導通して画素電極がデータラインに接続される。これに応じて液晶に相当する容量が充電され、液晶の電圧Ｖが０Ｖから上昇を開始する。この時の電圧変化の時定数は画素の液晶の容量と、データラインおよびＴＦＴの抵抗などにより決定される。液晶の電圧Ｖは、データラインの電圧Ｄ１に向かって上昇するが、選択信号ＳＷが非選択電圧になると、その時点の電圧が保持される。図８に示すように、選択信号のパルス幅がＳＷで示すように短い場合には、液晶の電圧Ｖは十分に上昇しないが、選択信号のパルス幅がＳＷ’で示すように長い場合には、液晶の電圧はＶ’で示すように更に上昇し、Ｄ１に近づく。

同様に、液晶の電圧Ｖが所定の電圧値（図８では正の電圧）で、データラインに０Ｖを印加して、ゲートラインに選択信号ＳＷを印加すると、ＴＦＴが導通して画素電極がデータラインに接続される。これに応じて液晶に相当する容量は放電され、液晶の電圧Ｖが０Ｖに向かって低下する。この場合も、液晶の電圧Ｖは、選択信号ＳＷが非選択電圧になると、その時点の電圧が保持される。そのため、選択信号ＳＷの幅が狭いと、液晶の電圧Ｖは十分に低下せず、０Ｖよりかなり大きな電圧が維持される。もし、選択信号ＳＷの幅がＳＷ’’で示すように広い場合には、液晶の電圧ＶはＶ’ ’で示すように更に低下し、０Ｖに近づく。

前述のように、コレステリック液晶は、印加電圧が小さい場合には長時間その状態を維持する。しかし、実際には、微小な電圧でも非常に長時間印加された場合には、液晶の状態を変化させることが起きる。上記のように、実施形態のコレステリック液晶表示装置は、表示処理期間終了後、非常に長い時間表示を維持される場合がある。この場合、表示処理期間終了後の液晶の電圧が０Ｖでないと、液晶の状態が変化して、表示が変化することが起こり得る。

そこで、第１実施形態では、表示処理期間において複数のゲートラインに印加される選択信号がオーバーラップするようにして、各ラインに印加する選択信号の幅を長くしている。これにより、表示処理期間をあまり長くせずに、各液晶に０Ｖが印加される時間が長くなり、表示処理期間終了後の液晶の電圧を、ほぼ０Ｖにすることが可能になり、書換えた表示は変化しない。

以上説明したように、第１実施形態のカラー表示装置は、ＴＦＴ型の表示素子を使用し、表示画像の書換えを、初期状態をプレーナ状態にするコンベンショナル駆動方法で行う。言い換えれば、図４の（Ｂ）のＰで示すグラフの左側の部分を利用して階調表示を行う。第１実施形態では、表示画像の書換えを、正極性のリセット期間と、負極性のリセット期間と、安定期間と、正極性の書込み期間と、負極性の書込み期間と、表示処理期間と、に分けて行う。これにより、単純マトリクス方式で行う場合に比べて、書換えを比較的短時間で行え、確実なリセット電圧の印加および確実なデータ書込みが可能となり、表示品質に優れた表示が可能となる。さらに、液晶への電圧印加が正極性と負極性の同じ電圧のパルスで行われるため、液晶の分極を防止でき、ＤＣバイアスの抑制による焼付きを軽減して、信頼性の向上が図れ、明るさ、コントラスト比に優れたカラー表示を長期間安定して行える。また、リセット期間においては、全画素を同時選択してリセット電圧を印加するので、リセット処理に要する時間の短縮が可能となり、書換え時間の短縮が可能である。

［第２実施形態］
以下、第２実施形態のカラー液晶表示装置を説明する。第２実施形態のカラー液晶表示装置は、第１実施形態のカラー表示装置に対して、駆動シーケンスのみが異なる。駆動シーケンス以外の部分は、第１実施形態のカラー表示装置と同じであるため、同じ部分については説明を省略する。

図９は、第２実施形態における主な波形を示す図であり、第１実施形態における波形を示した図７に対応する。

第２実施形態の駆動シーケンスは、図７の第１実施形態の駆動シーケンスと比べて、リセット期間におけるゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に印加する信号およびデータラインＤに印加する信号のみが異なり、他の部分は同じである。

第２実施形態では、リセット期間および安定期間の最初の所定時間の間、すべてのゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に印加する信号を＋３０Ｖに維持する。全データラインＤに印加する信号は、前半の正極性のリセット期間においては＋４０Ｖに、後半の負極性のリセット期間においては−４０Ｖに、安定期間においては、０Ｖにする。これにより、リセット期間および安定期間において、全画素に、第１実施形態と同じ正負のリセット電圧および安定電圧を印加することができる。

安定期間の最初の所定時間は、７０μｓ以上であればよいが、より長いことが望ましい。前述のように、各画素は、容量と等価であり、液晶にデータラインに印加した電圧が印加される状態になるには時間を要する。安定期間は、リセット期間においてホメオトロピック状態になった液晶をプレーナ状態にする期間である。安定期間に液晶の電圧が０Ｖより若干異なった電圧になっても、液晶はプレーナ状態になる。しかし、安定期間において設定される液晶の電圧が変動すると、書込み期間において書き込まれる液晶の電圧に影響する。そのため、第２実施形態では、安定期間において、ゲートラインに選択信号を印加する時間を長くして、全画素の液晶に安定化電圧（０Ｖ）が印加されるようにしている。

第２実施形態では、第１実施形態に比べて、リセット期間の間、全スイッチング素子（ＴＦＴ３２）をオン状態に維持するので、より確実なリセット電圧の印加が可能となり、リセット不良を抑制できると共に、スイッチング素子（ＴＦＴ３２）のオン・オフ回数を低減できるので、その分消費電力を低減できる。

［第３実施形態］
以下、第３実施形態のカラー液晶表示装置を説明する。第３実施形態のカラー液晶表示装置は、第１および第２実施形態のカラー表示装置に対して、駆動シーケンスのみが異なる。駆動シーケンス以外の部分は、第１および第２実施形態のカラー表示装置と同じであるため、同じ部分については説明を省略する。

図１０は、第３実施形態における主な波形を示す図であり、第１実施形態における波形を示した図７および第２実施形態における波形を示した図９に対応する。

第３実施形態の駆動シーケンスは、第１および第２実施形態の駆動シーケンスと比べて、リセット期間におけるゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に印加する信号およびデータラインＤに印加する信号のみが異なり、他の部分は同じである。

第３実施形態では、リセット期間および安定期間の間、すべてのゲートラインＧＬ１、ＧＬ２、…、ＧＬ２４０に印加する信号を＋３０Ｖに維持する。全データラインＤに印加する信号は、前半の正極性のリセット期間においては＋４０Ｖに、後半の負極性のリセット期間においては−４０Ｖに、安定期間においては、０Ｖにする。これにより、リセット期間および安定期間において、全画素に、第１実施形態と同じ正負のリセット電圧および安定電圧を印加することができる。また、正極性の書込み期間において、１番目のゲートラインＧＬ１に印加される選択信号は、安定期間に印加される＋３０Ｖがそのまま印加されることになる。

第３実施形態では、第２実施形態よりも、リセット期間および安定期間におけるＴＦＴ３２のオン・オフ回数を一層低減できるので、その分消費電力を低減できる。

第１から第３実施形態では、各画素に、リセット期間において、正極性のリセット電圧と負極性のリセット電圧、書込み期間において、正極性のデータ電圧と負極性のデータ電圧をそれぞれこの順番に印加した。しかし、正極性と負極性のパルスの印加順は、適宜変更することが可能である。次に説明する第４および第５実施形態は、正極性と負極性のパルスの印加順を変更した例である。

［第４実施形態］
以下、第４実施形態のカラー液晶表示装置を説明する。第４実施形態のカラー液晶表示装置は、第１から第３実施形態のカラー表示装置に対して、駆動シーケンスのみが異なる。駆動シーケンス以外の部分は、第１から第３実施形態のカラー表示装置と同じであるため、同じ部分については説明を省略する。

図１１は、第４実施形態における主な波形を示す図であり、第１実施形態における波形を示した図７、第２実施形態における波形を示した図９および第３実施形態における波形を示した図１０に対応する。

第４実施形態の駆動シーケンスは、第２実施形態の駆動シーケンスと比べて、正極性の書込み期間と負極性の書込み期間の順番のみが異なり、他の部分は同じである。

第４実施形態では、リセット期間における正負のリセット電圧の印加順と、書込み期間における正負のデータ電圧の印加順を変えているため、液晶のＤＣバイアスを抑制して焼付きを軽減して、信頼性の向上が図れる。

［第５実施形態］
以下、第５実施形態のカラー液晶表示装置を説明する。第５実施形態のカラー液晶表示装置は、第１から第４実施形態のカラー表示装置に対して、駆動シーケンスのみが異なる。駆動シーケンス以外の部分は、第１から第４実施形態のカラー表示装置と同じであるため、同じ部分については説明を省略する。
第５実施形態のカラー表示装置も、第２実施形態のカラー表示装置と、駆動シーケンスのみが異なり、他の部分は同じである。

図１２は、第５実施形態の液晶表示装置における主な波形を示す図である。具体的には、図１２において、ＧＬ１およびＧＬ２４０は、ゲートドライバ２１からゲートラインＧＬ１およびＧＬ２４０に印加される信号である。Ｄは、データドライバ２２がデータラインＤに印加する信号である。ＬＣ１およびＬＣ２４０は、ＧＬ１およびＧＬ２４０に対応する画素に印加される電圧を示す図である。

第５実施形態の駆動シーケンスは、第２実施形態の駆動シーケンスと比べて、表示する画像ごとに、リセット期間および書込み期間における、正極性と負極性の期間の順番を変えることが異なり、他の部分は同じである。例えば、前の画像を書換える時に、正極性のリセット期間と負極性のリセット期間、および正極性の書込み期間と負極性の書込み期間の順番であったとする。次に画像を書換える時には、図１２に示すように、負極性のリセット期間と正極性のリセット期間、および負極性の書込み期間と正極性の書込み期間の順番とする。

第５実施形態でも、前後の画像を書換えで、正負の電圧の印加順を変えているため、液晶のＤＣバイアスを抑制して焼付きを軽減して、信頼性の向上が図れる。

図１１および図１２に示した第４および第５実施形態は、第２実施形態の駆動シーケンスを変更した場合の例を示したが、第１および第３実施形態の場合にも適用可能である、また、第４実施形態と第５実施形態を組み合わせることも可能である。例えば、前の画像を書換える時に、正極性のリセット期間と負極性のリセット期間、および負極性の書込み期間と正極性の書込み期間の順番であったとする。次に画像を書換える時には、負極性のリセット期間と正極性のリセット期間、および正極性の書込み期間と負極性の書込み期間の順番とする。

また、同時選択によるリセット電圧および安定化電圧の印加は、全画素の同時選択による例を説明したが、これに限定されるものではなく、複数のゲートラインの同時選択によっても同じ効果を得ることが可能である。

また、第１から第５実施形態では、表示処理期間において、所定幅の選択信号（＋３０Ｖ）を順に印加するスキャン動作を行った。このため、維持電圧を印加するための選択信号は、７０μｓずつシフトしていた。表示処理期間中、全データラインには維持電圧（０Ｖ）が印加されており、スキャン動作が終了したゲートラインへの選択信号の印加を続けても特に問題は発生しない。

そこで、図１３に示すように、表示処理期間中に、スキャン動作が終了したゲートラインへの選択信号の印加を続け、最後のゲートラインへの所定幅の選択信号の印加が終了した時点で、ゲートドライバ２１からの出力を停止するようにしてもよい。具体的には、ゲートドライバ２１からの出力をネゲートし、全ゲートラインに接続される全出力を０Ｖまたはハイインピーダンス状態にする。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
コモン電極、マトリクス状に配置された画素電極、前記コモン電極と前記画素電極の間のコレステリック液晶材料が配置された液晶層、および前記画素電極に対する電圧の印加を制御するスイッチング素子を含む液晶表示素子と、
前記コモン電極と前記画素電極との間に印加する電圧を制御する駆動回路と、を備え、
前記駆動回路は、前記コレステリック液晶材料に対して、リセット電圧、安定化電圧、データ電圧、及び維持電圧を順次印加し、且つ、前記維持電圧を印加している間、複数のラインの前記画素電極に対応する前記スイッチング素子をオン状態に維持する、ことを特徴とする液晶表示装置。
（付記２）
前記コレステリック液晶材料は、
前記リセット電圧の印加によりホメオトロピック状態に、
前記安定化電圧の印加によりプレーナ状態に、
前記データ電圧の印加により、プレーナ状態と、プレーナ状態およびフォーカルコニック状態の混在状態、あるいはフォーカルコニック状態のいずれかである表示状態に、
前記維持電圧の印加により、前記表示状態を維持する状態になる付記１記載の液晶表示装置。
（付記３）
前記リセット電圧の印加は、正極性のリセット電圧の印加と、負極性のリセット電圧の印加と、を備え、
前記データ電圧の印加は、正極性のデータ電圧の印加と、負極性のデータ電圧の印加と、を備える付記１または２記載の液晶表示装置。
（付記４）
前記正極性のリセット電圧の印加および前記負極性のリセット電圧の印加の順番と、前記正極性のデータ電圧の印加および前記負極性のデータ電圧の印加の順番が、異なる付記３記載の液晶表示装置。
（付記５）
前記正極性および負極性のリセット電圧の印加および前記正極性および負極性のデータ電圧の印加の順番が、表示画像の書換えごとに異なる付記３記載の液晶表示装置。
（付記６）
前記安定化電圧および前記維持電圧は、ほぼゼロである付記１から５のいずれか記載の液晶表示装置。
（付記７）
前記液晶表示素子は、
第１の方向に伸びる複数のゲートラインと、
前記第１の方向と垂直な第２の方向に伸びる複数のデータラインと、を備え、
前記画素電極は、前記複数のゲートラインと前記複数のデータラインの交差部に対応してマトリクス状に配置され、
前記スイッチング素子は、各画素電極と各データライン間に接続され、対応する前記ゲートラインに印加される信号により制御され、
前記駆動回路は、前記複数のゲートラインを駆動するゲートドライバおよび前記複数のデータラインを駆動するデータドライバを制御する付記１から６のいずれか記載の液晶表示装置。
（付記８）
前記維持電圧の印加は、前記複数のゲートラインのうちの少なくとも２本以上のゲートラインに選択信号を印加し、前記少なくとも２本以上のゲートラインに接続された前記スイッチング素子をすべてオン状態にして、前記維持電圧の印加は、オン状態の前記スイッチング素子に接続される全画素に同時に行う付記７記載の液晶表示装置。
（付記９）
前記リセット電圧の印加および前記安定化電圧の印加は、前記複数のゲートラインのうちの少なくとも２本以上のゲートラインに選択信号を印加し、前記少なくとも２本以上のゲートラインに接続された前記スイッチング素子をすべてオン状態にして、オン状態の前記スイッチング素子に接続される全画素に同時に行う付記７または８記載の液晶表示装置。
（付記１０）
コモン電極と、マトリクス状に配置された画素電極との間にコレステリック液晶材料が配置された液晶層と、前記画素電極に対する電圧の印加を制御するスイッチング素子と、を備える液晶表示素子の駆動方法であって、
表示のため、前記コモン電極と前記画素電極の間に、
リセット電圧、
前記コレステリック液晶を初期状態にするための前記リセット電圧より小さい安定化電圧、
データ電圧、および
前記コレステリック液晶の状態を変化させない維持電圧、を順次印加し、
前記維持電圧を印加している間、複数のラインの前記画素電極に対応する前記スイッチング素子をオン状態に維持する、ことを特徴とする液晶表示素子の駆動方法。

１０ 表示素子
２１ ゲートドライバ
２２ データドライバ
２３ 駆動制御回路
３１ 画素電極
３２ スイッチング素子（ＴＦＴ）
３３ ゲートライン
３４ データライン

Claims (8)

1. コモン電極、マトリクス状に配置された画素電極、前記コモン電極と前記画素電極の間のコレステリック液晶材料が配置された液晶層、および前記画素電極に対する電圧の印加を制御するスイッチング素子を含む液晶表示素子と、
   前記コモン電極と前記画素電極との間に印加する電圧を制御する駆動回路と、を備え、
   前記駆動回路は、前記コレステリック液晶材料に対して、リセット電圧、安定化電圧、データ電圧、及び維持電圧を順次印加し、且つ、前記維持電圧を印加している間、複数のラインの前記画素電極に対応する前記スイッチング素子をオン状態に維持する、ことを特徴とする液晶表示装置。
2. 前記コレステリック液晶材料は、
   前記リセット電圧の印加によりホメオトロピック状態に、
   前記安定化電圧の印加によりプレーナ状態に、
   前記データ電圧の印加により、プレーナ状態と、プレーナ状態およびフォーカルコニック状態の混在状態、あるいはフォーカルコニック状態のいずれかである表示状態に、
   前記維持電圧の印加により、前記表示状態を維持する状態になる請求項１記載の液晶表示素子。
3. 前記リセット電圧の印加は、正極性のリセット電圧の印加と、負極性のリセット電圧の印加と、を備え、
   前記データ電圧の印加は、正極性のデータ電圧の印加と、負極性のデータ電圧の印加と、を備える請求項１または２記載の液晶表示素子。
4. 前記正極性のリセット電圧の印加および前記負極性のリセット電圧の印加の順番と、前記正極性のデータ電圧の印加および前記負極性のデータ電圧の印加の順番が、異なる請求項３記載の液晶表示素子。
5. 前記正極性および負極性のリセット電圧の印加および前記正極性および負極性のデータ電圧の印加の順番が、表示画像の書換えごとに異なる請求項３記載の液晶表示素子。
6. 前記液晶表示素子は、
   第１の方向に伸びる複数のゲートラインと、
   前記第１の方向と垂直な第２の方向に伸びる複数のデータラインと、を備え、
   前記画素電極は、前記複数のゲートラインと前記複数のデータラインの交差部に対応してマトリクス状に配置され、
   前記スイッチング素子は、各画素電極と各データライン間に接続され、対応する前記ゲートラインに印加される信号により制御され、
   前記駆動回路は、前記複数のゲートラインを駆動するゲートドライバおよび前記複数のデータラインを駆動するデータドライバを制御する請求項１から５のいずれか一項に記載の液晶表示素子。
7. 前記複数のゲートラインのうちの少なくとも２本以上のゲートラインに選択信号を印加し、前記少なくとも２本以上のゲートラインに接続された前記スイッチング素子をすべてオン状態にして、前記維持電圧の印加は、オン状態の前記スイッチング素子に接続される全画素に同時に行う請求項６記載の液晶表示素子。
8. コモン電極と、マトリクス状に配置された画素電極との間にコレステリック液晶材料が配置された液晶層と、前記画素電極に対する電圧の印加を制御するスイッチング素子と、を備える液晶表示素子の駆動方法であって、
   表示のため、前記コモン電極と前記画素電極の間に、
   リセット電圧、
   前記コレステリック液晶を初期状態にするための前記リセット電圧より小さい安定化電圧、
   データ電圧、および
   前記コレステリック液晶の状態を変化させない維持電圧、を順次印加し、
   前記維持電圧を印加している間、複数のラインの前記画素電極に対応する前記スイッチング素子をオン状態に維持する、ことを特徴とする液晶表示素子の駆動方法。

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