JP2012119408A - 半導体素子、半導体光素子及び半導体集積素子 - Google Patents

Abstract

【課題】素子を駆動したときに素子内部で発生する熱を速やかに素子外へ排出することができ、かつ、それを行うためのコストや消費電力の上昇を抑えることができる半導体素子、半導体光素子及び半導体集積素子を提供する。
【解決手段】例えば、ｎ型半導体基板１３上に形成された、ｐ型半導体層１７とｎ型半導体層１２の間の活性層１１の領域で、電子とホールが再結合することにより動作する半導体レーザにおいて、電子とホールが再結合する活性層１１の領域よりもｎ型半導体基板１３側に、トンネル接合層１６を形成した構成とする。
【選択図】図１

Description

本発明は、ダイオードなどの半導体素子や、光ファイバ通信、光計測、光記録媒体の読み書きなどで用いられる半導体レーザをはじめとする半導体光素子や、半導体レーザなどを同一半導体基板上にモノリシック集積して成る半導体集積光源などの半導体集積素子に関し、特に電流注入型の素子において発生する熱の素子外部への効率的な輸送に関するものである。

半導体素子では、キャリア（電子・正孔）がエネルギーの高い準位から低い準位に遷移する際の発熱や、素子抵抗による発熱により、素子駆動時の温度が環境温度よりも上昇する。［非特許文献１］に記載されているように、物質中の熱伝導は、金属ではキャリア系により、半導体や絶縁体では主にフォノン系によるものであることが知られている。金属中のキャリア（電子）はフォノンに比べて移動速度が速く、平均自由行程が長いので、一般的に半導体や絶縁体は金属などに比べ熱伝導率が低い。そのため、金属などと比べ半導体素子では温度勾配が生じやすく、半導体レーザなどでは、キャリアの再結合が生じる活性層付近の温度と、基板下部などの放熱面の温度との差が大きい。

一方、［非特許文献１］に記載されているように、異種の導体の接触面を通して電流を流したとき、その接触面のエネルギー準位差によりジュール熱以外の熱の発生や吸収が起こるペルチェ（またはペルティエ）効果が知られている。この現象を用いた熱電素子（ペルチェ素子）などが実用化されており、各種冷却装置などに応用されている。

半導体素子は温度により特性が変化することが知られている。例えば、半導体レーザにおいては、温度上昇により閾値電流が上昇し、量子効率が低下するため、同じ光出力を得るための注入電流量は高温になるほど多くなる。また、温度変化が生じると最大利得が得られる波長（利得ピーク波長）や屈折率も変化するため、一定の特性を得るためには温度を安定化させることが必要となる。また、素子寿命を短期に推定するために高電流（または電圧）、高温の高負荷条件での連続駆動がしばしば行われている。これはすなわち高い温度が素子寿命の劣化速度を速めているからである。

例えば、光ファイバ通信においては、波長多重通信方式のために、発振波長の精度が重要となるため、半導体レーザをはじめとする半導体光素子をペルチェ素子上に搭載し、温度を安定化することが行われている。しかしながら、ペルチェ素子を用いることは光素子モジュールの高コスト化や消費電力の上昇を招くため、半導体光素子にペルチェ素子をモノリシック集積する研究がおこなわれている。［非特許文献２］には、図８に示すようにＧａＡｓ基板であるｎ型半導体基板１上の半導体レーザ発光領域（活性層２の領域）の両脇の基板１側において、ｐ型半導体層４上のＬＤ電極４と下部の基板側電極６の間で流すＬＤ駆動電流Ｉ₁の向きとは逆向きのクーリング電流Ｉ₂を、基板１上のクーリング電極５と下部の基板側電極６との間で流すことにより、ペルチェ効果を得る構造が示されている。

一方、半導体のｐ型不純物のドーピング濃度の高いｐ＋型半導体層と、半導体のｎ型不純物のドーピング濃度の高いｎ＋型半導体層との接合を用いることでトンネル接合と呼ばれる電流の注入方法が知られており、この方法が［非特許文献３］では、多段に活性層を重ねる構造の半導体レーザなどで応用されている。

半導体工学 高橋清著 森北出版株式会社 １０章・半導体の熱電的性質 S. Hava, R. G. Hunsperger, and H. B. Sequeira, "Monolithically Peltier-Cooled Laser Diodes," Journal of Lightwave Technology, vol, LT-2, No. 2, April 1984, pp.175-180. J. P. van der Ziel and W. T. Tsang, "Integrated multilayer GaAs lasers separated by tunnel junctions," Appl. Phys. Lett., 41(6), 1982, pp. 499-501

半導体素子を駆動すると、駆動電流により発熱し半導体素子の特性劣化を引き起こす。また、熱は素子の劣化速度を速め素子寿命を短くすることにもつながる。これらを回避するため、ペルチェ素子を始めとする冷却素子などが用いられているが、それらの素子を用いることは光素子モジュールの高コスト化や消費電力の上昇を招く。これを回避するために半導体光素子にペルチェ素子をモノリシック集積する構造が提案されているが、この集積素子には駆動電流とは別の電流も流す必要があった。

図９は従来の一般的な半導体レーザのエネルギーバンドを説明する図である。通常、半導体レーザはｐ型半導体層とｎ型半導体層の接合（ｐｎ接合）、またはｐ型半導体層とｎ型半導体層の間にｉ型半導体層（不純物を含まない真性半導体層）を挟んだｐｉｎ構造を用いて作られる。図９では、ｎ型半導体層（ｎ型半導体基板）１とｐ型半導体層３の間に、ｉ型の分離ヘテロ構造（ＳＣＨ）層８（光閉じ込め層とも言う）と多層量子井戸構造７よりなる活性層２が挟まれた構造となっている。

この半導体レーザを駆動するために駆動電流を流すと、ｐ型半導体層３ではホールが、ｎ型半導体層（ｎ型半導体基板）１では電子が、半導体層１，３の外側から内側（接合面）に向って流れ、これらの電子またはホールがエネルギー準位の低い場所へ遷移したり再結合したりした際に低下、消滅するエネルギーが、光または熱となって放出される。電子とホールの流れが共に外から内向きであるため、キャリア（ｐ型半導体層３ではホール、ｎ型半導体層１では電子）の熱輸送による熱エネルギーの半導体外への放出を行うことができない。

したがって、キャリアによる吸熱と発熱、すなわちペルチェ効果を用いた冷却器を形成するためには、図８に示す従来例のように、ＬＤ駆動電流Ｉ₁とは逆向きのクーリング電流Ｉ₂を流して、強制的に内側から外側に向かうキャリアの流れを作る必要がある。図８の構造の場合、単純にはペルチェ効果により素子を冷却する電流成分は、クーリング電流Ｉ₂とＬＤ駆動電流Ｉ₁の差となるため、大きなクーリング電流Ｉ₂を流す必要がある。しかし、電流量が大きくなると、素子抵抗による発熱も増加するため、結果として、ＬＤ駆動電流Ｉ₂が小さい領域でのみ効果を得ることができるなどの制約が生じる可能性がある。

また、半導体レーザなどでは、発振波長の精度向上のために温度を精密に制御する必要がある場合にはペルチェ素子を使用する必要が生じるが、その場合においても活性層付近の温度と基板下部または上部の放熱面との温度差が大きいと、その分ペルチェ素子により低温に冷却しなければならなくなるため消費電力が上昇する。したがって、高温環境下での動作、消費電力の低減のためには、半導体素子を駆動することにより素子内部で発生した熱を速やかに素子外に排出することが必要であり、かつ、それを行うためのコストや消費電力の上昇を極力抑えた方法で実現することが望ましい。

したがって、本発明は上記の事情に鑑み、素子を駆動したときに素子内部で発生する熱を速やかに素子外へ排出することができ、かつ、それを行うためのコストや消費電力の上昇を抑えることができる半導体素子、半導体光素子及び半導体集積素子を提供することを課題とする。

上記課題を解決する第１発明の半導体素子は、半導体基板上に形成された、ｐ型半導体層とｎ型半導体層の間の空乏層もしくはｉ型半導体層の再結合領域で、電子とホールが再結合することにより動作する半導体素子において、
電子とホールが再結合する前記再結合領域よりも前記半導体基板側に、トンネル接合層が形成されていることを特徴とする。

また、第２発明の半導体素子は、第１発明の半導体素子において、
電子とホールが再結合する前記再結合領域から前記トンネル接合層までの距離が、電子とホールが再結合する前記再結合領域から半導体素子上面までの距離よりも近いことを特徴とする。

また、第３発明の半導体素子は、第１発明または第２発明の半導体素子において、
前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して前記ｎ型半導体基板の伝導帯エネルギーよりも低い伝導帯エネルギーを有する半導体層を、前記トンネル接合層のｎ＋型半導体層に用い、
前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して前記ｐ型半導体基板の荷電子帯エネルギーよりも低い荷電子帯エネルギーを有する半導体層を、前記トンネル接合層のｐ＋型半導体層に用いた
ことを特徴とする。

また、第４発明の半導体素子は、第１発明から第３発明の何れか１つの半導体素子において、
前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して伝導帯のエネルギーが前記ｎ型半導体基板よりも高い半導体層を、前記トンネル接合層と前記ｎ型半導体基板の間に挿入し、
前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して荷電子帯のエネルギーが前記ｐ型半導体基板よりも高い半導体層を、前記トンネル接合層と前記ｐ型半導体基板の間に挿入した
ことを特徴とする。

また、第５発明の半導体素子は、第１発明から第３発明の何れか１つの半導体素子において、
前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して伝導帯のエネルギーが前記ｎ型半導体基板以上の半導体層と前記ｎ型半導体基板以下の半導体層を交互に用いた超格子構造を、前記トンネル接合層と前記ｎ型半導体基板の間に挿入し、
前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して荷電子帯のエネルギーが前記ｐ型半導体基板以上の半導体層と前記ｐ型半導体基板以下の半導体層を交互に用いた超格子構造を、前記トンネル接合層と前記ｐ型半導体基板の間に挿入した
ことを特徴とする。

また、第６発明の半導体素子は、第１発明から第５発明の何れか１つの半導体素子において、
前記半導体基板としてｎ型半導体基板を用いた場合には、前記トンネル接合層のｐ＋型半導体層の荷電子帯のホールに対するエネルギーが、前記ｐ＋型半導体層の前記ｎ型半導体基板側とは反対側に隣接する半導体層の荷電子帯以上であり、
前記半導体基板としてｐ型半導体基板を用いた場合には、前記トンネル接合層のｎ＋型半導体層の伝導帯の電子に対するエネルギーが、前記ｎ＋型半導体層の前記ｐ型半導体基板側とは反対側に隣接する半導体層の伝導帯以上である
ことを特徴とする。

また、第７発明の半導体素子は、第１発明から第６発明の何れか１つの半導体素子において、
前記トンネル接合層を形成するｎ＋型半導体層とｐ＋型半導体層の少なくとも一方が、発光波長よりもバンドギャップ波長が短い半導体層であることを特徴とする。

また、第８発明の半導体光素子は、第１発明から第７発明の何れか１つの半導体素子であって、
前記半導体素子が、光導波路構造を有する半導体光素子であり、
前記トンネル接合層の幅が、前記光導波路構造の幅以上である
ことを特徴とする。

また、第９発明の半導体光素子は、第８発明の半導体光素子において、
前記半導体光素子が、半導体レーザまたは半導体光増幅器であることを特徴とする。

また、第１０発明の半導体集積素子は、第１発明から第７発明の半導体素子及び第８発明と第９発明の半導体光素子の何れかが、複数個、同一半導体基板上にモノリシック集積されていることを特徴とする。

本発明によれば、素子を駆動することにより素子（半導体素子、半導体光素子、半導体集積素子）の内部で発生する熱を、素子を駆動する電流以外の電流を用いることなく、効率的に素子外に排出することができる。そのため素子内部温度の上昇を防ぎ、温度特性を向上させることが可能となり、ペルチェ素子を必要としなくなるため、コスト削減や低消費電力化を図ることができる。また、ペルチェ素子を用いる場合であっても、素子内の温度勾配を低減できるため、ペルチェ素子への負担を軽減し消費電力を低下することが可能となる。

本発明の第１の実施形態に係る半導体レーザの構造を説明する図である。 本発明の第１の実施形態に係る半導体レーザのバンドダイアグラムを説明する図である。 本発明の第１の実施形態に係る半導体レーザのバンドダイアグラムを説明する図である。 本発明の第２の実施形態に係る半導体レーザの構造を説明する図である。 本発明の第２の実施形態に係る半導体集積光源の構造を説明する図である。 本発明の第３の実施形態に係る半導体レーザの構造を説明する図である。 本発明の第３の実施形態に係る半導体レーザの構造を説明する図である。 従来の半導体レーザの構造を説明する図である。 従来の一般的な半導体レーザのエネルギーバンドを説明する図である。

以下、本発明の実施の形態例を図面に基づいて詳細に説明する。

＜第１の実施形態＞
図１は本発明の第１の実施形態の原理を説明する図であり、本発明の第１の実施形態に係る半導体レーザの断面構造の模式図である。

図１に示すように、本実施形態の半導体レーザ（ＬＤ）は、導波路がリッジ構造により形成されており、横方向の光閉じ込めが、簡易的には活性層１１上部のｎ型半導体層１２がある領域と無い領域の等価屈折率差により実現されている構造となっている。

そして、本実施形態の半導体レーザは、ｎ型の半導体基板１３上にｎ＋型（＋はドーピング濃度が高いことを意味する）半導体層１４とｐ＋型半導体層１５との接合によるトンネル接合層１６を形成し、このトンネル接合層１６の上に比較的薄いｐ型半導体層１７を形成し、更にこのトンネル接合層１６（ｐ型半導体層１７）の上にｉ型の活性層１１の領域（ＳＣＨ層と多層量子井戸構造よりなる）を形成し、この活性層１１の上にｎ型半導体層１２を形成した構造となっている。すなわち、電子とホールが再結合する再結合領域である活性層１１よりもｎ型半導体基板１３側に、ｎ＋型半導体層１４とｐ＋型半導体層１５を接合して成るトンネル接合層１６が形成されている。

また、ｎ型半導体層１２の上にはＬＤ電極１８が形成され、ｎ型半導体基板１３の下には基板側電極１９が形成されている。したがって、本半導体レーザを駆動するＬＤ駆動電流Ｉは、基板下部の基板側電極１９と、素子上部のＬＤ電極１８の間で流れる。

図２は、図１の構造の半導体レーザにおけるエネルギーバンド構造およびキャリアの流れを説明する模式図である。

本実施形態の半導体レーザでは、ｎ型半導体基板１３としてｎ-ＩｎＰ基板（不純物濃度３×１０¹⁸ｃｍ^-3、厚さ１００μｍ）上にｎ-ＩｎＰ層（不純物濃度１×１０¹⁸ｃｍ^-3、厚さ０．５μｍ）を形成したものを用いている。また、ｎ＋型半導体層１４としてｎ＋-ＧａＩｎＡｓ層（不純物濃度５×１０¹⁹ｃｍ^-3、厚さ５０ｎｍ）、ｐ＋型半導体層１５としてｐ＋-ＩｎＡｌＡｓ層（不純物濃度３×１０¹⁹ｃｍ^-3、厚さ２０ｎｍ）、ｐ型半導体層１７としてｐ-ＩｎＰ層（不純物濃度８×１０¹⁷ｃｍ^-3、厚さ０．１μｍ）を用いている。活性層１１の構造は、圧縮歪ＩｎＧａＡｓＰの井戸と引張歪バリアよりなる５層の歪量子井戸（発光波長１．５μｍ）である多層量子井戸構造２１を、ＩｎＧａＡｓＰのＳＣＨ層２２で挟んだ構造となっている。活性層１１上にはｎ型半導体層１２としてｎ-ＩｎＰ層（不純物濃度１×１０¹⁸ｃｍ^-3、厚さ２μｍ）を成長している。簡単化のため図では省略しているが、ＬＤ電極１８の直下（ｎ型半導体層１２とＬＤ電極１８の間）にはｎ型の不純物濃度を高くしたコンタクト層を成長し金属電極（ＬＤ電極１８）と半導体（ｎ型半導体層１２）のオーミック接触が容易に得られるようにしている。

活性層１１に図２左側のｎ型半導体層１２側から電子が注入され、図２右側のｐ型半導体層１７側からホールが注入され、これらの電子とホールの再結合によりエネルギーが放出される点では、図９の通常の半導体レーザのバンド図の場合と同様である。

しかしながら、ｐ型半導体層１７の右側にｐ＋型半導体層１５とｎ＋型半導体層１４より成るトンネル接合層１６が形成され、さらにｎ型半導体基板１３と続いているため、トンネル接合層１６より右側では電子がキャリアとなりキャリアの流れが反転する。この際、ｎ＋型半導体層１３を、これに続くｎ型半導体層（ｎ型半導体基板１３）と伝導帯のエネルギー差（ΔＥｃ）が生じるようにすることで、電子はΔＥｃ分の熱エネルギーを吸収し、電子の流れによって熱エネルギーが活性層１１から離れる方向に輸送される。最終的に半導体（ｎ型半導体基板１３）と基板側電極１９との接合面で少なくともフェルミエネルギーと伝導帯のエネルギーとの差の分の熱エネルギーが放出される。

トンネル接合層１６は、ｐ型の不純物濃度の高いp＋型半導体層１５と、ｎ型の不純物濃度の高いｎ＋型半導体層１４により構成される。不純物濃度の高いｐｎ接合では、空乏層幅が極端に短くなり、かつエネルギー差が大きくなり、図２のように禁制帯部分の位置方向（図２中の横方向）の幅が狭くなる。これによりキャリアがエネルギー障壁をトンネルすることが可能となる。したがってトンネル接合層１６を形成するｐ＋型半導体層１５とｎ＋型半導体層１４の不純物濃度差が大きいほどトンネルが容易になる。

ΔＥｃを生じさせるためには、ドーピング濃度の違いによってフェルミエネルギーが変化し、接続部にエネルギー勾配が生じるため、ｎ＋型半導体層とｎ型半導体層を接続するだけでも良いが、本実施形態でｎ＋型半導体層１４をＧａＩｎＡｓ層としｎ型半導体層（ｎ型半導体基板１３）をＩｎＰ層としているように、バンドギャップエネルギーの小さい材料をｎ＋型半導体層１４側に用いることで簡単に大きなΔＥｃを構成することが可能である。しかしながら、発光波長のエネルギーよりも小さいバンドギャップを有する組成のｎ＋型半導体層１４の場合は大きな吸収が生じるため、トンネル接合層１６が活性層１１近傍にあることを考慮すると、ｎ＋型半導体層１４は、発光波長のエネルギー以上のバンドギャップを有する組成とした方が吸収損失低減のためには良い。即ち、ｎ＋型半導体層１４は、発光波長よりもバンドギャップ波長が短い半導体層とした方が良い。例えば、本実施形態ではｎ＋型半導体層１４にＧａＩｎＡｓを用いているが、吸収損失を低減するために、ｎ＋型半導体層１４はバンドギャップ波長が１．４μｍを有するＧａＩｎＡｓＰなどとしても良い。

更には、図３で示すように、ｎ＋型半導体層１４とｎ型半導体基板１３の間に、ｎ型半導体基板１３で用いている半導体よりも禁制帯幅の広い材料を用いて広禁制帯幅半導体層２３を形成することにより、ΔＥｃを更に大きくとることができるため、吸熱量を増加させることができる。図３の場合は、広禁制帯幅半導体層２３を形成するための広い禁制帯幅の材料としてＡｌＩｎＡｓを用いている。ＩｎＰと格子整合する（または格子定数が近い）Ａｌを含むＡｌＩｎＡｓやＡｌＧａＩｎＡｓなどの半導体材料は、ＩｎＰやＧａＩｎＡｓ、ＧａＩｎＡｓＰなどとの接合ではΔＥｃが大きく取れる。

また、本実施形態では、ＡｌＩｎＡｓのバルク材料を用いているが、これを超格子構造とすることもできる。例えば、ＡｌＩｎＡｓとＧａＩｎＡｓまたはＧａＩｎＡｓＰの超格子構造や、ＡｌＩｎＡｓとＩｎＰの超格子構造などを用い、この超格子構造をトンネル接合層１６（ｎ＋型半導体層）とｎ型半導体基板１３の間に挿入することで、吸熱する個所を増加させることができる。

また、電子により吸熱させる領域（トンネル接合層１６）とｎ型半導体基板１３の間に超格子構造を設けることは、電子により運んだ熱がフォノンにより逆向きに運ばれることを防ぐことにもなる。結晶を構成する原子の種類が多いほど、また原子の大きさの差が大きいほどフォノンが散乱されやすくなる。すなわち、フォノンによる熱伝導が起きにくくなる。超格子構造は異なる組成の半導体を交互に積み重ねたものであるから、フォノンが散乱され易くなるため、フォノンによる熱伝導が妨げられ、結果として、電子によりｎ型半導体基板１３側に運ばれた熱が、再度活性層１１側に戻ることを防ぐことになる。

トンネル接合面（トンネル接合層１６）はエピタキシャル成長により素子全域にわたって一体的に形成されているため、電子による吸熱面を大きく取ることが可能となる。

また、半導体レーザの活性層１１（再結合層）と、ｐ型半導体層１７と、トンネル接合層１６と、ｎ型半導体基板１３の下面（半導体素子下面）の放熱面（基板側電極１９）は、ｎ型半導体基板１３に対して垂直に並んでいる。すなわち、キャリアの移動距離が最短になるように活性層１１とｐ型半導体層１７とトンネル接合層１６とｎ型半導体基板１３と基板側電極１９が積層されており、吸熱した熱エネルギーを速やかに放熱面（基板側電極１９）での放熱に繋げることが可能となる。

また、ｐ＋型半導体層１５とｐ型半導体層１７の間で大きなバンド不連続ΔＥｖがある（ｐ＋型半導体層１５の方がホールに対してエネルギーが低い）と、ホールでも吸熱が生じる。ホールで吸熱した熱エネルギーは活性層１１に向って運ばれ、活性層１１付近で再度発熱することになるため、放熱という意味では逆に働く。したがって、ｐ型半導体層１７とｐ＋型半導体層１５の間では、ΔＥｖをできるだけ小さくするか、ｐ＋型半導体層１５のＥｖの方がホールに対して高くなる（負のΔＥｖ）ようにした方が良い。本実施形態では、ｐ＋型半導体層１５をＡｌＩｎＡｓ層とし、ｐ型半導体層１７をＩｎＰ層としている。ＡｌＩｎＡｓはＡｌ量を調整することによりＩｎＰとのΔＥｖを調整可能である。また、後述のようにトンネル接合層１６がより活性層１１に近い場所にあり、ＳＣＨ層２２中やＳＣＨ層２２直近に有る場合には、上記ｐ型半導体層１７をｐ＋型半導体層１５に隣接する活性層１１側の層と読み替えれば、同じ議論が成り立つ。

本実施形態では、図１の基板側電極１９（半導体素子下面）を放熱面とし、電子とホールが再結合する活性層１１の領域よりもｎ型半導体基板１３側にトンネル接合層１６を設け、電子の流れによってｎ型半導体基板１３側に熱を輸送している。ｎ型半導体基板１３側にヒートシンクなどによる空冷機構やペルチェ素子などによるその他の冷却機構を直接または間接的に取り付けることにより、電子によってｎ型半導体基板１３側に運ばれた熱エネルギーを効率的に放熱することができる。逆に、放熱を行わない場合は、熱がｎ型半導体基板１３下部に蓄積されるため、この熱エネルギーによりキャリアによる熱輸送が阻害される。したがって、ｎ型半導体基板１３の下部（半導体素子下面）にヒートシンクによる空冷機構やペルチェ素子などの冷却機構のような放熱機構を設けることにより、キャリアによる熱輸送と合わせ、半導体の温度上昇を防ぐことができる。半導体素子（半導体レーザ）とヒートシンクの間には、半導体素子の取り扱いや固定法を考慮して、台座となる熱伝導率の良い素材で構成したサブキャリアなどを用いても良い。半導体素子（半導体レーザ）、サブキャリア、ヒートシンクなどは、それぞれを半田などにより接続することができる。銀ペーストなどの他の接着方法を用いても良い。

通常、半導体レーザでは基板上に活性層を結晶成長して作製されるため、活性層は基板上面に近い個所に存在することが多い。半導体素子の冷却効率を上げるために発熱領域である活性層が近い基板上面をヒートシンクに接続するということも行われるが、基板上面は電極のパターンが形成されている場合が多く、集積素子などでは各領域を電気的に分離する必要がある。したがって、基板上面をヒートシンクに接続するためには、ヒートシンクまたはサブキャリアなどに金属配線パターンを形成した上に半導体素子を裏向けに実装するなどの工夫が必要となり、精密な位置合わせが必要になる手間や、材料コストの上昇を招く。

本実施形態の場合、ｎ型半導体基板１３側に放熱面があるため、一般的な半導体レーザなどのように基板側電極が全面に形成されているような半導体素子においては、ヒートシンク材への搭載を基板側電極の全面で半田固定するなどすれば良い。そのため、本発明を実施するために従来の実装方法を変更する必要がなく、モジュールを構成する部品の材料、形状を変更する必要がない。

また、ｎ型半導体基板１３側には更に温度調整を行うためのペルチェ素子を取り付けても良い。その場合でも、本発明により活性層１１付近とｎ型半導体基板１３側との温度差が小さく保たれるため、ペルチェ素子による冷却を必要最小限にとどめることができる。そのため、本発明を用いない場合と比較して、ペルチェ素子での消費電力を低減することが可能となる。

また、本発明の半導体素子に用いる半導体は、上記組合せに限らず、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＧａＰ、ＩｎＰ、ＧａＳｂ、ＧａＮなどや、ＧａＩｎＡｓやＡｌＧａＡｓなどの三元混晶、ＩｎＧａＡｓＰやＡｌＧａＩｎＡｓ、ＧａＩｎＮＡｓなどの四元混晶、または、それ以上の組み合わせの混晶などを用いても良い。また、活性層の構造も多層量子井戸構造に限らず、バルクや量子細線、量子ドット構造などでも良い。

また、本発明の半導体素子における各層のドーピング濃度や厚さなどは、本実施形態で示した値に固定するものではなく、本発明の原理、すなわち活性層の放熱面側でトンネル接合層を用いてキャリアの移動方向を反転させ、熱を輸送する構造が実現できれば良い。

また、トンネル接合層の位置は、キャリアによる熱輸送の明確な効果を得るためには、主な発熱個所である電子とホールの再結合が起こる再結合領域端からトンネル接合層までの距離が、電子とホールの再結合が起こる再結合領域端から半導体素子上面までの距離よりも近い方が良い。フォノンによる熱輸送は温度差によって半導体素子上面に向っても生じるが、基板下部を放熱面として用い、この放熱面に向って速やかに熱を輸送することを考えると、素子上面までの距離よりも近い個所にトンネル接合層を設置し吸熱させることで、より多くの熱量を基板下部に向って流すことができる。

したがって、本実施形態の場合は、電子とホールの再結合が起こる個所（再結合領域）は活性層１１に当たり、この活性層１１からトンネル接合層１６までの距離Ｌ₁（ｐ型半導体層１７の厚さ）が、活性層１１上部のクラッド層（ｎ型半導体層１２）の厚さ以下であることが必要である。即ち、活性層１１からトンネル接合層１６までの距離Ｌ₁が、活性層１１から素子上面までの距離Ｌ２よりも近いことが必要である。

例えば、本実施形態のように半導体レーザの発光波長が近赤外領域の場合、上面電極近傍での光の吸収を防ぐために、活性層１１から素子上面のＬＤ電極１８までのクラッド層（ｎ型半導体層１２）の厚さは１．５μｍ程度以上となっている。活性層１１からトンネル接合層１６付近まではフォノンにより熱が伝わりトンネル接合層１６付近で電子により吸熱が生じることを考えると、フォノンが素子上部方向に伝わる距離である上部クラッド（ｎ型半導体層１２）厚よりも活性層１１に近い位置にトンネル接合層１６を設けることにより、本発明の効果が高くなる。電子とホールの再結合が生じる場所（再結合領域）は、半導体レーザや光半導体増幅器では活性層に当たり、位相調整素子などではコアに当たる。すなわち、ｐｉｎ型の半導体素子では、ｉ層に当たる。ｐｎ接合の電子デバイス（半導体素子）などではｐｎ接合部の空乏層において、電子とホールの再結合が生じる。

また、言うまでもなく、トンネル接合層１６付近で吸熱させるため、トンネル接合層１６の位置は発熱領域である活性層１１に近い方が良い。本実施形態では、結晶品質を考慮して、活性層１１からＳＣＨ層２２、ｐ型半導体層１７を挟みトンネル接合層１６としているが、ＳＣＨ層２２に近接するようにトンネル接合層１６を形成しても良く、また、より活性層１１に近づけるために、ＳＣＨ層２２内にトンネル接合層１６を形成するようにしてもよい。これにより、より発熱源に近い個所で吸熱するため、冷却効率を高めることが可能となる。

トンネル接合層１６を構成するｐ＋型半導体層１５の厚さとｎ＋型半導体層１４の厚さは、トンネルを起こさせるために、両層１４，１５に広がる空乏層幅よりも厚くなるようにする必要がある。また、本実施形態では、ｎ＋型半導体層１４で吸熱させることを考えて、p＋型半導体層１５を薄く、n＋型半導体層１４を厚くしている。ｎ＋型半導体層１４と、ｎ＋型半導体層１４に隣接するトンネル接合とは反対側の層との伝導帯エネルギーの差により吸熱するため、ｎ＋型半導体層１４が空乏層の広がりよりも十分厚い必要がある。

結晶成長は、有機金属気相成長法（ＭＯＣＶＤ）や分子線エピタキシー（ＭＢＥ）法などの方法を用いることができる。また、その他の結晶成長法を用いても本発明の原理を満たす層構造を実現できればよい。

リッジ構造は、少なくともリソグラフィー工程と、ドライエッチングもしくはウェットエッチングまたはその両方を用いる方法により形成することができ、一般的な方法により作製可能である。

なお、本実施形態は、ｎ型半導体基板１３上に作製した半導体素子であるが、ｐ型半導体基板を用いた場合には、ｐ型半導体基板上に作製する半導体素子の各層の極性を逆転して考えれば良く、その場合、トンネル接合層のｐ型半導体基板側で吸熱し、熱を輸送する役割を担うキャリアはホールとなる。

また、本発明は、キャリアの移動方向をトンネル接合層により反転させて熱を移動するという原理から明らかなように、半導体レーザのみでなく、半導体光増幅器やキャリア注入による屈折率変化を利用した位相調整素子などの半導体光素子を始め、電子デバイスであってもダイオードなど、半導体のｐｎ接合もしくはｐｉｎ構造などに順方向バイアスを印加して使用する半導体素子全般に適用可能である。

＜第２の実施形態＞
図４は本発明の第２の実施形態に係る半導体レーザの断面構造の模式図である。

図４に示すように、本実施形態の半導体レーザでは、ｎ型半導体基板１３上にトンネル接合層１６を成長した後、このトンネル接合層１６を幅Ｗｔにエッチングし、その後にｐ型半導体層１７、活性層１１などを成長している。トンネル接合層１６の両側ではｐ型半導体層１７とｎ型半導体基板１３の接合となるが、レーザ駆動時には、このｐｎ接合面には逆バイアスがかかるため、ダイオードの整流特性から逆バイアス面にはＬＤ駆動電流Ｉが流れず、ＬＤ駆動電流Ｉはトンネル接合面（トンネル接合層１６）に集中することになり、電流が流れる領域を制限することが可能となる。活性層上部からの電流の流入の幅、および等価屈折率法の考え方から光導波路としての幅は、リッジ構造のメサ（幅Ｗ）により決定されている。そのため、ｎ型半導体基板１３側からの電流の流入もリッジ幅Ｗにしたがって制限することにより注入電流を効率良く利用することができる。

リッジ幅をＷとすると、冷却の観点からは、トンネル接合層１６の幅ＷｔはＷ以上であることが望ましい。すなわち、リッジ導波路幅がＷの場合、少なくともＷ以上の領域に電流が注入され発熱することになるため、冷却効果を得る領域はＷ以上である必要がある。
すなわち、
Ｗｔ ≧ Ｗ ・・・（１）
を満たす必要がある。

また、半導体基板を共通とする多数、多種類の素子のモノリシック素子であっても、第１の実施形態のように半導体基板全面にトンネル接合層を用いるか、もしくは第２の実施形態のように順方向バイアスで使用する半導体素子の下部のみにトンネル接合層を残すようにしてもよい。

図５は、共通（１つ）のｎ型半導体基板１３上に、複数個、複数種類の半導体素子として半導体レーザ３１と半導体光増幅器３５と変調器３６を、モノリシック集積した例であり、半導体レーザ３１を複数個（図示例では６個）並列に配置してレーザアレイとし、これらの半導体レーザ３１から各導波路３２へ出力される出力光を、合波器３３により１本の導波路３４にまとめ、半導体光増幅器３５にて増幅し、変調器３６により変調した光出力を得ることのできる半導体集積光源をチップ上面から見た模式図である。

半導体レーザ３１、および半導体光増幅器３５は通常順方向バイアスを印加して用いるが、変調器３６は逆方向バイアスを印加して用いる。そのため、半導体レーザ３１と半導体光増幅器３５の下部のみにキャリアの移動方向を反転させるトンネル接合層１６を設けてある。トンネル接合層１６まで成長したｎ型半導体基板１３をパターニングしたマスクを用いてエッチングした後、再成長することで所望の位置（半導体レーザ３１と半導体光増幅器３５の下部）のみにトンネル接合層１６を残し、その後、半導体レーザ３１および半導体増幅器３５部、導波路３２，３４部、変調器３６部のコア層をそれぞれ選択成長すれば良い。

＜第３の実施形態＞
図６は本発明の第３の実施形態に係る半導体レーザの断面構造の模式図である。

第１の実施形態（図１）の半導体レーザではリッジ導波路構造としているが、図６に示す第３の実施形態の半導体レーザのように導波路を埋め込んだ埋め込み導波路構造としても良い。

図６に示すように、本実施形態では、図１と同様にｎ型半導体基板１３上にトンネル接合層１６（ｎ＋型半導体層１４、ｐ＋型半導体層１５）、ｐ型半導体層１７、活性層１１、ｎ型半導体層１２の結晶成長をした後、これらを幅Ｗでトンネル接合層１６の下部までエッチングしハイメサ構造を形成する。その後、ハイメサ構造の両脇に半絶縁体層４１を再成長する。このとき、ハイメサ構造のエッチングでＳｉＯ₂やＳｉＮなどをエッチングマスクとして用い、このエッチングマスクを残したまま半絶縁体層４１の埋め込み再成長をすることにより、ハイメサ構造の両脇の部分のみに半絶縁体層４１を埋め込むことができる。本実施形態では、半絶縁体層４１として、ＦｅをドーピングしたＩｎＰを用いた。

これにより、電流狭窄と導波路形成を同時に行うことができるため、第２の実施形態で説明したようにトンネル接合層１６を加工してから活性層１１を成長する必要が無くなる。トンネル接合層１６を加工してから活性層１１を成長することは、段差のあるパターン形成をしたウエハに活性層１１を再成長することになるため、活性層１１の層厚の制御、結晶品質の制御が問題となるが、本実施形態のような構造とすれば、活性層１１は平面上に成長することができ、前述の問題は解消される。

埋め込み導波路の場合、光導波路の幅は活性層１１（導波路コア層）の幅Ｗと考えれば良く、本構造でも、第２の実施形態で述べたトンネル接合層１６の幅が導波路幅以上であるという式（１）の関係を満たしている。

半絶縁体層４１はＦｅをドーピングしたＩｎＰだけでなく、ＲｕをドーピングしたＩｎＰを用いるなど、他の半絶縁体を用いても良い。また、半導体素子上面のＬＤ電極１８の下部に絶縁膜を形成し、ｎ型半導体層１２の上のみでＬＤ電極１８が半導体層と電気的に接続するような構造とすることにより、ハイメサ構造の両脇の部分をｐ型半導体層で埋め込むことも可能である。

また、埋め込み導波路構造は、ハイメサ構造を半絶縁体層４１で埋め込む構造だけでなく、浅いメサ構造を半絶縁体層で埋め込む構造であってもよい。また、浅いメサ構造を埋め込む場合、必ずしも半絶縁体層で埋め込む必要は無く、図７のように浅いメサ構造の両脇の部分をｐ型半導体層５１で埋め込む構造であってもよい。この場合は、活性層１１上のクラッド層（ｎ型半導体層１２）が途中まで成長されたｎ型半導体基板１３を、幅Ｗで浅いメサ構造にエッチングする。その後、エッチングマスクを残したままメサ構造の両脇にｐ型半導体層５１を埋め込み再成長し、エッチングマスクを除去した後、残りのｎ型半導体よりなるクラッド層（ｎ型半導体層１２）を成長することにより、半導体レーザを作製することができる。

本発明は半導体素子、半導体光素子及び半導体集積素子に関するものであり、各種の半導体素子（ダイオードなどの半導体素子、半導体レーザなどの半導体光素子、これらを同一半導体基板上にモノリシック集積して成る半導体集積素子）において、電子とホールが再結合する再結合領域で発生する熱を素子外部へ効率的に輸送する場合に適用して有用なものである。

１１ 活性層
１２ ｎ型半導体層
１３ ｎ型半導体基板
１４ ｎ＋型半導体層
１５ ｐ＋型半導体層
１６ トンネル接合層
１７ ｐ型半導体層
１８ ＬＤ電極
１９ 基板側電極
２１ 多層量子井戸構造
２２ ＳＣＨ層
２３ 広禁制帯幅半導体層
３１ 半導体レーザ（レーザアレイ）
３２ 導波路
３３ 合波器
３４ 導波路
３５ 半導体光増幅器
３６ 変調器
４１ 半絶縁体層
５１ ｐ型半導体層

Claims (10)

1. 半導体基板上に形成された、ｐ型半導体層とｎ型半導体層の間の空乏層もしくはｉ型半導体層の再結合領域で、電子とホールが再結合することにより動作する半導体素子において、
   電子とホールが再結合する前記再結合領域よりも前記半導体基板側に、トンネル接合層が形成されていることを特徴とする半導体素子。
2. 請求項１に記載の半導体素子において、
   電子とホールが再結合する前記再結合領域から前記トンネル接合層までの距離が、電子とホールが再結合する前記再結合領域から半導体素子上面までの距離よりも近いことを特徴とする半導体素子。
3. 請求項１または２に記載の半導体素子において、
   前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して前記ｎ型半導体基板の伝導帯エネルギーよりも低い伝導帯エネルギーを有する半導体層を、前記トンネル接合層のｎ＋型半導体層に用い、
   前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して前記ｐ型半導体基板の荷電子帯エネルギーよりも低い荷電子帯エネルギーを有する半導体層を、前記トンネル接合層のｐ＋型半導体層に用いた
   ことを特徴とする半導体素子。
4. 請求項１から３の何れか１項に記載の半導体素子において、
   前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して伝導帯のエネルギーが前記ｎ型半導体基板よりも高い半導体層を、前記トンネル接合層と前記ｎ型半導体基板の間に挿入し、
   前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して荷電子帯のエネルギーが前記ｐ型半導体基板よりも高い半導体層を、前記トンネル接合層と前記ｐ型半導体基板の間に挿入した
   ことを特徴とする半導体素子。
5. 請求項１から３の何れか１項に記載の半導体素子において、
   前記半導体基板としてｎ型半導体基板を用いた場合には、電子に対して伝導帯のエネルギーが前記ｎ型半導体基板以上の半導体層と前記ｎ型半導体基板以下の半導体層を交互に用いた超格子構造を、前記トンネル接合層と前記ｎ型半導体基板の間に挿入し、
   前記半導体基板としてｐ型半導体基板を用いた場合には、ホールに対して荷電子帯のエネルギーが前記ｐ型半導体基板以上の半導体層と前記ｐ型半導体基板以下の半導体層を交互に用いた超格子構造を、前記トンネル接合層と前記ｐ型半導体基板の間に挿入した
   ことを特徴とする半導体素子。
6. 請求項１から５の何れか１項に記載の半導体素子において、
   前記半導体基板としてｎ型半導体基板を用いた場合には、前記トンネル接合層のｐ＋型半導体層の荷電子帯のホールに対するエネルギーが、前記ｐ＋型半導体層の前記ｎ型半導体基板側とは反対側に隣接する半導体層の荷電子帯以上であり、
   前記半導体基板としてｐ型半導体基板を用いた場合には、前記トンネル接合層のｎ＋型半導体層の伝導帯の電子に対するエネルギーが、前記ｎ＋型半導体層の前記ｐ型半導体基板側とは反対側に隣接する半導体層の伝導帯以上である
   ことを特徴とする半導体素子。
7. 請求項１から６の何れか１項に記載の半導体素子において、
   前記トンネル接合層を形成するｎ＋型半導体層とｐ＋型半導体層の少なくとも一方が、発光波長よりもバンドギャップ波長が短い半導体層であることを特徴とする半導体素子。
8. 請求項１から７の何れか１項に記載の半導体素子であって、
   前記半導体素子が、光導波路構造を有する半導体光素子であり、
   前記トンネル接合層の幅が、前記光導波路構造の幅以上である
   ことを特徴とする半導体光素子。
9. 請求項８に記載の半導体光素子において、
   前記半導体光素子が、半導体レーザまたは半導体光増幅器であることを特徴とする半導体光素子。
10. 請求項１から７に記載の半導体素子及び請求項８，９に記載の半導体光素子の何れかが、複数個、同一半導体基板上にモノリシック集積されていることを特徴とする半導体集積素子。

Images