JP2012114621A - Signal input circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a signal input circuit that prevents existing problems even when a signal voltage input into a signal input terminal exceeds a voltage at a high potential power terminal while maintaining a pull-up function of signal input terminals.SOLUTION: An enhancement type NMOS transistor MN1 has a back gate connected to a low potential power terminal 2, a drain and a gate connected to a high potential power terminal 1, and a source connected to a signal input terminal 3. An on resistance of the enhancement type NMOS transistor MN1 is set at a value higher than an output impedance of a driver of a preceding circuit connected to the signal input terminal 3 at "L" level voltage output.

Description

本発明は、信号入力端子をプルアップする機能を有したまま、高電位電源端子の電圧を超える電圧を信号入力端子に入力可能にした信号入力回路に関する。   The present invention relates to a signal input circuit capable of inputting a voltage exceeding the voltage of a high potential power supply terminal to a signal input terminal while having a function of pulling up the signal input terminal.

従来のプルアップ機能を有する信号入力回路として、図７〜図９に示すような回路がある。図７の信号入力回路は、電圧ＶＤＤの高電位電源端子１と電圧ＶＳＳ（＝ＧＮＤ）の低電位電源端子２と信号入力端子３を有し、ダイオードＤ１と抵抗Ｒ１によりＥＳＤ保護回路５が構成された信号入力回路において、高電位電源端子１と抵抗Ｒ１の信号入力端子３の反対側との間に、ソース・ドレインを接続し、ゲートを接地ＧＮＤに接続したエンハンスメント型ＰＭＯＳトランジスタＭＰ１で構成されている。ＩＮＶ１は入力信号電圧の波形整形用のインバータである。   As signal input circuits having a conventional pull-up function, there are circuits as shown in FIGS. The signal input circuit of FIG. 7 has a high potential power supply terminal 1 with a voltage VDD, a low potential power supply terminal 2 with a voltage VSS (= GND), and a signal input terminal 3, and an ESD protection circuit 5 is constituted by a diode D1 and a resistor R1. The signal input circuit is composed of an enhancement type PMOS transistor MP1 having a source / drain connected between the high potential power supply terminal 1 and the opposite side of the signal input terminal 3 of the resistor R1 and a gate connected to the ground GND. ing. INV1 is an inverter for shaping the waveform of the input signal voltage.

この図７の信号入力回路は、信号入力端子３がオープン状態のときには、トランジスタＭＰ１がオン状態であるため、インバータＩＮＶ１の入力側を高電位電源端子１の電圧ＶＤＤにプルアップする。信号入力端子３に“Ｈ”レベルの電圧（ＶＤＤに近い電圧）が入力したときには、トランジスタＭＰ１がオンしているため、その“Ｈ”レベルの電圧を増強する。一方、信号入力端子３に“Ｌ”レベルの電圧（ＶＳＳに近い電圧）が入力したときには、トランジスタＭＰ１が信号入力端子３からみて負荷となる。このため、そのトランジスタＭＰ１は、信号入力端子３に接続される前段回路のドライバの能力で十分駆動できるように、該前段回路に対して、小さい出力電流、又は高い出力抵抗となるように、そのオン抵抗の値が設定される。   The signal input circuit of FIG. 7 pulls up the input side of the inverter INV1 to the voltage VDD of the high potential power supply terminal 1 because the transistor MP1 is on when the signal input terminal 3 is open. When the “H” level voltage (voltage close to VDD) is input to the signal input terminal 3, the transistor MP1 is turned on, so that the “H” level voltage is increased. On the other hand, when an “L” level voltage (a voltage close to VSS) is input to the signal input terminal 3, the transistor MP1 becomes a load when viewed from the signal input terminal 3. Therefore, the transistor MP1 has a small output current or a high output resistance with respect to the pre-stage circuit so that the transistor MP1 can be sufficiently driven with the capability of the driver of the pre-stage circuit connected to the signal input terminal 3. The on-resistance value is set.

図８の信号入力回路は、図７の信号入力回路のトランジスタＭＰ１に並列に、別のエンハンスメント型ＰＭＯＳトランジスタＭＰ２を追加接続し、そのゲートに、入力信号電圧を３段のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３で波形整形処理してから入力するよう構成した回路である。   In the signal input circuit of FIG. 8, another enhancement type PMOS transistor MP2 is additionally connected in parallel with the transistor MP1 of the signal input circuit of FIG. 7, and the input signal voltage is supplied to the gate of the three-stage inverters INV1, INV2, INV3. This is a circuit configured to input after waveform shaping processing.

この図８の信号入力回路では、信号入力端子３に“Ｈ”レベルの電圧が入力したときは、追加されたトランジスタＭＰ２もオンすることで、信号入力端子３をプルアップする機能を増強している。信号入力端子３に“Ｌ”レベルの電圧が入力したときは、追加されたトランジスタＭＰ２がオフすることで、プルアップ機能を低減させ、信号入力端子３に接続される前段回路のドライバの能力の低減を可能ならしめている。   In the signal input circuit of FIG. 8, when the “H” level voltage is inputted to the signal input terminal 3, the added transistor MP2 is also turned on to enhance the function of pulling up the signal input terminal 3. Yes. When an “L” level voltage is input to the signal input terminal 3, the added transistor MP2 is turned off to reduce the pull-up function and to improve the capability of the driver of the previous circuit connected to the signal input terminal 3. Reduction is possible.

図９の信号入力回路は、図７の信号入力回路において、インバータＩＮＶ１をヒステリシスインバータＩＮＶ４に置き換えたものである。この図９の信号入力回路では、信号入力端子３に入力する信号電圧がヒステリシスインバータＩＮＶ４のしきい値電圧近くでふらつくとき、そのインバータＩＮＶ４の出力が不安定になることを防止できる。   The signal input circuit of FIG. 9 is obtained by replacing the inverter INV1 with a hysteresis inverter INV4 in the signal input circuit of FIG. In the signal input circuit of FIG. 9, when the signal voltage inputted to the signal input terminal 3 fluctuates near the threshold voltage of the hysteresis inverter INV4, it is possible to prevent the output of the inverter INV4 from becoming unstable.

以上のいずれの信号入力回路においても、信号入力端子３に入力する信号電圧が“Ｈ”レベルのときにはインバータＩＮＶ１又はＩＮＶ４の入力側で“Ｈ”レベル、“Ｌ”レベルのときは“Ｌ”レベル、オープンのときはプルアップ機能により“Ｈ”レベルを保持する。なお、プルアップ回路については、特許文献１に記載がある。   In any of the above signal input circuits, when the signal voltage input to the signal input terminal 3 is at “H” level, the input side of the inverter INV1 or INV4 is “H” level, and when it is “L” level, it is “L” level. When open, the “H” level is held by the pull-up function. The pull-up circuit is described in Patent Document 1.

特開平６−１２５２６１号公報JP-A-6-125261

ところが、図７〜図９で説明した回路構成では、信号入力端子３にＶＤＤ以上の電圧が入力されると、その電圧がトランジスタＭＰ１のドレインとバックゲートとの間の寄生ダイオードＤｐ２（代表として図７に表示した）の順方向電圧を超えるとき、信号入力端子３に接続されたトランジスタＭＰ１のドレインから寄生ダイオードＤｐ２を経由して高電位電源端子１に電流が流れ込む。このため、信号入力端子３に接続する前段回路のドライバに対して大きな負荷が接続されることとなり、そのドライバが破壊する恐れがある。また、高電位電源端子１に強制的に電流が流入すると、高電位電源端子１の電圧ＶＤＤが安定せず、回路の異常動作やその電圧ＶＤＤの供給を受ける他の回路を破壊する危険性もある。その他の問題としては、信号入力端子３がオープンの条件の際、高電位電源端子１の電圧ＶＤＤの立ち上がり時に、トランジスタＭＰ１（あるいはこれに加えてＭＰ２）のしきい値電圧にその電圧ＶＤＤが立ち上がるまでは、そのトランジスタＭＰ１（あるいはこれに加えてＭＰ２）がプルアップ機能を発揮しないため、その間、信号入力端子３の電圧が定まらず、後段のインバータＩＮＶ１の出力電圧が不安定となるという問題もあった。   However, in the circuit configuration described with reference to FIGS. 7 to 9, when a voltage equal to or higher than VDD is input to the signal input terminal 3, the voltage is a parasitic diode Dp2 (typically shown in FIG. When the forward voltage (shown in FIG. 7) is exceeded, current flows from the drain of the transistor MP1 connected to the signal input terminal 3 to the high potential power supply terminal 1 via the parasitic diode Dp2. For this reason, a large load is connected to the driver of the previous circuit connected to the signal input terminal 3, and the driver may be destroyed. In addition, if a current forcibly flows into the high-potential power supply terminal 1, the voltage VDD of the high-potential power supply terminal 1 is not stabilized, and there is a risk that the circuit malfunctions or other circuits that receive the supply of the voltage VDD are destroyed. is there. Another problem is that when the signal input terminal 3 is open, the voltage VDD rises to the threshold voltage of the transistor MP1 (or MP2 in addition thereto) when the voltage VDD of the high potential power supply terminal 1 rises. Until that time, the transistor MP1 (or MP2 in addition to this) does not exhibit the pull-up function, so that the voltage of the signal input terminal 3 is not determined during that time, and the output voltage of the subsequent inverter INV1 becomes unstable. there were.

そこで、上記の問題を解決するために、図１０に示すように、信号入力端子３に入力トレラント回路６を接続して、信号入力端子３の信号電圧が高電位電源端子１の電圧ＶＤＤを超えるとき、あるいは高電位電源端子１の電圧ＶＤＤが十分に立ち上がっていないとき、信号入力端子３から高電位電源端子１に電流が流れ込まないようにする対策や、図１１に示すように、高電位電源端子７の電圧ＶＣＣを電源とする前段回路のドライバ８の出力電圧を抵抗Ｒ２，Ｒ３で分圧してから信号入力端子３に入力するような対策を採用する必要があった。Ｄ２，Ｄ３はＥＳＤ保護用のダイオードである。このため、設計の手間やコスト増加を招き、また回路面積増大や追加回路により消費電流増加を招いていた。   In order to solve the above problem, as shown in FIG. 10, an input tolerant circuit 6 is connected to the signal input terminal 3 so that the signal voltage at the signal input terminal 3 exceeds the voltage VDD at the high potential power supply terminal 1. Or when the voltage VDD of the high potential power supply terminal 1 is not sufficiently raised, measures to prevent current from flowing from the signal input terminal 3 to the high potential power supply terminal 1 or a high potential power supply as shown in FIG. It has been necessary to take measures to divide the output voltage of the driver 8 of the previous circuit using the voltage VCC of the terminal 7 as a power source and input the divided voltage to the signal input terminal 3 by the resistors R2 and R3. D2 and D3 are ESD protection diodes. For this reason, the design effort and cost are increased, and the current consumption is increased due to an increase in circuit area and additional circuits.

本発明の目的は、信号入力端子のプルアップ機能を有したまま、信号入力端子に入力する信号電圧が高電位電源端子の電圧を超えるときがあっても、上記したような問題が生じないようにした信号入力回路を提供することである。   The object of the present invention is to prevent the above-described problem from occurring even when the signal voltage input to the signal input terminal exceeds the voltage of the high potential power supply terminal while having the pull-up function of the signal input terminal. The present invention provides a signal input circuit.

上記目的を達成するために、請求項１にかかる発明の信号入力回路は、エンハンスメント型ＮＭＯＳトランジスタのバックゲートを低電位電源端子に接続し、ドレインとゲートを高電位電源端子に接続し、ソースを信号入力端子に接続したことを特徴とする。
請求項２にかかる発明は、請求項１に記載の信号入力回路において、前記エンハンスメント型ＮＭＯＳトランジスタのオン抵抗を、前記信号入力端子に接続される前段回路のドライバの“Ｌ”レベル電圧出力時の出力インピーダンスよりも高い値に設定したことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載の信号入力回路において、前記エンハンスメント型ＮＭＯＳトランジスタを、デプレッション型ＮＭＯＳトランジスタに置き換えたことを特徴とする。
請求項４にかかる発明は、請求項３に記載の信号入力回路において、前記デプレッション型ＮＭＯＳトランジスタのドレインとソースに別のデプレッション型ＮＭＯＳトランジスタのドレインとソースを共通接続し、該別のデプレッション型ＮＭＯＳトランジスタのゲートに、前記信号入力端子に接続される波形整形用の偶数段目のインバータの出力端子を接続したことを特徴とする。
請求項５にかかる発明は、請求項１乃至４のいずれか１つに記載の信号入力回路において、
前記信号入力端子と前記低電位電源端子との間に、ＥＳＤ保護回路を接続したことを特徴とする。 In order to achieve the above object, a signal input circuit according to a first aspect of the present invention includes a back gate of an enhancement type NMOS transistor connected to a low potential power supply terminal, a drain and a gate connected to a high potential power supply terminal, and a source connected It is connected to a signal input terminal.
According to a second aspect of the present invention, in the signal input circuit according to the first aspect, the on-resistance of the enhancement type NMOS transistor is connected to the driver of the pre-stage circuit connected to the signal input terminal when the “L” level voltage is output. It is characterized by being set to a value higher than the output impedance.
According to a third aspect of the present invention, in the signal input circuit according to the first or second aspect, the enhancement type NMOS transistor is replaced with a depletion type NMOS transistor.
According to a fourth aspect of the present invention, in the signal input circuit according to the third aspect, the drain and source of another depletion type NMOS transistor are connected in common to the drain and source of the depletion type NMOS transistor, and the other depletion type NMOS transistor The output terminal of an even-numbered inverter for waveform shaping connected to the signal input terminal is connected to the gate of the transistor.
The invention according to claim 5 is the signal input circuit according to any one of claims 1 to 4,
An ESD protection circuit is connected between the signal input terminal and the low potential power supply terminal.

本発明によれば、プルアップ用のトランジスタをＮＭＯＳトランジスタとしたので、信号入力端子に入力する入力電圧が高電位電源端子の電圧以上の電圧であっても、信号入力端子から高電位電源端子に向けては電流が流れなくなるため、信号入力端子に接続される前段回路のドライバの消費電流の増大を引き起こす要因を無くすことができる。また、信号入力端子から高電位電源端子へ強制的に電流が流入することがなくなるため、高電位電源端子の電圧が不安定になることを防止でき、回路の異常動作やその電圧が供給される他の回路が破壊する危険性も避けることができる。さらに、それらを避けるための外部部品による対策を行う必要がなくなるので、設計の手間やコスト増加、また回路面積増大や追加回路による消費電流増加等を招くことを避けることができる。さらに、プルアップ用のトランジスタをデプレッション型ＮＭＯＳトランジスタに置き換えることで、高電位電源端子の電圧が低いときでも、確実にプルアップ機能を保持することができる。これにより、高電位電源端子の電圧の立ち上がりとほぼ同時にプルアップ動作が行われるため、電源投入時の信号入力端子の不安定さを抑える効果があり、誤動作防止やボツ音防止の対策にもなる。   According to the present invention, since the pull-up transistor is an NMOS transistor, even if the input voltage input to the signal input terminal is equal to or higher than the voltage of the high potential power supply terminal, the signal input terminal is switched to the high potential power supply terminal. Since the current does not flow, the factor causing the increase in the current consumption of the driver of the previous circuit connected to the signal input terminal can be eliminated. In addition, since the current does not forcibly flow from the signal input terminal to the high potential power supply terminal, the voltage of the high potential power supply terminal can be prevented from becoming unstable, and the abnormal operation of the circuit and the voltage are supplied. The risk of destruction of other circuits can also be avoided. Furthermore, since it is not necessary to take measures with external parts to avoid them, it is possible to avoid an increase in design effort and cost, an increase in circuit area, an increase in current consumption due to additional circuits, and the like. Further, by replacing the pull-up transistor with a depletion type NMOS transistor, the pull-up function can be reliably maintained even when the voltage at the high potential power supply terminal is low. As a result, the pull-up operation is performed almost simultaneously with the rise of the voltage of the high-potential power supply terminal, so there is an effect of suppressing the instability of the signal input terminal when the power is turned on, and it also serves as a countermeasure for preventing malfunctions and popping noises. .

本発明の第１の実施例の信号入力回路の回路図である。1 is a circuit diagram of a signal input circuit according to a first exemplary embodiment of the present invention. 本発明の第２の実施例の信号入力回路の回路図である。It is a circuit diagram of the signal input circuit of the 2nd Example of this invention. 本発明の第３の実施例の信号入力回路の回路図である。It is a circuit diagram of the signal input circuit of the 3rd Example of the present invention. 本発明の第４の実施例の信号入力回路の回路図である。It is a circuit diagram of the signal input circuit of the 4th example of the present invention. 本発明の第５の実施例の信号入力回路の回路図である。It is a circuit diagram of the signal input circuit of the 5th Example of this invention. 本発明の第６の実施例の信号入力回路の回路図である。It is a circuit diagram of the signal input circuit of the 6th example of the present invention. 従来の信号入力回路の回路図である。It is a circuit diagram of the conventional signal input circuit. 従来の別の信号入力回路の回路図である。It is a circuit diagram of another conventional signal input circuit. 従来のさらなる別の信号入力回路の回路図である。It is a circuit diagram of another conventional signal input circuit. 入力信号電圧が高電位電源端子の電圧より高いとき等の対策を施した従来の信号入力回路の回路図である。FIG. 6 is a circuit diagram of a conventional signal input circuit in which measures are taken such as when the input signal voltage is higher than the voltage at the high potential power supply terminal. 入力信号電圧が高電位電源端子の電圧より高いとき等の対策を施した従来の別の信号入力回路の回路図である。FIG. 10 is a circuit diagram of another conventional signal input circuit in which measures are taken such as when the input signal voltage is higher than the voltage of the high potential power supply terminal.

＜第１の実施例＞
図１に本発明の第１の実施例の信号入力回路を示す。本実施例では、エンハンスメント型ＮＭＯＳトランジスタＭＮ１をプルアップ用のトランジスタとして用いる。このトランジスタＭＮ１は、ゲートとドレインが高電位電源端子１に接続され、ソースが信号入力端子３に接続され、バックゲートが低電位電源端子２に接続されている。信号入力端子３に入力される信号電圧はインバータＩＮＶ１によって波形整形されて内部に取り込まれる。 <First embodiment>
FIG. 1 shows a signal input circuit according to a first embodiment of the present invention. In this embodiment, the enhancement type NMOS transistor MN1 is used as a pull-up transistor. The transistor MN1 has a gate and a drain connected to the high potential power supply terminal 1, a source connected to the signal input terminal 3, and a back gate connected to the low potential power supply terminal 2. The signal voltage input to the signal input terminal 3 is waveform-shaped by the inverter INV1 and taken in.

信号入力端子３に“Ｈ”レベルの電圧（ＶＤＤに近い電圧）が入力されたときは、トランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓがしきい値電圧よりも小さくなるので、そのトランジスタＭＮ１はオフする。このため、信号入力端子３の“Ｈ”レベルの電圧がそのままインバータＩＮＶ１に入力する。信号入力端子３に“Ｌ”レベルの電圧（ＶＳＳに近い電圧）が入力されたときは、トランジスタＭＮ１の出力インピーダンス（オン抵抗）を前段回路のドライバの出力インピーダンスよりもあらかじめ大きく設定しておくことにより、信号入力端子３に入力した“Ｌ”レベルの電圧が優先され、インバータＩＮＶ１には“Ｌ”レベルの電圧がそのまま入力する。信号入力端子３がオープン又はハイインピーダンスとなったときは、トランジスタＭＮ１がオンしているため、インバータＩＮＶ１の入力電圧は“Ｈ”レベルにプルアップされる。信号入力端子３に高電位電源端子１の電圧ＶＤＤを超える電圧が入力したときは、トランジスタＭＮ１には、ソースとバックゲートとの間に寄生する逆方向の寄生ダイオードＤｐ１によってほとんど電流が流れず、高電位電源端子１の電圧ＶＤＤに大きな影響は与えない。なお、このとき、インバータＩＮＶ１にはその高い電圧が入力する。以上により、図１の信号入力回路は、プルアップ機能を有しながら、高電位電源端子１の電圧ＶＤＤ以上の電圧が信号入力端子３に入力しても、異常電流が流れることなく正常に機能できる。   When an “H” level voltage (a voltage close to VDD) is input to the signal input terminal 3, the gate-source voltage Vgs of the transistor MN1 becomes smaller than the threshold voltage, so that the transistor MN1 is turned off. . Therefore, the “H” level voltage of the signal input terminal 3 is input to the inverter INV1 as it is. When an “L” level voltage (a voltage close to VSS) is input to the signal input terminal 3, the output impedance (ON resistance) of the transistor MN1 is set in advance to be larger than the output impedance of the driver of the previous circuit. Thus, the “L” level voltage input to the signal input terminal 3 is prioritized, and the “L” level voltage is input as it is to the inverter INV1. When the signal input terminal 3 is open or has a high impedance, the transistor MN1 is turned on, so that the input voltage of the inverter INV1 is pulled up to the “H” level. When a voltage exceeding the voltage VDD of the high potential power supply terminal 1 is input to the signal input terminal 3, almost no current flows through the transistor MN1 due to the parasitic diode Dp1 in the reverse direction that is parasitic between the source and the back gate. The voltage VDD of the high potential power supply terminal 1 is not greatly affected. At this time, the high voltage is input to the inverter INV1. As described above, the signal input circuit of FIG. 1 has a pull-up function and functions normally without an abnormal current flowing even if a voltage equal to or higher than the voltage VDD of the high potential power supply terminal 1 is input to the signal input terminal 3. it can.

＜第２の実施例＞
図２に本発明の第２の実施例の信号入力回路を示す。本実施例は、図１の信号入力回路におけるプルアップ用のエンハンスメント型ＮＭＯＳトランジスタＭＮ１を、デプレッション型ＮＭＯＳトランジスタＭＮ２に置き換えたものである。なお、トランジスタＭＮ２の寄生ダイオードの表示は省略した。 <Second embodiment>
FIG. 2 shows a signal input circuit according to a second embodiment of the present invention. In this embodiment, the pull-up enhancement type NMOS transistor MN1 in the signal input circuit of FIG. 1 is replaced with a depletion type NMOS transistor MN2. The display of the parasitic diode of the transistor MN2 is omitted.

図１の信号入力回路のように、エンハンスメント型のトランジスタＭＮ１をプルアップ用のトランジスタとして使用するときは、信号入力端子３がオープン又はハイインピーダンスのときに、インバータＩＮＶ１の入力電圧が、高電位電源端子１の電圧ＶＤＤからトランジスタＭＮ１のゲート・ソース間電圧Ｖｇｓ分だけ減少するために、そのインバータＩＮＶ１の入力電圧は高電位電源端子１の電圧ＶＤＤまでは上がらない。ただし、電圧ＶＤＤが比較的高い場合には、インバータＩＮＶ１の入力電圧がインバータＩＮＶ１のしきい値電圧よりも高い電圧になる程度に”Ｈ”レベルとなり、プルアップ機能を果たせる。しかし、電圧ＶＤＤが低くなってくると、電圧Ｖｇｓ分の低下でインバータＩＮＶ１の入力電圧がそのインバータＩＮＶ１のしきい値電圧付近となり、インバータＩＮＶ１の動作が安定しない可能性がある。   When the enhancement type transistor MN1 is used as a pull-up transistor as in the signal input circuit of FIG. 1, when the signal input terminal 3 is open or high impedance, the input voltage of the inverter INV1 is a high potential power supply. Since the voltage VDD of the terminal 1 is reduced by the gate-source voltage Vgs of the transistor MN1, the input voltage of the inverter INV1 does not rise to the voltage VDD of the high potential power supply terminal 1. However, when the voltage VDD is relatively high, the input voltage of the inverter INV1 becomes “H” level so that the input voltage becomes higher than the threshold voltage of the inverter INV1, and the pull-up function can be performed. However, when the voltage VDD decreases, the input voltage of the inverter INV1 becomes close to the threshold voltage of the inverter INV1 due to the decrease of the voltage Vgs, and the operation of the inverter INV1 may not be stable.

これに対して、プルアップ用トランジスタを、しきい値電圧が０Ｖあるいはそれよりも低いデプレッション型ＮＭＯＳトランジスタＭＮ２に置き換えれば、信号入力端子３がオープンあるいはハイインピーダンスであっても、インバータＩＮＶ１の入力電圧を電圧ＶＤＤ付近にまで上げることができるので、電圧ＶＤＤが比較的低電圧でもプルアップ機能を確実に実現できるようになる。信号入力端子３のその他の状態では、動作としては図１の信号入力回路と同じである。   On the other hand, if the pull-up transistor is replaced with a depletion type NMOS transistor MN2 having a threshold voltage of 0 V or lower, even if the signal input terminal 3 is open or high impedance, the input voltage of the inverter INV1 Therefore, even when the voltage VDD is relatively low, the pull-up function can be realized with certainty. In other states of the signal input terminal 3, the operation is the same as that of the signal input circuit of FIG.

＜第３の実施例＞
図３に本発明の第３の実施例の信号入力回路を示す。本実施例は、図１の信号入力回路に、ドレイン・ソース間の寄生バイポーラポーラＮＰＮトランジスタを利用したＧＧ（Gate Grounded）ＮＭＯＳトランジスタＭＮ３と抵抗Ｒ１で構成されたＥＳＤ保護回路４を付加した例である。なお、トランジスタＭＮ１の寄生ダイオードＤｐ１の表示は省略した。動作としては図１の信号入力回路と同じである。 <Third embodiment>
FIG. 3 shows a signal input circuit according to a third embodiment of the present invention. This embodiment is an example in which an ESD protection circuit 4 including a GG (Gate Grounded) NMOS transistor MN3 using a drain-source parasitic bipolar polar NPN transistor and a resistor R1 is added to the signal input circuit of FIG. is there. Note that the display of the parasitic diode Dp1 of the transistor MN1 is omitted. The operation is the same as that of the signal input circuit of FIG.

＜第４の実施例＞
図４に本発明の第４の実施例の信号入力回路を示す。本実施例は、図１の信号入力回路に、ダイオードＤ１と抵抗Ｒ１からなるＥＳＤ保護回路５を付加した例である。なお、トランジスタＭＮ１の寄生ダイオードＤｐ１の表示は省略した。動作としては図１の信号入力回路と同じである。 <Fourth embodiment>
FIG. 4 shows a signal input circuit according to a fourth embodiment of the present invention. In this embodiment, an ESD protection circuit 5 including a diode D1 and a resistor R1 is added to the signal input circuit of FIG. Note that the display of the parasitic diode Dp1 of the transistor MN1 is omitted. The operation is the same as that of the signal input circuit of FIG.

＜第５の実施例＞
図５に本発明の第５の実施例の信号入力回路を示す。本実施例は、図２の信号入力回路において、プルアップ用のトランジスタとして機能するデプレッション型のトランジスタＭＮ２のソースとドレインに、ソースとドレインを共通接続した別のデプレッション型ＮＭＯＳトランジスタＭＮ４を接続し、そのトランジスタＭＮ４のゲートに、信号入力端子３に入力する電圧をインバータＩＮＶ１，ＩＮＶ２を経由して入力させるように構成した実施例である。なお、トランジスタＭＮ２，ＭＮ４の寄生ダイオードの表示は省略した。 <Fifth embodiment>
FIG. 5 shows a signal input circuit according to a fifth embodiment of the present invention. In this embodiment, in the signal input circuit of FIG. 2, another depletion type NMOS transistor MN4 having the source and drain connected in common is connected to the source and drain of the depletion type transistor MN2 functioning as a pull-up transistor. In this embodiment, the voltage input to the signal input terminal 3 is input to the gate of the transistor MN4 via the inverters INV1 and INV2. The display of parasitic diodes of the transistors MN2 and MN4 is omitted.

信号入力端子３に入力される電圧が“Ｈ”レベルあるいは電圧ＶＤＤより大きいときは、トランジスタＭＮ４のゲート電圧はＶＤＤとなり、プルアップ機能が強化されるが、プルアップされる電圧は入力された電圧と同じであり、また、入力電圧が電圧ＶＤＤより大きい場合でも、図１の信号入力回路と同じ動作となる。信号入力端子３に入力される電圧が“Ｌ”レベルのときはトランジスタＭＮ４はゲート電圧が“Ｌ”レベル（＝ＶＳＳ）になるためオフ状態になる。本実施例では、信号を出力している前段回路のドライバの能力が小さくて済み、負担を低減できる。   When the voltage input to the signal input terminal 3 is higher than the “H” level or the voltage VDD, the gate voltage of the transistor MN4 becomes VDD and the pull-up function is enhanced, but the pull-up voltage is the input voltage. In addition, even when the input voltage is higher than the voltage VDD, the operation is the same as that of the signal input circuit of FIG. When the voltage input to the signal input terminal 3 is at “L” level, the transistor MN4 is turned off because the gate voltage is at “L” level (= VSS). In this embodiment, the capability of the driver of the previous circuit that outputs the signal is small, and the burden can be reduced.

＜第６の実施例＞
図６に本発明の第６の実施例の信号入力回路を示す。本実施例は、図２の信号入力回路において、ＧＧＮＭＯＳトランジスタＭＮ３と抵抗Ｒ１からなるＥＳＤ保護回路４を付加し、インバータＩＮＶ１をヒステリシスインバータＩＮＶ４に置き換えた例である。なお、トランジスタＭＮ２の寄生ダイオードの表示は省略した。 <Sixth embodiment>
FIG. 6 shows a signal input circuit according to a sixth embodiment of the present invention. This embodiment is an example in which an ESD protection circuit 4 including a GGNMOS transistor MN3 and a resistor R1 is added to the signal input circuit of FIG. 2, and the inverter INV1 is replaced with a hysteresis inverter INV4. The display of the parasitic diode of the transistor MN2 is omitted.

この図６の信号入力回路では、信号入力端子３に入力する信号電圧がヒステリシスインバータＩＮＶ４のしきい値電圧近くでふらつくとき、そのインバータＩＮＶ４の出力が不安定になることを防止できる。他の動作は、図２の信号入力回路と同じである。   In the signal input circuit of FIG. 6, when the signal voltage input to the signal input terminal 3 fluctuates near the threshold voltage of the hysteresis inverter INV4, the output of the inverter INV4 can be prevented from becoming unstable. Other operations are the same as those of the signal input circuit of FIG.

１：高電位電源端子、２：低電位電源端子、３：信号入力端子、４，５：ＥＳＤ保護回路、６：入力トレラント回路、７：高電位電源端子、８：前段回路のドライバ
ＭＮ１：エンハンスメント型ＮＭＯＳトランジスタ
ＭＮ２，ＭＮ４：デプレッショント型ＮＭＯＳトランジスタ
ＭＮ３：ＧＧＮＭＯＳトランジスタ
ＭＰ１，ＭＰ２：エンハンスメント型ＰＭＯＳトランジスタ
Ｄ１〜Ｄ３：ダイオード
Ｄｐ１，Ｄｐ２：寄生ダイオード
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３：インバータ
ＩＮＶ４：ヒステリシスインバータ
1: High-potential power supply terminal, 2: Low-potential power supply terminal, 3: Signal input terminal, 4, 5: ESD protection circuit, 6: Input tolerant circuit, 7: High-potential power supply terminal, 8: Driver of previous circuit MN1: Enhancement Type NMOS transistors MN2, MN4: depletion type NMOS transistors MN3: GNMOS transistors MP1, MP2: enhancement type PMOS transistors D1-D3: diodes Dp1, Dp2: parasitic diodes INV1, INV2, INV3: inverters INV4: hysteresis inverters

Claims (5)

エンハンスメント型ＮＭＯＳトランジスタのバックゲートを低電位電源端子に接続し、ドレインとゲートを高電位電源端子に接続し、ソースを信号入力端子に接続したことを特徴とする信号入力回路。   A signal input circuit comprising an enhancement type NMOS transistor having a back gate connected to a low potential power supply terminal, a drain and a gate connected to a high potential power supply terminal, and a source connected to a signal input terminal. 請求項１に記載の信号入力回路において、
前記エンハンスメント型ＮＭＯＳトランジスタのオン抵抗を、前記信号入力端子に接続される前段回路のドライバの“Ｌ”レベル電圧出力時の出力インピーダンスよりも高い値に設定したことを特徴とする信号入力回路。 The signal input circuit according to claim 1,
The signal input circuit according to claim 1, wherein the on-resistance of the enhancement type NMOS transistor is set to a value higher than the output impedance of the driver of the previous circuit connected to the signal input terminal when the "L" level voltage is output. 請求項１又は２に記載の信号入力回路において、
前記エンハンスメント型ＮＭＯＳトランジスタを、デプレッション型ＮＭＯＳトランジスタに置き換えたことを特徴とする信号入力回路。 The signal input circuit according to claim 1 or 2,
A signal input circuit, wherein the enhancement type NMOS transistor is replaced with a depletion type NMOS transistor. 請求項３に記載の信号入力回路において、
前記デプレッション型ＮＭＯＳトランジスタのドレインとソースに別のデプレッション型ＮＭＯＳトランジスタのドレインとソースを共通接続し、該別のデプレッション型ＮＭＯＳトランジスタのゲートに、前記信号入力端子に接続される波形整形用の偶数段目のインバータの出力端子を接続したことを特徴とする信号入力端子。 The signal input circuit according to claim 3.
The drain and source of another depletion type NMOS transistor are commonly connected to the drain and source of the depletion type NMOS transistor, and the even number stage for waveform shaping connected to the signal input terminal at the gate of the other depletion type NMOS transistor A signal input terminal connected to the output terminal of the eye inverter. 請求項１乃至４のいずれか１つに記載の信号入力回路において、
前記信号入力端子と前記低電位電源端子との間に、ＥＳＤ保護回路を接続したことを特徴とする信号入力回路。 The signal input circuit according to any one of claims 1 to 4,
A signal input circuit, wherein an ESD protection circuit is connected between the signal input terminal and the low potential power supply terminal.
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