JP2012113774A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置において、メインワード線の断線故障が起きた場合に、断線箇所から先がフローティング状態になることにより、正常なワード線の信号に影響を及ぼすことを防止する。
【解決手段】メインワード線の遠端にラッチ回路を設け、断線箇所から先に電位が、ハイ電位に固定されるようにし、正常なワード線に影響しないようにする。
【選択図】図１

Description

本発明は半導体記憶装置に関する。特に、本発明は、ワード線断線の救済のため、冗長メモリと置換を行う半導体記憶装置に関する。

近年、ＤＲＡＭ等の半導体記憶装置の記憶容量は、微細加工技術の進歩により増大し、微細化が進むにつれて、１チップ当たりに含まれる欠陥メモリセルの数が増大しているのが現状である。また、配線は、アルミや銅などの金属により形成されるが、近年、配線の微細化により、ワード線断線が生じやすくなってきている。このような欠陥メモリセルやワード線断線があった場合には、半導体記憶装置は、不良品となり、歩留まりが低下する。そこで、半導体記憶装置の歩留まりを向上させるため、冗長メモリを設けて、欠陥メモリセルやワード線断線が生じているアドレスを冗長メモリのアドレスに代替アクセスするようにして、救済することが行われている。

図６は、従来の半導体記憶装置のブロック図を示す。図６に示すように、各々のワード線の一端は、メインワード線ドライバ８９と接続している。断線したワード線８があった場合、冗長メモリのメインワード線８６がアクセスされるようにし、冗長メモリのメインワード線８６に属する冗長メモリに代替される。欠陥メモリセルやワード線断線があるアドレスは、ウェハ状態で行われる試験により検出され、図６における置換アドレス記憶回路８０に書き込まれる。一般に、置換アドレス記憶回路８０は、複数のプログラムヒューズを含むヒューズ回路で構成される。検出された欠陥アドレスに対応するプログラムヒューズがレーザービームの照射により切断され、欠陥アドレスが記憶される。

図６に示すように、読み出すアドレスＡＤＤが指定されると、アドレス置換回路８２は、置換アドレス記憶回路８０からの情報を参照して、置換アドレス記憶回路８０に記憶されたアドレスであった場合には、代替するアドレスＡＤＤ１への置換を行う。そして、図６に示すように、断線したワード線に対応するアドレスは、行単位で、冗長メモリに代替アクセスされる。

一方、パッケージング時に熱ストレスなどで不良ビットが散発的に発生することがある。このような不良に対しては、パッケージング後に、救済することが必要である。この種の不良は、数が少数であるため、ワード線単位やビット線単位の代替アクセスではなく、メモリセル単位での代替アクセスが望ましい。特許文献１には、ワード線単位やビット線単位の代替アクセスだけではなく、メモリセル単位での代替アクセスが可能な半導体記憶装置が開示されている。

特開２０１０−１９８６９４号公報

以下の分析は、本発明により与えられる。

図６に示したワード線単位で冗長メモリに代替アクセスする救済方法や、特許文献１に開示されたメモリセル単位で冗長メモリに代替アクセスする救済方法が提案されている。しかしながら、メインワード線断線による不良の場合は、断線したメインワード線を、メインワード線単位で冗長メモリに代替アクセスしたとしても、断線箇所からメインワード線ドライバに対して他端の側のメインワード線が、フローティング状態になり、フローティング状態のメインワード線に、インバータを介して接続されるサブワード線の電位を完全にローレベル（非選択電位）に固定できない虞が生じ、非選択サブワード線の電位が完全にローレベル（非選択電位）にならないと、他の選択ビットの読み出しマージンが低下するという問題が生ずる。なお、本明細書において、ワード断線箇所からワード線ドライバに対して他端の側のワード線を、単に、断線箇所から他端の側のワード線と言うこともある。

本発明の第１の視点による半導体記憶装置は、行列状に複数のメモリセルが配置されたメモリセルアレイと、前記メモリセルアレイの行に対応して設けられた複数のワード線と、前記複数のワード線の一端に接続されたワード線ドライバであって、対応する前記ワード線に選択状態と非選択状態とで異なる電位を出力するワード線ドライバと、前記複数のワード線の他端に接続されたワード線電位保持回路であって、前記ワード線が断線した場合に、前記断線箇所から前記他端までの前記ワード線の電位を前記非選択状態の電位に固定するワード線電位保持回路を備える。

本発明の半導体記憶装置によれば、ワード線断線が発生した場合に、断線箇所から他端の側のワード線の電位を非選択電位に保持することが可能になり、選択ビットの読み出しマージンが低下するという問題が解消されるため、十分な読み出しマージンが確保された半導体記憶装置を提供することができる。

本発明の実施例１を示す回路図である。 本発明の実施例１を示す回路図である。 本発明の実施例２を示す回路図である。 本発明の実施例３を示す回路図である。 本発明の実施例４を示す回路図である。 従来の半導体記憶装置の構成を示すブロック図である。 本発明の実施例１〜４による半導体記憶装置の構成を示すブロック図である。 本発明の実施例１〜４による半導体記憶装置におけるメモリセルを説明するための回路図である。 本発明の実施例１〜４による半導体記憶装置におけるサブワード線ドライバ、メモリセルアレイ及びその周辺を示すブロック図である。 本発明の実施例１〜４によるメモリセルアレイのマット分割配置を説明するための図である。 ＧＩＤＬ電流を説明するためのＭＯＳトランジスタの断面図である。

本発明の実施形態について、必要に応じて図面を参照して説明する。なお、実施形態の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。

図７は、本発明による一実施形態の半導体記憶装置のメモリセルアレイ及びその周辺を示した図であり、図１は、図７における複数のワード線のうち、１つのワード線ＭＷＬ０に関連した部分をより詳細に示した図である。

本発明による一実施形態の半導体記憶装置は、図１、図７に示すように、行列状に複数のメモリセルが配置されたメモリセルアレイ８４と、メモリセルアレイ８４の行に対応して設けられた複数のワード線（図７のＭＷＬ０、ＭＷＬ１、ＭＷＬＺ、図１の８）と、複数のワード線の一端に接続されたワード線ドライバであって、対応するワード線に選択状態と非選択状態とで異なる電位を出力するワード線ドライバ１２と、複数のワード線の他端に接続されたワード線電位保持回路であって、ワード線が断線した場合に、断線箇所（図１及び図７の２０）から他端までのワード線の電位を非選択状態の電位に固定するワード線電位保持回路（図７の１０、９６、９７、図１の１０）を備える。

以下、実施例について、図面を参照して詳しく説明する。なお、実施例１から実施例４において同一の符号が付された構成要素は、その符号が付された他の実施例の構成要素と対応している。

［実施例１の構成］
実施例１による半導体記憶装置は、メインワード線とサブワード線からなる階層ワード構造を採用している。図７は、本発明の実施例１による半導体記憶装置を示すブロック図であり、メインワード線に関連する部分のみを示している。尚、階層ワード構造の詳細については、図９に示しており、詳細は後述する。図７に示すように、メインワード線ドライバ９９に、複数のメインワード線（図７のＭＷＬ０、ＭＷＬ１、ＭＷＬＺ）が接続されている。また、各々のメインワード線の他端には、ワード線電位保持回路（図７の１０、９６、９７）が接続されている。また、メモリセルアレイ８４の内部には、不図示の冗長メモリが確保されており、その冗長メモリは、メインワード線ＷＬＺに属している。ここで、図７では、冗長メモリがメモリセルアレイ８４の内部にある場合を示しているが、それに限定されるものではなく、冗長メモリは外部にあってもよい。また、図７においては、冗長メモリが１行のメインワード線ＭＷＬＺに属している場合を示しているが、実際には、歩留まり向上に必要とされる複数のメインワード線分の冗長メモリが配置される。

また、図１は、図７における１つのメインワード線８に関連した部分を、より詳細に示した回路図である。図１において、メインワード線ドライバ１２は、図７におけるメインワード線ドライバ９９の内部に配置され、１つのメインワード線８に接続されるメインワード線ドライバである。メインワード線ドライバ１２は、インバータで構成され、Ｘデコーダ８８が出力したメインワード線ドライバ選択信号６を受け、論理を反転して出力する。すなわち、メインワード線ドライバ１２は、メインワード線ドライバ選択信号６がハイレベルで選択されている場合には、メインワード線８の電位をローレベル（選択電位）、メインワード線ドライバ選択信号６がローレベルで非選択の場合には、メインワード線８の電位をハイレベル（非選択電位）になるように駆動する。

図１を参照すると、メインワードワード線８の他端には、ワード線電位保持回路１０が接続される。ワード線電位保持回路１０は、インバータ１４、１６をたすきがけに接続したラッチ回路で構成される。ワード線電位保持回路１０には、電圧切替回路２から電圧が供給される。電圧切替回路２は、電圧ＶＰＰ（第１の電圧）と電圧ＶＰＭ（第２の電圧）が、切替可能に構成されている。ここで、２つの電圧は、ＶＰＰ＞ＶＰＭの関係になっている。

また、メインワード線ドライバ１２に対して、ワード線ドライバ電圧供給回路１９により、電圧ＶＰＰが供給される。ここで、図１では、ワード線ドライバ電圧供給回路１９が供給する電圧が、電圧切替回路２の第１の電圧と同じ場合について例示しているが、それに限定されるものではない。また、マット選択信号４がワード線ドライバ電圧供給回路１９におけるＰＭＯＳトランジスタ１８のゲートと、電圧切替回路２に供給される。

次に、図２は、図１におけるワード線電位保持回路１０を、具体的にＭＯＳトランジスタで構成したワード線電位保持回路２４で示している。ここで、ＮＭＯＳトランジスタ（第１のトランジスタ）２６及びＰＭＯＳトランジスタ（第２のトランジスタ）２８は、ＣＭＯＳインバータを構成している。また、ＮＭＯＳトランジスタ（第３のトランジスタ）３０及びＰＭＯＳトランジスタ（第４のトランジスタ）３２は、もう１つのＣＭＯＳインバータを構成している。２つのＣＭＯＳインバータが、図２に示すように、たすきがけ接続されて、ラッチ回路を構成している。

次に、マット選択信号４について、以下に説明する。図７に示すメモリセルアレイ８４は、実際には、図１０に示すように、マット０〜マットＮ−１のＮ個のマットに分割配置されている。図１０に示すように、Ｎ個のマットは、行列状にメモリセルが配置されたメモリセルアレイ８４の列方向、すなわち、ワード線と直交する方向に並べて配置される。各々のマットには、複数のワード線が含まれる。メインワード線１２４、１２５、１２６はマット０に属し、メインワード線１２７、１２８、１２９はマット１に属し、メインワード線１３０、１３１、１３２はマットＮ−１に属している。マット選択信号４は、各々のマットに対して、１つ供給され、選択されたメインワード線が属しているマットのマット選択信号４はローレベル（選択電位）になり、選択されたメインワード線が属さないマットのマット選択信号４はハイレベル（非選択電位）になる。

次に、図９は、図１における１本のメインワード線ＭＷＬ０と、それに属する４本のサブワード線（図９のＳＷＬ０、ＳＷＬ１、ＳＷＬ２、ＳＷＬ３）及び各サブワード線に接続されるメモリセルＭＣの構成について示した図である。図９では、１本のメインワード線に対して、４本のサブワード線が属する場合を例示しているが、４本に限定されるものではない。図９において、各々のサブワード線１５５〜１５８の一端には、サブワード線ドライバＳＷＬＤ１７０〜１７３が接続されている。また、各々のサブワード線１５５〜１５８には、メモリセルＭＣが接続される。また、サブワード線と直交する方向に、各列のメモリセルＭＣに対して一対のビット線ＢＬＴ、ＢＬＢが配され、各々のメモリセルは、ビット線ＢＬＴ、ＢＬＢのいずれかと接続されている。また、各々のビット線は、センスアンプＳＡと接続され、ビット線ＢＬＴ、ＢＬＢの電位差が出力される。ここで、図９に示すように、センスアンプは、メモリセルアレイに対して、上下に交互配置される。このような配置をとることにより、センスアンプＳＡ間のピッチが緩和されるため、センスアンプのレイアウトが容易となり、微細化が可能となる。

次に、図９は、メインワード線とサブワード線による階層ワード構造を示している。以下に、図９におけるサブワード線ドライバ１７０〜１７３の構成について、説明する。サブワード線ドライバには、メインワード線ＭＷＬ０、サブワード線ドライバ選択信号ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３、反転サブワード線ドライバ選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３が供給される。サブワード線ドライバ選択信号ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３は、図７におけるＸデコーダ８８の出力に対応して供給される信号であり、図９に示す４行のメモリセルのうち、選択する行に対応する信号がハイレベル（選択電位）になるように供給される。また、反転サブワード線ドライバ選択信号ＦＸＢ０、ＦＸＢ１、ＦＸＢ２、ＦＸＢ３は、それぞれ対応するサブワード線ドライバ選択信号ＦＸ０、ＦＸ１、ＦＸ２、ＦＸ３の論理を反転した信号であり、サブワード線ドライバ選択信号を反転し、サブワード線ドライバ１７０〜１７３に供給される。

また、図９において、１つのサブワード線ドライバ１７０の内部の回路図が詳細に示されている。サブワード線ドライバ１７０は、ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１０によるＣＭＯＳインバータと、ＮＭＯＳトランジスタ２１４で構成されている。ＮＭＯＳトランジスタ２１２とＰＭＯＳトランジスタ２１０のゲートは、共にメインワード線ＭＷＬ０と接続されている。また、ＰＭＯＳトランジスタ２１０のソースは、サブワード線ドライバ選択信号ＦＸ０と接続されている。また、ＮＭＯＳトランジスタ２１２のドレイン、ＰＭＯＳトランジスタ２１０のドレインが、共にサブワード線ＳＷＬ０に接続されている。また、ＮＭＯＳトランジスタ２１４のゲートは、反転サブワード線ドライバ選択信号ＦＸＢ０と接続され、ＮＭＯＳトランジスタ２１４のドレインは、サブワード線ＳＷＬ０に接続されている。また、ＮＭＯＳトランジスタ２１２、２１４のソースは、共に接地電位に接続されている。

［実施例１の動作］
以下に、実施例１の動作について説明する。図７における実施例１の半導体記憶装置のブロック図における置換アドレス記憶回路８０、アドレス置換回路８２の動作は、前述した図６における従来技術の半導体記憶装置と同様である。前述のように、読み出しアドレスＡＤＤが指定されると、アドレス置換回路８２は、置換アドレス記憶回路８０からの情報を参照して、置換アドレス記憶回路８０に記憶されたアドレスであった場合には、代替するアドレスＡＤＤ１への置換を行う。次に、置換されたアドレスＡＤＤ１は、行アドレスと列アドレスに分離されて、行アドレスは図７のＸデコーダ８８に入力され、列アドレスはカラムデコーダ９２に入力される。そして、Ｘデコーダ８８の出力に基づいて、メインワード線ドライバ選択信号６とサブワード線ドライバ選択信号１５９、１６１、１６３、１６５が出力される。また、サブワード線ドライバ選択信号１５９、１６１、１６３、１６５を反転した反転サブワード線ドライバ選択信号１６０、１６２、１６４、１６６が出力される。また、カラムデコーダ９２の出力に基づいてビット線対ＢＬＴ、ＢＬＢが選択される。このようにして読み出すメモリセルＭＣが指定され、メモリセルＭＣの読み出しが行われる。

次に、図９を参照し、サブワード線ドライバの動作について、説明する。メインワード線ＭＷＬ０１５３がローレベル（選択電位）で、サブワード線ドライバ選択信号ＦＸ０がハイレベル（選択電位）、サブワード線ドライバ選択信号ＦＸ１、ＦＸ２、ＦＸ３がローレベル（非選択電位）の場合、サブワード線ドライバ１７０の内部の回路を参照すると、ＦＸ０がハイレベル（選択電位）であるため、ＮＭＯＳトランジスタ２１２及びＰＭＯＳトランジスタ２１０で構成される回路は、ＣＭＯＳインバータとして機能し、メインワード線ＭＷＬ０の電位を反転出力する。また、反転サブワード線選択信号ＦＸＢ０は、ローレベルになるため、ＮＭＯＳトランジスタ２１４は非導通となる。従って、サブワード線ＳＷＬ０は、ハイレベル（選択電位）になる。以上のように、メインワード線ＭＷＬ０と、選択されたサブワード線ＳＷＬ０では、電位が反転している。以上のようにして選択されたＳＷＬ０において、選択されたビット線対ＢＬＴ、ＢＬＢの交点に位置するメモリセルＭＣが選択され、読み出される。

一方、図９において、サブワード線選択信号ＦＸＢ０がローレベル、反転サブワード線選択信号ＦＸＢ０がハイレベルの場合には、ＮＭＯＳトランジスタ２１０、ＰＭＯＳトランジスタ２１２は共に非導通となるが、ＮＭＯＳトランジスタ２１４が導通し、サブワード線ＳＷＬ０は、フローティング状態にならずに、ローレベル（非選択電位）に保持される。

次に、メモリセルＭＣの詳細について、図８を参照して説明する。図８は、図９のサブワード線ＳＷＬ０に接続されているＤＲＡＭのメモリセルＭＣ１００を示す。ビット線ＢＬＴ、ＢＬＢは、予め、ビット線の最大電圧ＶＤＤの半分であるＶＤＤ／２にプリチャージされる。選択されたサブワード線ＳＷＬ０が、非選択電位から選択電位に変化すると、メモリセルＭＣ１００からの記憶情報に応じてＶＤＤ／２を中心に正負の微小信号が、ＢＬＴ上に出力される。ビット線対ＢＬＴ、ＢＬＢに生じた電位差は、図９におけるセンスアンプＳＡ１６７、１６８、１６９のうち、選択されたビット線対に接続されているセンスアンプで増幅された後、図７におけるデータアンプ９４で増幅され、Ｉ／Ｏ線を介して、読み出したデータが出力される。

次に、メインワード線に断線が生じた場合、フローティング状態となった断線箇所から他端の側のメインワード線が、選択ビットの読み出しマージンを低下させる問題について、説明しておく。図７において、メインワード線ＭＷＬ０が、断線箇所２０で断線したとする。メインワード線断線は検出され、図７の置換アドレス記憶回路８０に断線が発生したメインワード線に対応するアドレスが書き込まれる。それにより、メインワード線ＭＷＬ０に属するメモリセルＭＣは、メインワード線ＭＷＬＺに属する冗長メモリのメモリセルＭＣに代替アクセスされる。しかしながら、断線箇所２０から他端の側（図７で、太線で示した部分）のメインワード線電位は、フローティング状態となる。このフローティング状態のメインワード線にインバータを介して接続されたサブワード線の電位を完全にローレベル（非選択電位）に固定できない虞が生じ、非選択サブワード線の電位が完全にローレベル（非選択電位）にならないと、他の選択ビットの読み出しマージンが低下する。

次に、ワード線電位保持回路が、ＭＯＳトランジスタで構成された図２に示す回路の動作について、説明する。まず、メインワード線８に断線が起きていない場合について説明する。メインワード線ドライバ選択信号６がハイレベル（選択電位）で、メインワード線８が選択の場合、ワード線８の電位は、メインワード線ドライバ１２により、ローレベル（選択電位）になる。一方、メインワード線ドライバ選択信号６がローレベル（非選択電位）で、メインワード線８が非選択の場合、メインワード線８の電位は、メインワード線ドライバ１２により、ハイレベル（非選択電位）になる。ここで、メインワード線の他端に接続されているワード線電位保持回路２４で使用されているＮＭＯＳトランジスタ２６、３０、ＰＭＯＳトランジスタ２８、３２の電流駆動能力は、メインワード線ドライバ１２の電流駆動能力に比べて、十分低くし、ワード線電位保持回路２４が、メインワード線ドライバ１２の動作に影響を与えないようにする。

次に、メインワード線８に断線が起きている場合について説明する。断線箇所２０から他端の側のメインワード線８の電位は、ワード線電位保持回路２４のノードＮ１１の電位になるので、以下に、ワード線電位保持回路２４の動作について、説明する。ワード線電位保持回路２４における４つのＭＯＳトランジスタにおいて、ＰＭＯＳトランジスタ（第２のトランジスタ）２８の電流駆動能力は、ＮＭＯＳトランジスタ（第１のトランジスタ）２６の電流駆動能力より高くする。また、ＮＭＯＳトランジスタ（第３のトランジスタ）３０の電流駆動能力はＰＭＯＳトランジスタ（第４のトランジスタ）３２の電流駆動能力よりも高くする。ここで、一般に、ＭＯＳトランジスタにおいて、ドレイン−ソース間の電流ＩＤＳと、ゲート−ソース間の電圧ＶＧＳとの関係は、飽和領域において、式（１）で表される。

ＩＤＳ＝Ｋ（ＶＧＳ−ＶＴＨ）^２ 式（１）

ここで、ＶＴＨは、しきい値電圧である。前述の電流駆動能力は、式（１）におけるＫの値で表される。Ｋが大きいと、ドレイン−ソース間の電流ＩＤＳは大きくなり、電流駆動能力は高くなる。一方、Ｋが小さいと、ドレイン−ソース間の電流ＩＤＳは小さくなり、電流駆動能力は低くなる。Ｋの値は、ＭＯＳトランジスタを構成するチャネル幅に比例するので、前述した４つのトランジスタの電流駆動能力の大小関係を実現するには、例えば、ＰＭＯＳトランジスタ（第２のトランジタ）２８のチャネル幅をＮＭＯＳトランジスタ（第１のトランジスタ）２６のチャネル幅よりも大きくし、ＮＭＯＳトランジスタ（第３のトランジスタ）３０のチャネル幅をＰＭＯＳトランジスタ（第４のトランジスタ）３２のチャネル幅よりも大きくすればよい。但し、前述したように、メインワード線が断線していない場合に、ワード線電位保持回路２４がメインワード線ドライバ１２の動作に影響を与えないように、４つのトランジスタのＫの値は、全体的に小さくしておく。

次に、電源立ち上げ時のワード線電位保持回路２４の動作について、説明する。電源電圧が立ち上げ時に高くなっていくと、ＮＭＯＳトランジスタ（第１のトランジスタ）２６と、ＰＭＯＳトランジスタ（第２のトランジスタ）２８で構成されるＣＭＯＳインバータ回路において、ＰＭＯＳトランジスタ２８のほうが、電流駆動能力が高いため、ＰＭＯＳトランジスタ２８が導通、ＮＭＯＳトランジスタ２６が非導通となり、ノードＮ１１がハイレベルになる傾向がある。一方、ＮＭＯＳトランジスタ（第３のトランジスタ）３０と、ＰＭＯＳトランジスタ（第４のトランジスタ）３２で構成されるＣＭＯＳインバータ回路において、ＮＭＯＳトランジスタ３０のほうが、電流駆動能力が高いため、ＮＭＯＳトランジスタ３０が導通、ＰＭＯＳトランジスタ３２が非導通となり、ノードＮ１２がローレベルになる傾向がある。以上により、電源立ち上げ時に、ノードＮ１１がハイレベル、ノードＮ１２がローレベルで保持され、ノードＮ１１に接続されたメインワード線８の電位はハイレベルとなる。メインワード線８が、断線箇所２０で断線した場合は、電源立ち上げ後に、断線箇所から他端の側のワード線８の電位は、ハイレベル（非選択電位）に保持される。従って、メインワード線断線によるフローティング状態が選択ビットの読み出しマージンを低下させるという問題が解消され、十分な読み出しマージンが確保された読み出しが可能となるという効果が得られる。

次に、電圧切替回路２及びワード線ドライバ電圧供給回路１９の動作を説明する前に、ＭＯＳトランジスタにおけるリーク電流のうち、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ ＤｒａｉｎＬｅａｋａｇｅ）電流について説明する。図１１は、ＮＭＯＳトランジスタの断面図であり、基板電位、ソース電位をグランドに接続し、ドレインには電圧ＶＰＰを供給している。図１１に示すように、ゲート電極下のドレイン端に高い電界がかかることにより、ドレインから基板に流れるＧＩＤＬ電流ＩＧＩＤＬが存在する。ＧＩＤＬ電流は、電圧ＶＰＰによりゲート酸化膜１８２に発生する電界が大きくなるにつれて、増加する。ＧＩＤＬ電流を抑えるには電界を抑える必要があり、電圧ＶＰＰを低く設定することが望ましい。図１１は、ＮＭＯＳトランジスタについて説明した図であるが、ＰＭＯＳトランジスタにおいても同様に、ＧＩＤＬ電流が発生する。特に、モバイル用途で使用されるＤＲＡＭなどにおいては、消費電力の低下は重要課題であり、ＧＩＤＬ電流を抑制することが望まれている。実施例１では、各メインワード線に、ワード線電位保持回路２４を設ける必要があるため、使用するＭＯＳトランジスタの数も増加する。また、メインワード線ドライバ１２においてもＭＯＳトランジスタが使用されており、これらのＧＩＤＬ電流を抑制することが望まれている。

実施例１において、ＧＩＤＬ電流を抑制するため、電圧切替回路２及びワード線ドライバ電圧供給回路１９を、マット選択信号４により抑制している。以下に、マット選択信号４により抑制する電圧切替回路２の動作について説明する。マット選択信号がローレベル（選択電位）の場合には、電圧切替回路は電圧ＶＰＰ（第１の電圧）を出力するように制御される。一方、マット選択信号４がハイレベル（非選択電位）の場合には、電圧切替回路２は電圧ＶＰＭ（第２の電圧）を出力するように制御される。選択されたメインワード線が属さないマットにおいては、断線箇所２０から他端の側のメインワード線の電位は問題にならない。そこで、非選択マットのワード線電位保持回路（図１の１０、図２の２４）に供給する電圧を、電圧切替回路２によって電圧ＶＰＰ（第１の電圧）よりも低い電圧であるＶＰＭ（第２の電圧）に切り替える。これにより、選択されたメインワード線が属さないマットにおいては、ワード線電位保持回路（図１の１０、図２の２４）に供給する電圧がＶＰＭに下がるため、ＧＩＤＬ電流を抑制することができる。なお、この状態でも、断線箇所２０から他端の側のメインワード線の電位は正常に保持されている。ここで、ＧＩＤＬ電流の完全な抑制という観点からは、非選択マットにおける断線箇所２０から他端のメインワード線の電位は、ＶＰＭよりも更に低く、グランド電位とするように電圧切替回路２を設定するのが好ましいように推察し得る。しかしながら、本発明者の検討によれば、電圧切替回路２では、非選択マットにおける断線箇所２０から他端のメインワード線の電位をグランド電位とするのではなく、上述のようにグランド電位よりも高くＶＰＰよりも低い電圧ＶＰＭとするのが好適である。これにより、マット選択／非選択の際に、マット内の全てのメインワード線を、グランド電位とＶＰＰ電位の間で充放電する必要がなく、ＶＰＭ電位とＶＰＰ電位との間で充放電すれば良いため、当該半導体装置の動作をより高速化できる。なお、断線箇所２０から他端の側のメインワード線の電位を固定するという本実施例の効果においては、必ずしも電圧切替回路２を備えている必要は無い。その場合、ワード線電位保持回路（図１の１０、図２の２４）には、常に電圧ＶＰＰを供給すれば良い。

次に、マット選択信号４により制御するワード線ドライバ電圧供給回路１９の動作について説明する。マット選択信号４がローレベル（選択電位）の場合には、ＰＭＯＳトランジスタ１８は導通し、メインワード線ドライバ１２に電圧が供給される。一方、マット選択信号４がハイレベル（非選択電位)の場合には、ＰＭＯＳトランジスタ１８は非導通となり、メインワード線ドライバ１２に電圧は供給されない。以上により、選択されたワード線が属さないマットにおいては、ワード線ドライバ１２に電圧を供給しないため、ＧＩＤＬ電流を抑制する効果が得られる。

以上に説明した実施例１において、電圧切替回路２は、十分な読み出しマージンを確保するという課題に対しては、必須ではない。但し、マット非選択時のＧＩＤＬ電流を抑制するという観点から備えているほうがより好ましい。

実施例２による半導体記憶装置は、実施例１におけるワード線電位保持回路１０を、図３に示すワード線電位保持回路４４に置き換えたものである。図３に示すワード線電位保持回路４４において、電源立ち上げ信号５２、ワード線リセット信号５４が、不図示の上位システムから供給されている。電源立ち上げ信号５２は、半導体記憶装置を駆動している上位システムの電源部から供給されるようにすればよく、また、ワード線リセット信号５４は、上位システムが、半導体記憶装置を制御するリセット信号等を使用すればよい。図３において、電源立ち上げ信号５２、ワード線リセット信号５４はＮＯＲ回路５０に入力され、ＮＯＲ回路の出力は、ＮＡＮＤ回路４８に一方の入力端子に入力される。また、インバータ４６は、ＮＡＮＤ回路４８の他方の入力端子とたすきがけ接続され、ラッチ回路を構成している。電源立ち上げ信号５２とワード線リセット信号５４は、どちらか一方だけ供給するようにしてもよい。その場合には、ＮＯＲ回路５０の代わりに、インバータ回路を使用すればよい。

次に、図３のワード線電位保持回路４４の動作について説明する。電源立ち上げ信号５２とワード線リセット信号５４の少なくとも一方が、ローレベルからハイレベルになった場合、ＮＯＲ回路５０の出力はローレベルになり、その結果、ＮＡＮＤ回路４８の出力は、ハイレベルになる。従って、電源立ち上げ信号５２とワード線リセット信号５４のどちらか一方がハイレベルになるタイミングで、ノードＮ４の電位をハイレベル（非選択電位）にすることができる。実施例１においては、図２のワード線電位保持回路２４を構成するＭＯＳトランジスタ間で電流駆動能力に差を設けて、電源立ち上げ時にメインワード線８がハイレベル（非選択電位）になるようにしていたが、実施例２では、その必要がなくなる利点が得られる。また、電源立ち上げ信号５２とワード線リセット信号５４が、共にローレベルの場合には、ＮＯＲ回路の出力はハイレベルになり、ＮＡＮＤ回路４８は、インバータ回路として機能することになるため、図１におけるワード線電位保持回路１０と等価になり、ラッチ回路として動作する。以上に説明したように、実施例２の半導体記憶装置によると、メインワード線断線が生じた場合、断線箇所２０から他端の側のメインワード線８の電位をハイレベル（非選択電位）に保持することができ、実施例１と同様の効果が得られる。また、実施例１と同様に、マットが非選択の場合は、ワード線電位保持回路４４に供給する電圧を低下させて、ＧＩＤＬ電流を抑制し、かつ、次にマットが選択されるまでの間、ワード線電位保持回路４４のデータを保持することができる。

以上に説明した実施例２において、電圧切替回路２は、十分な読み出しマージンを確保するという課題に対しては、必須ではない。但し、マット非選択時のＧＩＤＬ電流を抑制するという観点から備えているほうがより好ましい。

実施例３による半導体記憶装置は、図４に示すように、図１で示した実施例１におけるワード線電位保持回路１０を、ＰＭＯＳトランジスタ（第５のトランジスタ）６４で構成されるワード線電位保持回路６３に置き換えた構成になっている。ＰＭＯＳトランジスタ（第５のトランジスタ）６４のソースは、電圧切替回路２の出力と接続され、第１の電圧ＶＰＰまたは第２の電圧ＶＰＭが供給される。また、ＰＭＯＳトランジスタ（第５のトランジスタ）６４のドレインは、メインワード線８と接続される。また、ＰＭＯＳトランジスタ（第５のトランジスタ）６４のゲートは、ＰＭＯＳトランジスタ（第５のトランジスタ）６４のソースの電位より十分に低い電位であるグランドに接続され、ＰＭＯＳトランジスタ（第５のトランジスタ）６４は、常時、導通状態になっている。また、ＰＭＯＳトランジスタ６４（第５のトランジスタ）の電流駆動能力は、メインワード線ドライバ１２の動作に影響が出ない程度に、小さくなるようにする。電流駆動能力を小さくするには、例えば、ＰＭＯＳトランジスタ（第５のトランジスタ）６４のチャネル幅を小さくすることにより実現することができる。なお、ＰＭＯＳトランジスタ６４は、メインワード線８と電圧切替回路２の出力との間に接続された抵抗素子として機能する。

次に、実施例３の動作について説明する。メインワード線８が断線していない場合、メインワード線ドライバ選択信号６がハイレベル（選択電位）の場合には、メインワード線８の電位はローレベル（選択電位）となる。一方、メインワード線ドライバ選択信号６がローレベル（非選択電位）の場合には、メインワード線８の電位はハイレベル（非選択電位）となる。次に、メインワード線８が断線箇所２０で断線した場合、断線箇所２０から他端の側のメインワード線８の電位は、ＰＭＯＳトランジスタ（第５のトランジスタ）６４で構成されるワード線電位保持回路６３で、ハイレベル（非選択電位）に保持される。以上により、メインワード線８が断線した場合、断線箇所２０から他端の側のメインワード線８の電位をハイレベル（非選択電位）に保持できるので、メインワード線断線によるフローティング状態が選択ビットの読み出しマージンを低下させるという問題が解消され、十分な読み出しマージンが確保された読み出しが可能となるという効果が得られる。また、電圧切替回路２及びワード線ドライバ電圧供給回路１９をマット選択信号４で制御する点に関しては、実施例１、２と同じ構成であるため、実施例１、２と同様に、ＧＩＤＬ電流を抑制する効果が得られる。

以上に説明した実施例３において、電圧切替回路２は、十分な読み出しマージンを確保するという課題に対しては、必須ではない。但し、マット非選択時のＧＩＤＬ電流を抑制するという観点から備えているほうがより好ましい。

実施例４による半導体記憶装置は、図５に示すように、図４に示した実施例３の回路におけるワード線電位保持回路６３を、ＰＭＯＳトランジスタ（第５のトランジスタ）６６で構成されるワード線電位保持回路６５とし、メインワード線８の選択／非選択の情報により制御するようにしている。図５に示す回路において、ワード線電位保持回路６５を構成するＰＭＯＳトランジスタ（第５のトランジスタ）６６のゲートは、メインワード線ドライバ１２の出力とインバータ６８を介して接続される。

次に、実施例４の動作について、説明する。メインワード線８が断線していない場合で、メインワード線ドライバ選択信号６がハイレベル（選択電位）の場合には、メインワード線８の電位はローレベル（選択電位）となる。このとき、インバータ６８の出力は、ハイレベルになり、ＰＭＯＳトランジスタ（第５のトランジスタ）６６は非導通になって、ワード線電位保持回路６５は、メインワード線８に電圧を供給しない。そのため、実施例３では、ワード線電位保持回路６３がメインワード線ドライバ１２の動作に影響を与えないようにＭＯＳトランジスタの電流駆動能力を小さくすることが必要であったが、実施例４では、メインワード線８の電位がローレベルのときに、ワード線電位保持回路６５は電圧を供給しないようにすることができるので、ＰＭＯＳトランジスタ（第５のトランジスタ）６６の電流駆動能力をメインワード線ドライバに対して小さくしなければならないという制約がなくなる。一方、メインワード線８が断線していない場合で、メインワード線ドライバ選択信号６がローレベル（非選択電位）の場合には、メインワード線８の電位はハイレベル（非選択電位）となる。また、メインワード線８が断線箇所２０で断線した場合、メインワードドライバ選択信号６は、通常、ローレベル（非選択電位）に設定されるので、メインワード線ドライバ１２の出力は、ハイレベル（非選択電位）になり、インバータ回路６８の出力はローレベルになって、ＰＭＯＳトランジスタ（第５のトランジスタ）６６は導通状態になり、第２の電圧供給回路６５から断線箇所２０から他端の側のメインワード線８に対して、電圧が供給されて、ハイレベル（非選択電位）に保持される。従って、実施例４による半導体記憶装置は実施例３と同様な効果が得られる。

以上に説明した実施例４において、電圧切替回路２は、十分な読み出しマージンを確保するという課題に対しては、必須ではない。但し、マット非選択時のＧＩＤＬ電流を抑制するという観点から備えているほうがより好ましい。

以上に説明した各々の実施例において、メインワード線の電位が、選択時にローレベル、非選択時にハイレベルとなる場合について、例示したが、例えば、メインワード線ドライバが、論理を反転しない場合で、メインワード線の電位が、選択時にハイレベル、非選択時にローレベルとなる場合についても、前述のワード線電位保持回路、電圧切替回路、ワード線ドライバ電圧供給回路等を適用することが可能である。また、以上に説明した各々の実施例において、ワード線電位保持回路、電圧切替回路、ワード線ドライバ電圧供給回路等を、メインワード線に対して適用する構成について説明したが、それに限定されず、サブワード線に対して適用してもよく、また、メインワード線、サブワード線の両方に適用してもよい。いずれの場合においても、断線した箇所から他端の側を非選択電位に保持することができ、メインワード線断線によるフローティング状態が選択ビットの読み出しマージンを低下させるいう問題が解消され、十分な読み出しマージンが確保された読み出しが可能となるという効果が得られる。また、同時に、ＧＩＤＬ電流を抑制する効果が得られる。

本発明の半導体記憶装置は、ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ等が搭載されるメモリセルモジュールに適用可能である。

なお、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２：電圧切替回路
４：マット選択信号
６：メインワード線ドライバ選択信号
８：メインワード線（ワード線）
１０、２４、４４、６３、６５、９６、９７：ワード線電位保持回路
１２：メインワード線ドライバ（ワード線ドライバ）
１４、１６、４６、６８：インバータ
１８、２８、３２、６４、６６、２１０：ＰＭＯＳトランジスタ
１９：ワード線ドライバ電圧供給回路
２０：断線箇所
２６、３０、１０２、１８０、２１２、２１４：ＮＭＯＳトランジスタ
４８：ＮＡＮＤ回路
５０：ＮＯＲ回路
５２：電源立ち上げ信号
５４：ワード線リセット信号
８０：置換アドレス記憶回路
８２：アドレス置換回路
８４：メモリセルアレイ
８６：冗長メモリのメインワード線
８８、１２０：Ｘデコーダ
８９、９９、１２２：メインワード線ドライバ
９０：センスアンプ
９２：カラムデコーダ
９４：データアンプ
１００：メモリセル
１０４：メモリセル容量
１０６、１０８：ビット線容量
１２４〜１３２、１５３、１５４：メインワード線
１５５〜１５８：サブワード線
１５９、１６１、１６３、１６５：サブワード線ドライバ選択信号
１６０、１６２、１６４、１６６：反転サブワード線ドライバ選択信号
１６７、１６８、１６９：センスアンプ
１７０、１７１、１７２、１７３：サブワード線ドライバ
１８２：ゲート酸化膜
２０２、２０４、２０６、２０８：センスアンプ群

Claims (11)

1. 行列状に複数のメモリセルが配置されたメモリセルアレイと、
   前記メモリセルアレイの行に対応して設けられた複数のワード線と、
   前記複数のワード線の一端に接続されたワード線ドライバであって、対応する前記ワード線に選択状態と非選択状態とで異なる電位を出力するワード線ドライバと、
   前記複数のワード線の他端に接続されたワード線電位保持回路であって、前記ワード線が断線した場合に、前記断線箇所から前記他端までの前記ワード線の電位を前記非選択状態の電位に固定するワード線電位保持回路を備えることを特徴とする半導体記憶装置。
2. 前記ワード線電位保持回路は、ラッチ回路で構成されることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記ラッチ回路に、電源立ち上げ信号と、ワード線リセット信号のうち、少なくとも１つが供給され、
   前記断線箇所から前記他端の側の前記ワード線の電位は、前記電源立ち上げ信号、前記ワード線リセット信号の少なくとも一方がオンになるタイミングで、非選択電位に設定されることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記ラッチ回路は、第１導電型の第１のトランジスタ、前記第１導電型とは逆導電型である第２導電型の第２のトランジスタ、第１導電型の第３のトランジスタ、第２導電型の第４のトランジスタを含み、
   第１のトランジスタのドレインと、第２のトランジスタのドレインが共に、前記ワード線の他端に接続され、
   第３のトランジスタのドレインと、第４のトランジスタのドレインが接続され、
   第２のトランジスタのソース及び第４のトランジスタのソースは、前記電圧切替回路の出力に接続され、
   第１のトランジスタのソース及び第３のトランジスタのソースは、前記電圧切替回路が供給する電圧より低い電位の電源に接続され、
   第１及び第２のトランジスタのゲートは、第３及び第４のトランジスタのドレインと接続され、
   第３及び第４のトランジスタのゲートは、第１及び第２のトランジスタのドレインと接続され、
   前記第２のトランジスタの電流駆動能力は、前記第１のトランジスタの電流駆動能力より高く、
   前記第３のトランジスタの電流駆動能力は、前記第４のトランジスタの電流駆動能力より高くなるように構成されることを特徴とする請求項２または３に記載の半導体記憶装置。
5. 前記第２のトランジスタのチャネル幅を、前記第１のトランジスタのチャネル幅よりも大きくすることにより、前記第２のトランジスタの電流駆動能力を、前記第１のトランジスタの電流駆動能力より高くし、
   前記第３のトランジスタのチャネル幅を、前記第４のトランジスタのチャネル幅よりも大きくすることにより、前記第３のトランジスタの電流駆動能力を、前記第４のトランジスタの電流駆動能力より高くすることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記ワード線電位保持回路は、第５のトランジスタを含み、
   前記第５のトランジスタのドレインは、前記ワード線の他端に接続され、
   前記第５のトランジスタのソースは、前記電圧切替回路の出力に接続され、
   前記第５のトランジスタのゲートは、前記第５のトランジスタが、導通状態になるように、前記第５のトランジスタのソースの電位より低い電位の電源に接続されることを特徴とする請求項１に記載の半導体記憶装置。
7. 前記ワード線電位保持回路は、第５のトランジスタを含み、
   前記第５のトランジスタのドレインは、前記ワード線の他端に接続され、
   前記第５のトランジスタのソースは、前記電圧切替回路の出力に接続され、
   前記第５のトランジスタのゲートの電位は、前記ワード線電位が非選択電位のとき、前記第５のトランジスタが導通状態になるように制御することを特徴とする請求項１に記載の半導体記憶装置。
8. 前記ワード線電位保持回路は、前記ワード線の他端と前記電圧切替回路の出力との間に接続された抵抗素子であることを特徴とする請求項１に記載の半導体記憶装置。
9. 階層ワード構造であって、前記複数のワード線はメインワード線であり、前記ワード線ドライバはメインワード線ドライバであることを特徴とする請求項１乃至８のいずれか１項に記載の半導体記憶装置。
10. 前記メモリセルは列方向に複数のマットに分割されて配置され、
    前記ワード線電位保持回路に電圧を供給する電圧切替回路と、
    前記ワード線ドライバに電圧を供給するワード線ドライバ電圧供給回路と、をさらに備え、
    前記電圧切替回路は、第１の電圧と、前記第１の電圧より低い第２の電圧に切替可能に構成され、
    選択された前記ワード線が属するマット内において、前記ワード線ドライバ電圧供給回路は、前記ワード線ドライバに電圧を供給し、前記電圧切替回路は、前記第１の電圧を出力し、前記ワード線電位保持回路に前記第１の電圧を供給し、
    選択された前記ワード線が属さないマット内において、前記ワード線ドライバ電圧供給回路は、前記ワード線ドライバに電圧を供給せず、前記電圧切替回路は、前記第２の電圧を出力し、前記ワード線電位保持回路に前記第２の電圧を供給することを特徴とする請求項１乃至９のいずれか１項に記載の半導体記憶装置。
11. 前記メモリセルをワード線に対応した行単位で置き換える冗長メモリと、置き換える行アドレスを格納する置換アドレス記憶回路と、前記置換アドレス記憶回路に格納された置換アドレスの情報に基づいてアドレスの置換を行うアドレス置換回路と、をさらに備えることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体記憶装置。

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