JP2012112762A - 高調波成分測定装置 - Google Patents

Abstract

【課題】基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することが可能な高調波成分測定装置を提供する。
【解決手段】サンプリングクロックに基づいて複数のアナログ入力信号をデジタルデータに変換する複数のＡ／Ｄ変換器２、５と、複数のアナログ入力信号のゼロクロスを検出する複数のゼロクロス検出器３、６と、基本周波数が異なる系統ごとにゼロクロス信号を出力する複数の切換器５０、５１と、各系統のアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する複数の補間タイミング発生器５３、５４と、各系統においてデジタルデータからその系統の補間タイミングにおける値を補間によって求める補間処理器４１と、デジタルデータの補間された値をＦＦＴ演算して複数系統のアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器４３とを備える。
【選択図】図１

Description

本発明は高調波成分測定装置に関し、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置の改善に関する。

近年、動作制御をきめ細かく行うとともに電力の利用効率を改善するために、インバータに代表される電力変換器が、各種の家庭用電気機器や産業用電気機器に広く使用されている。これに伴って、これら電力変換器のスイッチング動作時に発生する高調波成分が他の機器に影響を与え、不要な動作を引き起こしたり、損傷させたりすることがある。

そこで、これらの不具合発生を防止するために、交流電力測定にあたっては、電圧実効値、電流実効値、有効電力の他に、電圧高調波成分、電流高調波成分、有効電力高調波成分なども測定解析できることが求められている。

図８は特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。電圧入力回路１は、入力された電圧を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器２は電圧入力回路１により入力された電圧をデジタル信号に変換する。ゼロクロス検出器３は電圧入力回路１から入力された電圧がゼロレベルを横切ることを検出するものであり、入力電圧がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器３の検出出力周波数は入力電圧信号の基本周波数となる。

電流入力回路４は、入力された電流を後段回路の処理に適したレベルに正規化する。Ａ／Ｄ変換器５は電流入力回路４から入力された電流をデジタル信号に変換する。ゼロクロス検出器６は電流入力回路４から入力された電流がゼロレベルを横切ることを検出するものであり、入力電流がLOWからHIGHまたはHIGHからLOWへ変化することを検出することにより検出出力が反転する。このゼロクロス検出器６の検出出力周波数は入力電流信号の基本周波数となる。

Ａ／Ｄ変換器２から出力される電圧瞬時値の変換データおよびＡ／Ｄ変換器５から出力される電流瞬時値の変換データは、ＤＳＰ７およびＤＳＰ１７に入力される。ゼロクロス検出器３、６の出力信号は、切替器９に入力されている。

切替器９は、ゼロクロス検出器３、６の出力のどちらか一方をＣＰＵ１０の設定により選択してＰＬＬサンプリングクロック発生器１３に入力する。なお、ゼロクロス検出器３、６のいずれの出力を用いるかは、測定対象によって使い分ける。例えば電流波形に歪みが生じる機器の場合は電圧のゼロクロス検出器３の出力を使用し、インバータ制御された機器のように電圧波形に歪みが生じる場合は電流のゼロクロス検出器６の出力を使用する。

固定サンプリングクロック発生器１２は、任意に設定された固定サンプリングクロックを発生する。固定サンプリングクロックはＡ／Ｄ変換器２、５に入力され、Ａ／Ｄ変換器２、５はこれに基づいてＡ／Ｄ変換を行う。また固定サンプリングクロックは、フラグ回路２３にも入力する。

ＰＬＬサンプリングクロック発生器１３は、切替器９を介して選択的に入力されるゼロクロス検出器３またはゼロクロス検出器６の出力信号の整数倍のＰＬＬサンプリングクロックを発生し、フラグ回路２３に出力する。

カウンタ用クロック発生器２２は、カウンタＡ１９とカウンタＢ２１のカウント値を１カウントずつアップするためのカウンタ用クロックを発生する。このカウンタ用クロックの周波数は、固定サンプリングクロックの周波数より十分高いものとする。

カウンタＡ１９は、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間だけ、カウンタ用クロックごとにカウントアップする。次の固定サンプリングクロックが来ると、カウンタＡ１９のカウント値はラッチＡ１８に読み込んで保持され、カウンタＡ１９はカウント値を０に初期化する。

カウンタＢ２１は、ある固定サンプリングクロックから次に来るＰＬＬサンプリングクロックまでの期間、カウンタ用クロックごとにカウントアップする。ＰＬＬサンプリングクロックが来ると、カウンタＢ２１はカウント値を０に初期化する。ただし、ある固定サンプリングクロックから次の固定サンプリングクロックまでの間にＰＬＬサンプリングクロックがなかった場合は、次の固定サンプリングクロックがあったタイミングでカウント値を０に初期化する。カウンタＢ２１のカウント値は、固定サンプリングクロックが来たタイミングでラッチＢ２０に読み込み保持される。

フラグ回路２３は、固定サンプリングクロックと次の固定サンプリングクロックの間にＰＬＬサンプリングクロックがあった場合、次の固定サンプリングクロックのタイミングで出力を１に保持する。また、その間にＰＬＬサンプリングクロックがなかった場合は、出力を０に保持する。

ＤＳＰ７（Digital Signal Processor）は、Ａ／Ｄ変換器２によりデジタル値に変換された電圧瞬時値v(n)と、Ａ／Ｄ変換器５によりデジタル値に変換された電流瞬時値a(n)に基づき、電圧実効値、電流実効値、有効電力を演算する。

ＤＳＰ１７は、固定サンプリングクロックのタイミングでＡ／Ｄ変換されたＡ／Ｄ変換器２およびＡ／Ｄ変換器５の出力値を読み込む。このとき、１回のＡ／Ｄ値を読み込むとともに、その１回前のＡ／Ｄ値もＤＳＰ１７内部に保存しておく。また、固定サンプリングクロックのタイミングで、ラッチＡ１８、ラッチＢ２０およびフラグ回路２３の出力を読み込む。

そしてＤＳＰ１７は、フラグ回路２３の出力が１の場合に、固定サンプリングクロックの間にある［ラッチＢ２０の値／ラッチＡ１８の値のタイミング］の値を、前後の固定サンプリングクロックのタイミングのデータから直線補間によって求める。そしてＤＳＰ１７は、補間した値を対象データとしてＦＦＴ演算を行う。ＤＳＰ１７は、このようなＦＦＴ演算を電圧瞬時値に対して行うことにより電圧の基本波成分と高調波成分を計算し、電流瞬時値に対して行うことにより電流の基本波成分と高調波成分を計算し、これら電圧のＦＦＴ結果と電流のＦＦＴ結果に基づき有効電力の基本波成分と高調波成分をそれぞれ計算する。

これらＤＳＰ７で計算された電圧実効値Ｖ、電流実効値Ａ、有効電力Ｐと、ＤＳＰ１７で計算された電圧と電流と有効電力の基本波成分と高調波成分は、ＣＰＵ１０を介して表示器１１に表示される。なお、ＣＰＵ１０は、ＤＳＰ７、１７で計算された各測定値を表示器１１に表示するとともに、操作部１４からの操作入力により切替器９を切替制御する。

このようにゼロクロスの整数倍のポイント数のＦＦＴ演算を行うと、ＦＦＴ演算結果の各周波数成分は電圧/電流の基本波成分および高調波成分の周波数と一致することになり、入力信号を取りこぼすことなくリアルタイムにＦＦＴ演算を行うことができ、基本波成分と高調波成分を高精度に演算できる。特に、直線補間することにより、ＦＦＴ演算したとき入力波形に本来含まれない成分を低減でき、本来含まれる成分の振幅をより精度よく求めることできる。

なお、上記のＰＬＬサンプリングクロック発生器１３の代わりに、特許文献２にて提案したサンプリングクロック発生器を用いることにより、精度よく基本周波数のＮ倍のサンプリングクロックを発生させることもできる。特許文献２では、ゼロクロスを基準とする基本周波数を高速な基準クロックでカウントし、これを定数Ｎで除算することによってＦＦＴ演算を行うクロックパルスの間隔（クロック数）を求めている。なお定数Ｎで除算したときの整数部でそのクロック数をダウンカウントし、補間タイミングを信号パルスとして出力している。

特開２００９−２６４７５３号公報 特開２００７−１９８７６３号公報

電圧や電流の測定装置において、多チャンネルにして複数の信号の測定を可能とすることは従来から行われている。例えばオシロスコープなどでは、２チャンネル、４チャンネルなどの構成のものが一般に提供されている。

高調波成分測定装置においても、複数の信号を同時に測定する要望がある。図９は測定対象の例としてのマトリックスコンバータの一種を説明する図である。マトリックスコンバータ８０は、三相電源８２から供給される入力Ｒ、Ｓ、ＴをＰＷＭ制御して任意の電圧や周波数の出力Ｕ、Ｖ、Ｗに変換し、三相モータ８４などの機器に供給する装置である。このような装置に対して入力と出力を１台の装置で同時に測定することができれば、その挙動を測る上で非常に便宜がよい。

そこで簡単に考えれば、測定したい信号の数だけの複数組のＡ／Ｄ変換器（電圧用と電流用で１組）を備えることが想起される。図９の例であれば、６組のＡ／Ｄ変換器（合計１２個のＡ／Ｄ変換器）を備えればよいということになる。

しかしながら、高調波成分測定装置はオシロスコープのように単に測定すればよいだけではなく、その後のＦＦＴ演算を主要な処理としている。そしてＦＦＴ演算は、ゼロクロスを基準とするタイミングで行う必要がある。仮にアナログ入力信号の基本周波数の周波数が異なっていると、正しいＦＦＴ演算の結果を得ることができない。したがって、複数組のＡ／Ｄ変換器を備えていたとしても、複数の信号のうち同時に正しくＦＦＴ演算できるのは基本周波数が同じものだけであり、マトリックスコンバータ８０やインバータのように周波数が異なる場合には、依然として複数台の高調波成分測定装置が必要になってしまうという問題がある。

そこで本発明は、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することが可能な高調波成分測定装置を提供することを目的としている。

上記課題を解決するために、本発明にかかる高調波成分測定装置の代表的な構成は、サンプリングクロックに基づいて複数のアナログ入力信号をデジタルデータに変換する複数のＡ／Ｄ変換器と、複数のアナログ入力信号のゼロクロスを検出する複数のゼロクロス検出器と、複数のゼロクロス検出器が接続され、基本周波数が異なる系統ごとにゼロクロス信号を出力する複数の切換器と、複数の切換器のいずれかの出力信号に基づきその系統のアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する複数の補間タイミング発生器と、各系統においてデジタルデータからその系統の補間タイミングにおける値を補間によって求める補間処理器と、デジタルデータの補間された値をＦＦＴ演算して複数系統のアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器と、を備えたことを特徴とする。

上記構成によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。また、１つの系統について複数の入力信号の高調波成分を測定することができる。これにより、周波数を変換する装置の入力信号と出力信号や、信号の周波数が異なる複数箇所の高調波を同時に測定することができ、使用者の便宜に供することができる。

本発明によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。

本実施形態にかかる高調波成分測定装置の一例を示すブロック図である。 第２ＦＰＧＡの内部構成を示すブロック図である。 補間タイミング発生器の内部構成を説明するブロック図である。 補間タイミング発生器の内部の各出力例を示すタイミングチャートである。 補間処理器の内部構成を説明するブロック図である。 補間処理器の動作を説明するタイミングチャートである。 補間方法を説明する図である。 特許文献１に開示された高調波成分測定装置の構成を説明するブロック図である。 測定対象の例としてのマトリックスコンバータの一種を説明する図である。

以下に添付図面を参照しながら、本発明の好適な実施形態について詳細に説明する。かかる実施形態に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。なお、本明細書及び図面において、実質的に同一の機能、構成を有する要素については、同一の符号を付することにより重複説明を省略し、また本発明に直接関係のない要素は図示を省略する。

図１は本実施形態にかかる高調波成分測定装置の一例を示すブロック図であって、図８と共通する部分には同一の符号を付して説明を省略する。図１の電圧入力回路１、Ａ／Ｄ変換器２、ゼロクロス検出器３、電流入力回路４、Ａ／Ｄ変換器５、ゼロクロス検出器６、ＣＰＵ１０、表示器１１、固定サンプリングクロック発生器１２、操作部１４の機能および動作は図８に示したものと同じである。また第１ＦＰＧＡ８は、図８のＤＳＰ７と同様に瞬時値の総和平均から電圧実効値、電流実効値、有効電力を演算する。

ここで、本実施形態では、電圧入力回路１、Ａ／Ｄ変換器２、ゼロクロス検出器３、電流入力回路４、Ａ／Ｄ変換器５、ゼロクロス検出器６をまとめてブロックとして、同様の構成の６つのブロック３０を備えている。図１では１、２、６番目のブロック３０ａ、３０ｂ、３０ｆの３つだけを代表して図示している。以下、ブロック３０ａ、３０ｂ、３０ｆを含む６つのブロックのうち任意のブロックを指す場合に、ブロック３０と表記する。すなわち、入力可能とするアナログ信号の数に応じた複数のＡ／Ｄ変換器と、複数のゼロクロス検出器を備えている。これにより、６つのアナログ入力信号の電圧および電流をサンプリングできると共に、各信号のゼロクロス信号を得ることができる。

ただし本実施形態では、アナログ信号の数は６つであるが、それらの基本周波数は２つ（２種類）である場合を例に用いて説明する。具体例としては、図９に示したマトリックスコンバータ８０の入力Ｒ、Ｓ、Ｔと出力Ｕ、Ｖ、Ｗが挙げられる（入力側と出力側で基本周波数が異なる）。以下、このように基本周波数が異なる信号の群を「系統」と称する。

第２ＦＰＧＡ１５は、後述するように補間タイミング（ＦＦＴ演算の入力データのタイミング）を発生させると共に、補間データを演算して、ＦＦＴ演算による電圧、電流および有効電力の基本波成分と高調波成分を計算する。したがって図１の構成では、図８に示したＤＳＰ１７、ＰＬＬサンプリングクロック発生器１３、ラッチＡ１８、カウンタＡ１９、ラッチＢ２０、カウンタＢ２１、カウンタ用クロック発生器２２、フラグ回路２３がなくなっている。

各ブロック３０のゼロクロス検出器３、６は、複数の切替器（第１切替器５０、第２切替器５１）に接続されている。切替器の数は処理しようとする系統の数に応じて設けられる。本実施形態では２系統の基本周波数を処理する構成であるから２つの切替器を設けている。第１切替器５０は、各ブロック３０のゼロクロス検出器３、６のいずれか１つの出力をＣＰＵ１０の設定により選択して、ゼロクロス信号１として第２ＦＰＧＡ１５に出力する。第２切替器５１は、同様に、ゼロクロス信号２を第２ＦＰＧＡ１５に出力する。ゼロクロス検出器３、６のいずれの出力を用いるかは、測定対象によって使い分ける。例えば電流波形に歪みが生じる機器の場合は電圧のゼロクロス検出器３の出力を使用し、インバータ制御された機器のように電圧波形に歪みが生じる場合は電流のゼロクロス検出器６の出力を使用する。

ここで、第１切替器５０と第２切替器５１は、基本周波数が異なる系統ごとにゼロクロス信号を出力する。すなわち、第１切替器５０は１つめの系統のゼロクロス信号を出力し、第２切替器５１は２つめの系統のゼロクロス信号を出力する。その切り替え（選択）はＣＰＵ１０から設定され、ＣＰＵ１０は操作部１４からの操作入力により動作する。換言すれば、使用者は各ブロック３０に入力されるアナログ入力信号の種類を認識し、操作部１４を操作して、第１切替器５０および第２切替器５１がそれぞれどのブロック３０のゼロクロス検出器３または６の信号を出力するかの設定値を入力する。

図２は第２ＦＰＧＡ１５の内部構成を示すブロック図である。第２ＦＰＧＡ１５は、複数の補間タイミング発生器（第１補間タイミング発生器５３、第２補間タイミング発生器５４）と、補間処理器４１、メモリ４２、ＦＦＴ演算器４３を有している。

第１補間タイミング発生器５３は第１切替器５０からゼロクロス信号１を入力され、固定サンプリングクロック発生器１２から固定サンプリングクロックを入力される。そして第１補間タイミング発生器５３は、ある固定サンプリングクロックと次の固定サンプリングクロックとの間に補間タイミングを含むか否かを示す補間タイミングフラグ１と、その固定サンプリングクロックから補間タイミングまでの差分である補間係数α１を補間処理器４１に出力する。

第２補間タイミング発生器５４は第２切替器５１からゼロクロス信号２を入力され、固定サンプリングクロック発生器１２から固定サンプリングクロックを入力される。そして第２補間タイミング発生器５４は、ある固定サンプリングクロックと次の固定サンプリングクロックとの間に補間タイミングを含むか否かを示す補間タイミングフラグ２と、その固定サンプリングクロックから補間タイミングまでの差分である補間係数α２を補間処理器４１に出力する。

図３は第１補間タイミング発生器５３または第２補間タイミング発生器５４の内部構成を説明するブロック図である。これらの内部構成は同一であるため区別せずに説明する。

立ち上がりエッジ検出器２４は、第１切替器５０または第２切替器５１から入力されるゼロクロス信号の立ち上がりエッジを検出することによりパルスを１つ生成し、パルスカウンタ２５に出力する。

パルスカウンタ２５には、入力されるゼロクロス信号の他、図示しない基準クロック発生源から一定間隔のパルス列よりなる基準クロックも入力されている。基準クロックの周波数は固定サンプリングクロックの周波数より十分高いものとする。そしてパルスカウンタ２５は、ゼロクロス信号パルスから次のゼロクロス信号パルスまでの時間、基準クロックのパルス数をカウントする。カウント終了後、そのカウント値をメモリ２６に出力する。

メモリ２６は、パルスカウンタ２５の出力をＭ個保存できる領域を持っている。立ち上がりエッジ検出器２４の出力パルスがあるごとに、パルスカウンタ２５のカウント値出力はメモリ２６に保存される。１回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、２回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存され、Ｍ回目の立ち上がりエッジ検出器２４の出力パルスによりメモリ２６のメモリ領域Ｍにパルスカウンタ２５のカウント値出力が保存される。

そして、（Ｍ＋１）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６の先頭に戻ってメモリ領域１にパルスカウンタ２５のカウント値出力が保存され、（Ｍ＋２）回目の立ち上がりエッジ検出器２４の出力パルスではメモリ２６のメモリ領域２にパルスカウンタ２５のカウント値出力が保存される。

第１加算器２７は、メモリ２６のメモリ領域１〜Ｍまでに保存されているパルスカウンタ２５のカウント値をすべて加算し、加算結果を２進数で第１演算器２８に出力する。

第１演算器２８は、除算器、乗算器、シフタなどで構成される。除算器の場合、定数１として数値Ｎが入力され、第１加算器２７の加算出力をＮで除算した数値が出力される。乗算器の場合、定数１として（１／Ｎ）を計算した数値が入力され、第１加算器２７の加算出力に（１／Ｎ）を乗算した数値が出力される。Ｎが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数１として（ｌｏｇ_２Ｎ）を計算した数値が入力され、第１加算器２７の加算出力を右へ（ｌｏｇ_２Ｎ）ビット分シフトした数値が出力される。

第２演算器２９も、除算器、乗算器、シフタなどで構成される。除算器の場合、定数２として数値Ｍが入力され、第１演算器２８の出力をＭで除算した数値が出力される。乗算器の場合は、定数２として（１／Ｍ）を計算した数値が入力され、第１演算器２８の出力に（１／Ｍ）を乗算した数値が出力される。Ｍが２のべき数の場合、シフタを用いることもできる。シフタの場合、定数２として（ｌｏｇ_２Ｍ）を計算した数値が入力され、第１演算器２８の出力を右へ（ｌｏｇ_２Ｍ）ビット分シフトした数値が出力される。

第２加算器３４には、第２演算器２９の出力値と、第１減算器３６の出力値が入力される。第２加算器３４はこれらを加算して出力する。

セレクタ３５は、第２加算器３４の出力と第１減算器３６の出力が入力されており、補間タイミング判定器３７の出力が０か１かによっていずれか一方を出力する。補間タイミング判定器３７の出力が０のときは第１減算器３６の出力を出力し、１のときは第２加算器３４の出力を出力する。

第１減算器３６は、セレクタ３５の出力と、固定サンプリングクロック、および係数導出部３８が出力する係数ｈが入力されている。第１減算器３６は、固定サンプリングのタイミングで、セレクタ３５の出力から係数ｈを引いた出力値βを出力する。出力値βは小数を含む数値である。

補間タイミング判定器３７は、第１減算器３６の出力値βが係数ｈ以下のとき（β≦ｈ）は１を出力し、出力値βがｈより大きいとき（β＞ｈ）は０を出力する。第１補間タイミング発生器５３の補間タイミング判定器３７の出力を補間タイミングフラグ１、第２補間タイミング発生器５４の補間タイミング判定器３７の出力を補間タイミングフラグ２とする。

係数導出部３８は、基準クロックの周波数を固定サンプリングクロックの周波数で除した係数ｈを出力する。係数ｈは、固定サンプリングクロックの間隔が基準クロックの何クロック分であるかを意味しており、小数を含む数値である。

第２減算器３９は、補間タイミング判定器３７から補間タイミングフラグ１または２（値は１）が出力されたタイミングで、係数ｈから第１減算器３６の出力値βを引いた値を出力する。第１補間タイミング発生器５３の第２減算器３９の出力を補間係数α１、第２補間タイミング発生器５４の第２減算器３９の出力を補間係数α２とする。出力値βが小数を含む数値であるから、補間係数αも同様に小数を含む数値である。

上記構成によれば、パルスカウンタ２５はゼロクロス信号の間隔が基準クロックの何クロック分であるかを数え、メモリ２６にＭ個分のゼロクロス信号のクロック数を記憶させる。これを第１加算器２７で加算して第２演算器２９においてＭで割ることにより、クロック数の平均を取ることができる。また第１演算器２８でＮで割っていることにより、第２演算器２９からはゼロクロス信号のカウント数の１／Ｎの数値が出力される。

そして第１減算器３６においてゼロクロス信号のクロック数から係数ｈ（固定サンプリングクロックのクロック数）を引くのであるが、その出力値βが係数ｈより大きい限り（補間タイミング判定器３７においてβ＞ｈ）、セレクタ３５では出力値βが選択されるため、繰り返し減算が行われる。固定サンプリングクロックのタイミングで出力値βが係数ｈずつ減り、ついにβ≦ｈとなると、第２減算器３９から係数ｈ−出力値β＝補間係数αが出力されることになる。したがって補間係数αは係数ｈ以下の数値であって、直近の固定サンプリングクロックから補間タイミングまでの差分を意味する。残ったβは第２加算器３４において第２演算器２９の出力値と加算され、ふたたび繰り返し減算が行われる。

図４は第１補間タイミング発生器５３の内部の各出力例を示すタイミングチャートである。例として、基準クロック周波数=１３２ＭＨｚ、固定サンプリングクロック周波数＝２ＭＨｚ、ゼロクロス信号の周波数＝１．０２ｋＨｚ、Ｍ＝２、Ｎ＝５１２としている。

図５は補間処理器４１の内部構成を説明するブロック図、図６は補間処理器４１の動作を説明するタイミングチャートである。補間処理器４１は、各系統においてデジタルデータからその系統の補間タイミングにおける値を補間によって求める。本実施形態では、補間タイミングを中心とする６点（前３点、後３点）のサンプリングクロックのデジタルデータを用いてスプライン補間を行う。

補間処理器４１は、６つのブロック３０に対して、電圧のＡＤ値を記憶する６つのメモリ４４と、電流のＡＤ値を記憶する６つのメモリ４５とを備えている。図５では１番目の４４ａ、４５ａ、６番目の４４ｆ、４５ｆの４つだけを代表して図示している。一対のメモリ４４ａ、４５ａはブロック３０ａに対応していて、他の一対のメモリ４４ｆ、４５ｆは、ブロック３０ｆに対応している。

メモリ４４ａは、固定サンプリングクロックごとのＡＤＵ１データ（ブロック３０ａの電圧のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＵ１データから順番に、ｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１として出力する。メモリ４４ｆはブロック３０ｆのＡＤＵ６データを受けて、ｙ０ｕ６、ｙ１ｕ６、ｙ２ｕ６、ｙ３ｕ６、ｙ４ｕ６、ｙ５ｕ６を出力する。他のメモリ４４（２番目〜５番目）も同様にブロック３０（２番目〜５番目）の電圧のＡＤ値を６回分ずつ保持して出力する。

メモリ４５ａは、固定サンプリングクロックごとのＡＤＩ１データ（ブロック３０ａの電流のＡＤ値）を最新のものから過去６回分保持し、古い時刻のＡＤＩ１データから順番に、ｙ０ｉ１、ｙ１ｉ１、ｙ２ｉ１、ｙ３ｉ１、ｙ４ｉ１、ｙ５ｉ１として出力する。メモリ４５ｆはブロック３０ｆのＡＤＩ６データを受けて、ｙ０ｉ６、ｙ１ｉ６、ｙ２ｉ６、ｙ３ｉ６、ｙ４ｉ６、ｙ５ｉ６を出力する。以下メモリ４５（２番目〜５番目）も同様に、ブロック３０（２番目〜５番目）の電流のＡＤ値を６回分ずつ保持して出力する。

第３切替器５５は、補間演算器５９に電圧側のデータを入力するとき、６つのメモリ４４のいずれかの出力をｙ０、ｙ１、ｙ３、ｙ４、ｙ５として出力する。補間演算器５９に電流側のデータを入力するとき、６つのメモリ４５のいずれかの出力をｙ０、ｙ１、ｙ３、ｙ４、ｙ５として出力する。図６に示すように、第３切替器５５は、固定サンプリングクロックを時分割して、６つのブロック３０の電圧および電流の値を順番に切り替えて出力する。

シフタ４６は、３段のシフタで構成され、固定サンプリングクロックごとに補間タイミングフラグ１を１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータを出力する。これにより補間タイミング発生器４０から補間タイミングフラグ１が出力された後に３回目の固定サンプリングクロックが到達したときに、シフタ４６から補間タイミングフラグ１が出力される。シフタ４７も同様に、補間タイミングフラグ２が出力された後に３回目の固定サンプリングクロックが到達したときに補間タイミングフラグ２を出力する。

第４切替器５６は、シフタ４６およびシフタ４７から補間タイミングフラグ１および２を入力される。図６に示すように、第４切替器５６は、補間タイミングフラグ１または補間タイミングフラグのいずれか一方が１のとき１を出力し、両方が０のときは０を出力する。

シフタ４８も３段のシフタで構成され、固定サンフリングクロックごとに補間タイミング発生器４０からの補間係数α１を１段目にラッチし、それを固定サンプリングクロックごとに、２段目、３段目にシフトし、３段目のデータを補間係数α１として出力する。シフタ４９も同様に、補間係数α２をラッチし、３回目の固定サンプリングクロックが到達したときに補間係数α２を出力する。

第５切替器５７は、シフタ４６、４７、４８、４９に接続されている。そして図６に示すように、補間タイミングフラグ１が１のとき補間係数α１を出力し、補間タイミングフラグ２が１のとき補間係数α２を出力する。補間タイミングフラグ１と２の両方が１のとき、第３切替器５５から１つめの系統のデータが出力されるタイミングでは補間係数α１を出力し、第３切替器５５から２つめの系統のデータが出力されるタイミングでは補間係数α２を出力する。補間タイミングフラグ１と２の両方が０のとき、第５切替器５７はなにも出力しない（０を出力してもよい）。

なお補間演算器５９は、補間タイミングフラグ１のみが１のときは１つめの系統のデータのみを出力し、補間タイミングフラグ２のみが１のときは２つめの系統のデータのみを出力する。補間タイミングフラグ１と２の両方が１のとき、１つめの系統のデータに引き続いて順番に２つめの系統のデータを出力する。

補間演算器５９は、第４切替器５６の出力が１であって、かつ第３切替器５５にデータがあるときに、補間演算を実行する。

図７は補間方法を説明する図である。図７に示すように、１つの補間データを求めるのに、それより前の固定サンプリングのＡＤ値で近い時刻から３点、それより後の固定サンプリングのＡＤ値で近い時刻から３点の計６点のみを使用して補間データを演算する。そして、別の補間データを求めるときは、その時刻の前後の６点の固定サンプリングのＡＤ値（ｘ０，ｙ０）〜（ｘ５，ｙ５）を使用して補間データを演算する。

補間演算器５９は、第３切替器５５の出力が電圧側のデータのとき、補間演算器５９で補間したＡＤ値をｙｕとして出力する。第３切替器５５の出力が電流側のデータのとき、補間演算器５９で補間したＡＤ値をｙｉとして出力する。このようにして、各系統のデジタルデータを、その系統の補間タイミングで補間した値が、補間演算器５９から（補間処理器４１から）出力される。

図２に示したメモリ４２は、補間処理器４１の出力ｙｕ、ｙｉをそれぞれＦＦＴポイント数分保存する。ＦＦＴ演算器４３は、メモリ４２にｙｕまたはｙｉがＦＦＴポイント数分が貯まったら、ＦＦＴ演算を行う。そして電圧のＡＤ値を補間したデータから電圧の基本波成分と高調波成分を、電流のＡＤ値を補間したデータから電流の基本波成分と高調波成分を、電圧のＦＦＴ結果と電流のＦＦＴ結果から有効電力の基本波成分と高調波成分を計算し、ＣＰＵ１０へ転送する。

上記説明したように、本実施形態にかかる高調波成分測定装置の構成によれば、基本周波数が異なる複数系統の信号の高調波成分を１台の装置で同時に測定することができる。また、１つの系統について複数の入力信号の高調波成分を測定することができる。これにより、周波数を変換する装置の入力信号と出力信号や、信号の周波数が異なる複数箇所の高調波を同時に測定することができ、使用者の便宜に供することができる。

また、補間の際には補間係数αの分解能も重要であるが、従来技術のように補間タイミングを基準クロックと一致した信号パルスとするのではなく、小数を含む数値で表現した補間係数αを用いている。したがって、図３の第１補間タイミング発生器５３では、基準クロックの（Ｎ×Ｍ）倍の分解能で補間係数αを数値として求められるので、補間タイミングの分解能を飛躍的に高めることができ、補間精度の向上を図ることができる。なお、従来技術の直線補間で、本発明と同等の精度を達成するには５倍以上高速で高価なＡＤ変換器が必要であるが、本発明によればそのようなコストアップを回避することができる。

なお、上記実施形態においては２系統の場合を例に用いて説明したが、本発明はこれに限定するものではない。切替器５０、５１などを増やすことにより、さらに多くの系統に対応させることができる。

また、上記実施形態では、全ての入力信号は、その入力信号の基本周波数に基づいた系統の補間タイミングでＦＦＴ演算をすると説明した。しかし本発明はこれに限定するものではなく、１つの入力信号を異なる系統の補間タイミングでＦＦＴ演算したり、複数の系統の補間タイミングで複数回ＦＦＴ演算したりして、得られた解析結果を個別または同時に表示してもよい。例えば、入力信号が６０Ｈｚ、出力信号が１ｋＨｚといったように周波数変換を行う装置において、入力信号の補間タイミングで入力信号を解析するのと同時に、出力信号の系統の補間タイミングで入力信号を解析する。これにより、出力側から入力側に影響するノイズがＦＦＴ演算によって１ｋＨｚの基本波成分・高調波成分として算出されることから、これらの成分に着目した解析を同時に行うことができる。

このような動作は、補間処理器４１における動作をわずかに変更することで実現が可能である。例えば図６にあるように、ＡＤＵ１データに対して補間タイミングフラグ１が１のとき、第３切替器５５の出力をｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１とすると、補間演算器の出力ｙｕ１は１つめの系統の補間タイミングでの補間データとなる。ここでさらに、補間タイミングフラグ２が１のときにも第３切替器５５の出力をｙ０ｕ１、ｙ１ｕ１、ｙ２ｕ１、ｙ３ｕ１、ｙ４ｕ１、ｙ５ｕ１とすることにより、補間演算器５９の出力ｙｕ１が２つめの系統の補間タイミングでの補間データとなり、１つの入力信号に対して同時に異なる系統の補間データを生成することができる。

上記動作は、従来のようにＦＦＴ演算の入力データのタイミングが１種類の装置では実現不可能であり、また仮に複数の入力信号をそれぞれ異なる固定サンプリングクロックで取得する装置があったとしても実現不可能である。すなわち、本実施形態の構成のように、複数の系統で補間により入力データを生成してＦＦＴ演算を行う構成によって初めて実現可能となる。

また本実施形態では補間点の前後６点を使用したが、前後８点にして補間精度をさらに上げてもよい。また逆に前後４点にして、演算器の個数を減らしたり、演算時間を短くしたりすることも可能である。なお前後４点にすると補間精度は下がるが、直線補間する場合よりは精度を高めることができる。また、８点より多くしてもそれ以上の精度の向上はほとんど見られず、演算負荷が急激に増大するため、利益が少ない。そのため、補間点は４点以上８点以下とすることが好ましい。

以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

本発明は高調波成分測定装置として、詳しくはデジタル演算により電圧実効値、電流実効値、有効電力などを測定すると共に、電圧、電流の高調波成分の測定も行う装置として利用することができる。

１…電圧入力回路、２…Ａ／Ｄ変換器、３…ゼロクロス検出器、４…電流入力回路、５…Ａ／Ｄ変換器、６…ゼロクロス検出器、７…ＤＳＰ、８…第１ＦＰＧＡ、９…切替器、１０…ＣＰＵ、１１…表示器、１２…固定サンプリングクロック発生器、１３…ＰＬＬサンプリングクロック発生器、１４…操作部、１５…第２ＦＰＧＡ、１７…ＤＳＰ、１８…ラッチＡ、１９…カウンタＡ、２０…ラッチＢ、２１…カウンタＢ、２２…カウンタ用クロック発生器、２３…フラグ回路、２４…立ち上がりエッジ検出器、２５…パルスカウンタ、２６…メモリ、２７…第１加算器、２８…第１演算器、２９…第２演算器、３４…第２加算器、３５…セレクタ、３６…第１減算器、３７…補間タイミング判定器、３８…係数導出部、３９…第２減算器、４１…補間処理器、４２…メモリ、４３…ＦＦＴ演算器、４４…メモリ、４５…メモリ、４６…シフタ、４７、４８、４９…シフタ、５０…第１切替器、５１…第２切替器、５３…第１補間タイミング発生器、５４…第２補間タイミング発生器、５５…第３切替器、５６…第４切替器、５７…第５切替器、５９…補間演算器、８０…マトリックスコンバータ、８２…三相電源、８４…三相モータ

Claims (1)

1. サンプリングクロックに基づいて複数のアナログ入力信号をデジタルデータに変換する複数のＡ／Ｄ変換器と、
   前記複数のアナログ入力信号のゼロクロスを検出する複数のゼロクロス検出器と、
   前記複数のゼロクロス検出器が接続され、基本周波数が異なる系統ごとにゼロクロス信号を出力する複数の切換器と、
   前記複数の切換器のいずれかの出力信号に基づきその系統のアナログ入力信号の基本周波数を求め、その整数倍の周波数の補間タイミングを発生する複数の補間タイミング発生器と、
   各系統において前記デジタルデータからその系統の補間タイミングにおける値を補間によって求める補間処理器と、
   デジタルデータの補間された値をＦＦＴ演算して複数系統のアナログ入力信号の基本波成分と高調波成分とを演算するＦＦＴ演算器と、
   を備えたことを特徴とする高調波成分測定装置。

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