JP2012099673A - 半導体パッケージ及び電子部品実装体 - Google Patents

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Abstract

【課題】ドライバートランジスタを備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージの放熱性を向上させる。
【解決手段】半導体パッケージ１で、フリップチップ実装されたＩＣチップ３が樹脂７で封止されている。ＩＣチップ３はドライバートランジスタ３ｆに接続された電圧入力パッド部３ａと電圧出力パッド部３ｂを備えている。トランジスタ３ｆは、パッド部３ａ、３ｂ間に配置され、かつＩＣチップ３の素子配置領域の外周に接して配置されている。パッド部３ａ，３ｂはＩＣチップ３のパッド部配列のうち最も外側に配置されたものである。パッド部３ａ、３ｂと接続されているリード部１ａ、１ｂはパッケージ１のリード部配列のうち最も外側に配置されたものである。プリント基板９で、リード部１ａ、１ｂと接続されている配線パターン１３ａ、１３ｂは他の配線パターン１３ｃ，１３ｄに比べて線幅が太く形成されている
【選択図】図１

Description

本発明は、半導体パッケージ及びそれを用いた電子部品実装体に関し、特に、ドライバートランジスタを備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージ及びそれを用いた電子部品実装体に関する。
従来、ＩＣ（Integrated Circuit）チップを樹脂封止した半導体パッケージにおいて、ＩＣチップのパッド部と半導体パッケージのリード部とを電気的に接続する手段として、ワイヤボンディング技術が用いられてきた（例えば特許文献１，２を参照。）。
ワイヤボンディング技術に対し、アレイ状に並んだバンプと呼ばれる突起状の端子によって、ＩＣチップを実装するフリップチップ実装技術がある（例えば特許文献３，４を参照。）。フリップチップ実装技術は、ワイヤボンディング技術に比べてＩＣチップの実装面積を小さくすることができるので、半導体パッケージに適用した場合に半導体パッケージの外形寸法を小さくすることができる。
また、ドライバートランジスタを備えたボルテージレギュレータＩＣやパワートランジスタを備えたＩＣ等、面積が大きいトランジスタを備えたＩＣがある。ここで、面積が大きいトランジスタとは、例えば基準電圧発生回路や差動増幅回路、バッファ回路等のアナログ回路を構成するトランジスタや、デジタル回路を構成するトランジスタに比べて面積が大きいトランジスタを意味する。特許文献３に開示された半導体パッケージでは、パワートランジスタを備えたＩＣが配線基板上にフリップチップ実装されている。
ドライバートランジスタやパワートランジスタ等の面積が大きいトランジスタを備えたＩＣチップはそのトランジスタに起因する発熱が問題になる。
特許文献１，２に開示された半導体パッケージのように、ワイヤボンディング技術によってＩＣチップのパッド部と半導体パッケージのリード部とを電気的に接続する場合、ＩＣチップはダイパッド部上に搭載されるので、ダイパッド部を封止樹脂から露出させることにより、ＩＣチップの発熱性を向上させることができる。
これに対し、フリップチップ実装技術を用いた半導体パッケージでは、ＩＣチップはパッド部形成面がパッケージリード部に対向した状態でリード部上に実装される。特許文献３に開示された半導体パッケージは、放熱性を向上させるために、ＩＣチップを樹脂封止するのではなく、ＩＣチップの裏面に接続された金属部材からなる放熱部材によりＩＣチップを封止している。
しかし、金属部材による半導体パッケージの封止技術は樹脂封止技術に比べて構造が複雑であり、金属部材により封止された半導体パッケージは、樹脂により封止された半導体パッケージに比べて製造コストが増加するという問題があった。
本発明は、ドライバートランジスタを備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージにおいて、半導体パッケージの放熱性を向上させることを目的とするものである。
本発明にかかる半導体パッケージは、４つ以上のパッド部をもつＩＣチップが、ＩＣチップのパッド部配列に対応して配列された４つ以上のリード部にフリップチップ実装され、樹脂で封止されてなる半導体パッケージである。本発明の半導体パッケージにおいて、上記ＩＣチップは、ドライバートランジスタと、上記ドライバートランジスタに入力電圧を供給するための電圧入力パッド部と、上記ドライバートランジスタの出力電圧を出力するための電圧出力パッド部を少なくとも備えている。上記電圧入力パッド部及び上記電圧出力パッド部は上記パッド部配列のうち最も外側に配置されたものである。上記ドライバートランジスタは、上記電圧入力パッド部と上記電圧出力パッド部の間に配置され、かつ、上記ＩＣチップの素子配置領域の外周に接して配置されている。上記電圧入力パッド部と電気的に接続されている電圧入力リード部、及び上記電圧出力パッド部と電気的に接続されている電圧出力リード部は、上記リード部配列のうち最も外側に配置されたものである。
本発明の半導体パッケージにおいて、上記パッド部配列及び上記リード部配列は、縦方向に３個以上、横方向に３個以上の配列をもつ例を挙げることができる。ただし、本発明の半導体パッケージにおいて、上記パッド部配列及び上記リード部配列は、縦方向に２個、横方向に２個であってもよいし、縦方向の配列又は横方向の配列が２個であってもよい。
また、上記ＩＣチップは２つ以上の上記ドライバートランジスタを備え、隣り合う２つの上記ドライバートランジスタで上記電圧入力パッド部を共用しているようにしてもよい。
また、上記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって上記樹脂から露出する面（露出面と称す。）の面積よりも大きく形成されているようにしてもよい。ただし、リード部のＩＣチップ実装面の面積と露出面の面積は同じであってもよい。
本発明にかかる電子部品実装体は、本発明の半導体パッケージと、上記半導体パッケージの上記リード部と電気的に接続されている配線パターンをもつプリント基板を備え、上記電圧入力リード部と電気的に接続されている電圧入力配線パターン、及び上記電圧出力リード部と電気的に接続されている電圧出力配線パターンは他の配線パターンに比べて線幅が太く形成されているものである。
本発明の半導体パッケージでは、上記ＩＣチップは、ドライバートランジスタと、ドライバートランジスタに入力電圧を供給するための電圧入力パッド部と、ドライバートランジスタの出力電圧を出力するための電圧出力パッド部を少なくとも備え、電圧入力パッド部及び電圧出力パッド部はパッド部配列のうち最も外側に配置されたものであり、ドライバートランジスタは、電圧入力パッド部と電圧出力パッド部の間に配置され、かつ、ＩＣチップの素子配置領域の外周に接して配置され、電圧入力パッド部と電気的に接続されている電圧入力リード部、及び電圧出力パッド部と電気的に接続されている電圧出力リード部は、リード部配列のうち最も外側に配置されたものであるようにした。電圧入力リード部及び電圧出力リード部は半導体パッケージのリード部配列のうち最も外側に配置されているので、本発明の半導体パッケージが実装されるプリント基板について、電圧入力リード部と接続される電圧入力配線パターン、及び電圧出力リード部と電気的に接続される電圧出力配線パターンの線幅を他の配線パターンに比べて太く形成することができる。
本発明の電子部品実装体では、本発明の半導体パッケージと、半導体パッケージのリード部と電気的に接続されている配線パターンをもつプリント基板を備え、電圧入力リード部と電気的に接続されている電圧入力配線パターン、及び電圧出力リード部と電気的に接続されている電圧出力配線パターンは他の配線パターンに比べて線幅が太く形成されているようにした。
プリント基板上で、電圧入力配線パターン及び電圧出力配線パターンの線幅を他の配線パターンに比べて線幅が太く形成することができることにより、電圧入力配線パターン及び電圧出力配線パターンの線幅が他の配線パターンと同じか他の配線パターンの線幅に比べて細い場合と比較して、ドライバートランジスタの発熱を、電圧入力パッド部及び電圧出力パッド部、電圧入力リード部及び電圧出力リード部、並びに電圧入力配線パターン及び電圧出力配線パターンを介して効率よく放熱することができる。これにより、ドライバートランジスタを備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージの放熱性を向上させることができる。
さらに、プリント基板上で、電圧入力配線パターン及び電圧出力配線パターンの線幅を他の配線パターンの線幅に比べて太く形成することができることにより、電圧入力配線パターン及び電圧出力配線パターンの配線抵抗を小さくすることができ、プリント基板上の配線パターンの配線抵抗による電圧低下を最小限にできる。
さらに、本発明の半導体パッケージでは、ＩＣチップでドライバートランジスタが素子配置領域の外周に接して配置されているので、ドライバートランジスタが素子配置領域の外周に接していない場合に比べて、ドライバートランジスタの発熱が半導体パッケージの封止樹脂側面に伝わりやすい。これにより、本発明の半導体パッケージは、封止樹脂側面からの放熱性も向上させることができる。
本発明の半導体パッケージにおいて、パッド部配列及びリード部配列は、縦方向に３個以上、横方向に３個以上の配列をもつ場合、上述のように、ドライバートランジスタが電気的に接続されるパッド部及びリード部はパッド部配列及びリード部配列の最も外側に配列されたものであるので、放熱性を向上させることができ、特に有効である。
本発明の半導体パッケージにおいて、ＩＣチップは２つ以上のドライバートランジスタを備え、隣り合う２つのドライバートランジスタで電圧入力パッド部を共用しているようにすれば、隣り合う２つのドライバートランジスタごとに電圧入力パッド部及び電圧入力リード部を設ける場合に比べて、ＩＣチップ及び半導体パッケージを小型化することができる。さらに、半導体パッケージが実装されるプリント基板について、半導体パッケージにおいて隣り合う２つのドライバートランジスタごとに電圧入力パッド部及び電圧入力リード部が設けられている場合には電圧入力配線パターンを２本配置する必要があるが、隣り合う２つのドライバートランジスタで電圧入力パッド部及び電圧入力リード部が共用されている場合には電圧入力配線パターンを１本のみ配置すればよいので、電圧入力用配線パターンを２本配置する場合の配線間スペースを無くして配線領域にあてることができ、電圧入力用配線パターンを太くして放熱性を向上させることができる。
また、リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の露出面の面積よりも大きく形成されているようにすれば、半導体パッケージが実装されるプリント基板の配線パターンレイアウト制限等により、ＩＣチップのパッド部配列のピッチに比べてリード部の露出面の配列のピッチを大きくしなければならない場合であっても、ＩＣチップのパッド部配列に合わせてリード部のＩＣチップ実装面をレイアウトすることにより、ＩＣチップをリード部にフリップチップ実装できるようになる。
半導体パッケージの一実施例及び電子部品実装体の一実施例を説明するための平面図である。 図１のＡ−Ａ’位置での断面図である。 図１に示した半導体パッケージの封止樹脂の外形及びリード部を示す平面図である。 図１に示した半導体パッケージの封止樹脂の外形及びリード部を示す裏面図である。 図１に示した半導体パッケージに実装されているＩＣチップの外形、パッド部及び素子形成領域を説明するための平面図である。 図１に示したプリント基板を説明するための平面図である。 図１に示した半導体パッケージに実装されているＩＣチップ内に形成されたボルテージレギュレータを示すブロック図である。 半導体パッケージの他の実施例及び電子部品実装体の他の実施例を説明するための平面図である。 図８のＢ−Ｂ’位置での断面図である。 半導体パッケージのさらに他の実施例及び電子部品実装体のさらに他の実施例を説明するための平面図である。 半導体パッケージのさらに他の実施例及び電子部品実装体のさらに他の実施例を説明するための平面図である。 図１１のＣ−Ｃ’位置での断面図である。
図１は、半導体パッケージの一実施例及び電子部品実装体の一実施例を説明するための平面図である。図１で、半導体パッケージの封止樹脂は外形のみが図示され、ＩＣチップは仮想線（二点鎖線）で図示され、バンプ部及びはんだは図示が省略されている。図２は、図１のＡ−Ａ’位置での断面図である。図３は、図１に示した半導体パッケージの封止樹脂の外形及びリード部を示す平面図である。図４は、図１に示した半導体パッケージの封止樹脂の外形及びリード部を示す裏面図である。図５は、図１に示した半導体パッケージに実装されているＩＣチップの外形、パッド部及び素子形成領域を説明するための平面図である。図６は、図１に示したプリント基板を説明するための平面図である。図１から図６を参照してこの実施例について説明する。
半導体パッケージ１において、互いに電気的に分離された４つのリード部１ａ，１ｂ，１ｃ，１ｄをもつリードフレーム上にＩＣチップ３がバンプ部５を介してフリップチップ実装されている。バンプ部５は例えばはんだによって形成されている。
図５に示すように、ＩＣチップ３は、例えばボルテージレギュレータを備えた電源ＩＣであり、４つのパッド部３ａ，３ｂ，３ｃ，３ｄと、素子配置領域３ｅ内に設けられたドライバートランジスタ３ｆとアナログ回路形成領域３ｇを備えている。パッド部３ａは、ドライバートランジスタ３ｆに入力電圧を供給するとともにアナログ回路形成領域３ｇに形成されたアナログ回路に電源を供給するための電圧入力パッド部を構成する。パッド部３ｂはドライバートランジスタ３ｆの出力電圧を出力するための電圧出力パッド部を構成する。パッド部３ｃは接地電位に接続されるグラウンドパッド部を構成する。パッド部３ｄはアナログ回路形成領域３ｇに形成されたアナログ回路にイネーブル信号を供給するためのイネーブル端子パッド部を構成する。
ドライバートランジスタ３ｆは、電圧入力パッド部３ａと電圧出力パッド部３ｂの間に配置され、かつ、素子配置領域３ｇの外周に接して配置されている。
この実施例で、４つのパッド部３ａ，３ｂ，３ｃ，３ｄは、縦方向に２個、横方向に２個の配列で配置されているので、各パッド部３ａ，３ｂ，３ｃ，３ｄはそれぞれパッド部配列のうち最も外側に配置されたものである。
半導体パッケージ１において、パッド部３ａはバンプ部５を介してリード部１ａに接続され、パッド部３ｂはバンプ部５を介してリード部１ｂに接続され、パッド部３ｃはバンプ部５を介してリード部１ｃに接続され、パッド部３ｄはバンプ部５を介してリード部１ｄに接続されている。
この実施例で、４つのリード部１ａ，１ｂ，１ｃ，１ｄは、縦方向に２個、横方向に２個の配列で配置されているので、各リード部１ａ，１ｂ，１ｃ，１ｄはそれぞれリード部配列のうち最も外側に配置されたものである。
リード部１ａ，１ｂ，１ｃ，１ｄ、ＩＣチップ３及びバンプ部５は封止樹脂７によって樹脂封止されている。リード部１ａ，１ｂ，１ｃ，１ｄはＩＣチップ実装面（ＩＣチップ３に対向する面）とは反対側の面に段差を備え、ＩＣチップ実装面とは反対側の面の一部分のみが封止樹脂７の裏面に露出している。すなわち、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって封止樹脂７から露出している面（露出面）の面積よりも大きく形成されている。
封止樹脂７の側面に、リード部１ａ，１ｂ，１ｃ，１ｄの側面の一部分が露出している。
半導体パッケージ１がプリント基板９上に実装されて電子部品実装体が形成されている。図２及び図６に示すように、プリント基板９は、絶縁基板１１と、絶縁基板１１の表面に形成された配線パターン１３ａ，１３ｂ，１３ｃ，１３ｄを備えている。
配線パターン１３ａ，１３ｂ，１３ｃ，１３ｄの端部は半導体パッケージ１のリード部１ａ，１ｂ，１ｃ，１ｄの露出面に対応する位置に配置されている。リード部１ａははんだ１５を介して配線パターン１３ａに接続され、リード部１ｂははんだ１５を介して配線パターン１３ｂに接続され、リード部１ｃははんだ１５を介して配線パターン１３ｃに接続され、リード部１ｄははんだ１５を介して配線パターン１３ｄに接続されている。
電圧入力リード部１ａと接続されている電圧入力配線パターン１３ａ、及び電圧出力リード部１ｂと接続されている電圧出力配線パターン１３ｂは、他の配線パターン１３ｃ，１３ｄに比べて線幅が太く形成されている。
図７は、ＩＣチップ３内に形成されたボルテージレギュレータを示すブロック図である。
電源ＩＣは、電源を負荷に安定して供給すべく、ボルテージレギュレータ１７を備えている。
ボルテージレギュレータ１７は、電池などから供給される直流電圧ＶDDが入力される電圧入力パッド部３ａ、負荷に接続される電圧出力パッド部３ｂ（ＶOUT）、接地電位（ＧＮＤ）に接続されるグラウンドパッド部３ｃ、及び、イネーブル信号（ＣＥ）が入力されるイネーブル端子パッド部３ｄを備えている。
ボルテージレギュレータ１７は、さらに、基準電圧発生回路１９、差動増幅回路２１、ＰチャネルＭＯＳトランジスタからなるドライバートランジスタ３ｆ、負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路２３を備えている。回路１９，２１，２３は図３に示したアナログ回路形成領域３ｇに形成される。
ドライバートランジスタ３ｆは電圧入力パッド部３ａと電圧出力パッド部３ｂの間に接続されている。基準電圧発生回路１９と差動増幅回路２１は電圧入力パッド部３ａとグラウンドパッド部３ｃの間に接続されている。帰還抵抗回路２３は電圧出力パッド部３ｂとグラウンドパッド部３ｃの間に直列に接続された抵抗素子Ｒ１，Ｒ２を備えている。イネーブル端子パッド部３ｄは基準電圧発生回路１９と差動増幅回路２１に接続されている。イネーブル端子パッド部３ｄは抵抗素子２５を介してグラウンドパッド部３ｃにも接続されている。抵抗素子２５は図３に示したアナログ回路形成領域３ｇに形成される。
差動増幅回路２１の出力端子はドライバートランジスタ３ｆのゲートに接続されている。基準電圧発生回路１９で生成される基準電圧ＶREFは差動増幅回路２１の反転入力端子（−）に入力される。帰還抵抗回路２３で生成される帰還電圧ＶFBは差動増幅回路２１の非反転入力端子（＋）に入力される。差動増幅回路２１は、帰還電圧ＶFBが基準電圧ＶREFに等しくなるようにドライバートランジスタ３ｆの出力を制御する。
この実施例では、電圧入力リード部１ａ及び電圧出力リード部１ｂは半導体パッケージ１のリード部配列のうち最も外側に配置されているので、半導体パッケージ１が実装されるプリント基板９について、電圧入力リード部１ａと接続される電圧入力配線パターン１３ａ、及び電圧出力リード部１ｂと接続される電圧出力配線パターン１３ｂの線幅を他の配線パターン１３ｃ，１３ｄに比べて太く形成することができる。
プリント基板９上で、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅が他の配線パターン１３ｃ，１３ｄの線幅に比べて太く形成されているので、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅が他の配線パターン１３ｃ，１３ｄと同じか他の配線パターン１３ｃ，１３ｄの線幅に比べて細い場合と比較して、ドライバートランジスタ３ｆで生じた熱を、電圧入力パッド部３ａ及び電圧出力パッド部３ｂ、電圧入力リード部１ａ及び電圧出力リード部１ｂ、並びに電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂを介して効率よく放熱することができる。これにより、ドライバートランジスタ３ｆを備えたＩＣチップ３がリード部１ａ，１ｂ，１ｃ，１ｄにフリップチップ実装されて樹脂封止された半導体パッケージ１の放熱性を向上させることができる。
さらに、プリント基板９上で、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅が他の配線パターン１３ｃ，１３ｄの線幅に比べて太く形成されているので、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの配線抵抗を小さくすることができ、配線パターン１３ａ，１３ｂの配線抵抗による電圧低下を最小限にできる。
さらに、半導体パッケージ１では、ＩＣチップ３でドライバートランジスタ３ｆが素子配置領域３ｅの外周に接して配置されているので、ドライバートランジスタ３ｆが素子配置領域３ｅの外周に接していない場合に比べて、ドライバートランジスタ３ｆで生じた熱が半導体パッケージ１の封止樹脂７の側面に伝わりやすい。これにより、半導体パッケージ１は、封止樹脂７の側面からの放熱性も向上させることができる。
図８は、半導体パッケージの他の実施例及び電子部品実装体の他の実施例を説明するための平面図である。図８で、半導体パッケージ内のＩＣチップに形成されたドライバートランジスタは仮想線（二点鎖線）で図示され、バンプ部及びはんだは図示が省略されている。図９は、図８のＢ−Ｂ’位置での断面図である。図８及び図９で図１と同じ機能を果たす部分には同じ符号を付す。
半導体パッケージ１において、互いに電気的に分離された９つのリード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎ上にＩＣチップ３がバンプ部５を介してフリップチップ実装されている。リード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎは、電鋳技術によって形成されたリード部であり、いわゆる吊りリードを備えておらず、金属板が加工されて形成されたリードフレームからなるリード部よりも薄い膜厚で形成することができる。電鋳技術によって形成されたリード部は、ＩＣチップ実装面とその反対側の露出面はほぼ同じ面積をもつ。
ＩＣチップ３は、９つのパッド部３ａ，３ｂ，３ｈ，３ｉ，３ｊ，３ｋ，３ｌ，３ｍ，３ｎと、素子配置領域（図示は省略）内に設けられたドライバートランジスタ３ｆを少なくとも備えている。パッド部３ａは、ドライバートランジスタ３ｆに入力電圧を供給するための電圧入力パッド部を構成する。パッド部３ｂはドライバートランジスタ３ｆの出力電圧を出力するための電圧出力パッド部を構成する。
ドライバートランジスタ３ｆは、電圧入力パッド部３ａと電圧出力パッド部３ｂの間に配置され、かつ、素子配置領域の外周に接して配置されている。
この実施例で、９つのパッド部３ａ，３ｂ，３ｈ，３ｉ，３ｊ，３ｋ，３ｌ，３ｍ，３ｎは、縦方向に３個、横方向に３個の配列で配置されている。パッド部３ｊを除き、パッド部３ａ，３ｂ，３ｈ，３ｉ，３ｋ，３ｌ，３ｍ，３ｎはパッド部配列のうち最も外側に配置されたものである。
半導体パッケージ１において、パッド部３ａ，３ｂ，３ｈ，３ｉ，３ｊ，３ｋ，３ｌ，３ｍ，３ｎは、バンプ部５を介して、それぞれ対応するリード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎに接続されている。
この実施例で、９つのリード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎは、縦方向に３個、横方向に３個の配列で配置されているので、リード部２７ｊを除き、リード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｋ，２７ｌ，２７ｍ，２７ｎはリード部配列のうち最も外側に配置されたものである。
リード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎ、ＩＣチップ３及びバンプ部５は封止樹脂７によって樹脂封止されている。リード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎはＩＣチップ実装面とは反対側の面が封止樹脂７の裏面に露出している。
半導体パッケージ１がプリント基板９上に実装されて電子部品実装体が形成されている。プリント基板９は、絶縁基板１１と、絶縁基板１１の表面に形成された配線パターン１３ａ，１３ｂ，１３ｈ，１３ｉ，１３ｊ，１３ｋ，１３ｌ，１３ｍ，１３ｎを備えている。
配線パターン１３ａ，１３ｂ，１３ｈ，１３ｉ，１３ｊ，１３ｋ，１３ｌ，１３ｍ，１３ｎの端部は半導体パッケージ１のリード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎに対応する位置に配置されている。リード部２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎは、はんだ１５を介して、それぞれ対応する配線パターン１３ａ，１３ｂ，１３ｈ，１３ｉ，１３ｊ，１３ｋ，１３ｌ，１３ｍ，１３ｎに接続されている。
電圧入力リード部２７ａと接続されている電圧入力配線パターン１３ａ、及び電圧出力リード部２７ｂと接続されている電圧出力配線パターン１３ｂは、他の配線パターン１３ｈ，１３ｉ，１３ｊ，１３ｋ，１３ｌ，１３ｍ，１３ｎに比べて線幅が太く形成されている。半導体パッケージ１のリード部配列の中央に形成されたリード部２７ｊと接続されている配線パターン１３ｊは、半導体パッケージ１下で配線パターン１３ｍ，１３ｎの間を通って半導体パッケージ１の実装領域の外に導かれるので、他の配線パターンよりも線幅が細く形成されている。
この実施例では、電圧入力リード部２７ａ及び電圧出力リード部２７ｂは半導体パッケージ１のリード部配列のうち最も外側に配置されているので、半導体パッケージ１が実装されるプリント基板９について、電圧入力リード部２７ａと接続される電圧入力配線パターン１３ａ、及び電圧出力リード部２７ｂと接続される電圧出力配線パターン１３ｂの線幅を他の配線パターンに比べて太く形成することができる。
例えば、ＩＣチップ３でドライバートランジスタ３ｆがパッド部３ｊと３ｂの間に形成され、パッド部３ｊが電圧入力パッド部を構成し、リード部２７ｊが電圧入力リード部を構成しているとする。このとき、リード部２７ｊと接続されている配線パターン１３ｊは、半導体パッケージ１下で配線パターン１３ｍ，１３ｎの間を通って半導体パッケージ１の実装領域の外に導かれるので、線幅を太くすることができない。すなわち、半導体パッケージ１のリード部配列の中央に形成されたリード部２７ｊをドライバートランジスタ３ｆの電圧入力パッド部又は電圧出力パッド部とすると、プリント基板９上で、電圧入力配線パターン又は電圧出力配線パターンの線幅を他の配線パターンに比べて太く形成することができない。本発明はこのような不具合を解消できる。
そして、この実施例では、プリント基板９上で、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅は他の配線パターンの線幅に比べて太く形成されているので、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅が他の配線パターンと同じか他の配線パターンの線幅に比べて細い場合と比較して、ドライバートランジスタ３ｆで生じた熱を、電圧入力パッド部３ａ及び電圧出力パッド部３ｂ、電圧入力リード部２７ａ及び電圧出力リード部２７ｂ、並びに電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂを介して効率よく放熱することができる。これにより、ドライバートランジスタ３ｆを備えたＩＣチップ３がフリップチップ実装されて樹脂封止された半導体パッケージ１の放熱性を向上させることができる。
さらに、プリント基板９上で、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの線幅が他の配線パターン１３ｃ，１３ｄの線幅に比べて太く形成されているので、電圧入力配線パターン１３ａ及び電圧出力配線パターン１３ｂの配線抵抗を小さくすることができ、配線パターン１３ａ，１３ｂの配線抵抗による電圧低下を最小限にできる。
さらに、半導体パッケージ１では、ＩＣチップ３でドライバートランジスタ３ｆが素子配置領域の外周に接して配置されているので、ドライバートランジスタ３ｆが素子配置領域の外周に接していない場合に比べて、ドライバートランジスタ３ｆで生じた熱が半導体パッケージ１の封止樹脂７の側面に伝わりやすい。これにより、半導体パッケージ１は、封止樹脂７の側面からの放熱性も向上させることができる。
図１０は、半導体パッケージのさらに他の実施例及び電子部品実装体のさらに他の実施例を説明するための平面図である。図１０で図８及び図９と同じ機能を果たす部分には同じ符号を付す。
この実施例で、ＩＣチップ３は、図８及び図９に示したＩＣチップ３と比較して、ドライバートランジスタ３ｏをさらに備えている。
ドライバートランジスタ３ｏは、電圧入力パッド部３ａとパッド部３ｈの間に配置され、かつ、素子配置領域の外周に接して配置されている。パッド部３ｈはドライバートランジスタ３ｏの出力電圧を出力するための電圧出力パッド部を構成する。ドライバートランジスタ３ｆと３ｏで電圧入力パッド部３ａを共用している。
プリント基板９で、電圧出力パッド部３ｈと接続された配線パターン１３ｈは、例えば配線パターン１３ｂと同じ線幅で形成されており、配線パターン１３ｉ，１３ｊ，１３ｋ，１３ｌ，１３ｍ，１３ｎの線幅よりも太い線幅で形成されている。
この実施例では、図８及び図９を参照して説明した実施例と同様の作用及び効果が得られる。
さらに、ドライバートランジスタ３ｆと３ｏで電圧入力パッド部３ａ及び電圧入力リード部２７ａを共用しているので、隣り合う２つのドライバートランジスタ３ｆと３ｏごとに電圧入力パッド部及び電圧入力リード部を設ける場合に比べて、ＩＣチップ３及び半導体パッケージ１を小型化することができる。また、半導体パッケージ１が実装されるプリント基板９について、半導体パッケージにおいて隣り合う２つのドライバートランジスタごとに電圧入力パッド部及び電圧入力リード部が設けられている場合には電圧入力配線パターンを２本配置する必要があるが、この実施例のように隣り合う２つのドライバートランジスタ３ｆと３ｏで電圧入力パッド部３ａ及び電圧入力リード部２７ａが共用されている場合には電圧入力配線パターン１３ａを１本のみ配置すればよいので、電圧入力用配線パターンを２本配置する場合の配線間スペースを無くして配線領域にあてることができ、電圧入力用配線パターン１３ａを太くして放熱性を向上させることができる。
図１１は、半導体パッケージのさらに他の実施例及び電子部品実装体のさらに他の実施例を説明するための平面図である。図１２は、図１１のＣ−Ｃ’位置での断面図である。図１１及び図１２で図１から図６と同じ機能を果たす部分には同じ符号を付す。
この実施例で、ＩＣチップ３は、図１及び図２に示したＩＣチップ３よりも平面サイズが小さく、ＩＣチップ３におけるパッド部３ａ，３ｂ，３ｃ，３ｄの配列のピッチは、リード部１ａ，１ｂ，１ｃ，１ｄの露出面の配列のピッチに比べて小さくなっている。
１枚のウェハから取れるＩＣチップ数を多くするためにＩＣチップ３の平面サイズ及びパッド部３ａ，３ｂ，３ｃ，３ｄの配列のピッチを小さくすることができても、半導体パッケージが実装されるプリント基板の配線パターンレイアウト制限等により、リード部１ａ，１ｂ，１ｃ，１ｄの露出面の配列のピッチを小さくすることができない場合がある。
そこで、リード部１ａ，１ｂ，１ｃ，１ｄとして、ＩＣチップ実装面の面積がＩＣチップ実装面とは反対側の露出面の面積よりも大きく形成されているものを用い、リード部１ａ，１ｂ，１ｃ，１ｄのＩＣチップ実装面の一部分がＩＣチップ３のパッド部３ａ，３ｂ，３ｃ，３ｄの下に位置するように、ＩＣチップ３のパッド部３ａ，３ｂ，３ｃ，３ｄの配列に合わせてリード部１ａ，１ｂ，１ｃ，１ｄのＩＣチップ実装面をレイアウトすることにより、ＩＣチップ３をリード部１ａ，１ｂ，１ｃ，１ｄにフリップチップ実装できるようになる。
この実施例では、パッド部３ａ，３ｂ，３ｃ，３ｄの全部について、上方から見てリード部１ａ，１ｂ，１ｃ，１ｄの露出面の配置位置とは異なる位置で、リード部１ａ，１ｂ，１ｃ，１ｄのＩＣチップ実装面にバンプ部５を介して接続されているようにした。ただし、４つのパッド部のうち１つ、２つ又は３つが上方から見てリード部の露出面の配置位置とは異なる位置でリード部に接続され、残りのリード部が上方から見てリード部の露出面の配置位置と重なる位置でリード部に接続されているようにしてもよい。ここではリード部及びパッド部がそれぞれ４つの場合について説明したが、リード部及びパッド部がそれぞれ５つ以上の場合も同様であり、本発明は、いずれかのパッド部が上方から見てリード部の露出面の配置位置とは異なる位置でリード部に接続されているものを含む。
以上、本発明の実施例を説明したが、上記実施例における各部材の個数や形状、配置、回路構成等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、図１から図６を参照して説明した実施例では、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が露出面の面積よりも大きく形成されているが、本発明はこれに限定されるものではなく、リード部におけるＩＣチップ実装面面積と露出面面積は同じであってもよい。例えば、図１から図６を参照して説明した実施例で、図８及び図９を参照して説明した実施例における電鋳技術によるリード部を適用することができる。
また、図８及び図９を参照して説明した実施例、ならびに図１０を参照して説明した実施例で、金属板を加工したリード部を用いてもよい。
また、上記実施例では、半導体パッケージに内蔵されるＩＣチップとしてボルテージレギュレータを備えた電源ＩＣを例として挙げているが、本発明はこれに限定されるものではなく、半導体パッケージに内蔵されるＩＣチップはドライバートランジスタを備えたＩＣチップであればどのような機能をもつＩＣチップであってもよい。
また、上記実施例では、本発明の半導体パッケージをリードレスタイプのパッケージに適用しているが、本発明の半導体パッケージは封止樹脂からリードが突出している半導体パッケージにも適用できる。
本発明は、例えば電源ＩＣ等のドライバートランジスタを備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージに適用できる。
１ 半導体パッケージ
１ａ，１ｂ，１ｃ，１ｄ リード部
３ ＩＣチップ
３ａ，３ｂ，３ｃ，３ｄ、３ｈ，３ｉ，３ｊ，３ｋ，３ｌ，３ｍ，３ｎ パッド部
３ｅ 素子配置領域
３ｆ，３ｏ ドライバートランジスタ
７ 封止樹脂
９ プリント基板
１３ａ，１３ｂ，１３ｃ，１３ｄ 配線パターン
２７ａ，２７ｂ，２７ｈ，２７ｉ，２７ｊ，２７ｋ，２７ｌ，２７ｍ，２７ｎ リード部
特開２００６−１９６９２２号公報 特開２００６−３３２７０８号公報 特開２００５−２２８８１１号公報 特開平１１−３９１６号公報

Claims (5)

  1. ４つ以上のパッド部をもつＩＣチップが、ＩＣチップのパッド部配列に対応して配列された４つ以上のリード部にフリップチップ実装され、樹脂で封止されおり、
    前記ＩＣチップは、ドライバートランジスタと、前記ドライバートランジスタに入力電圧を供給するための電圧入力パッド部と、前記ドライバートランジスタの出力電圧を出力するための電圧出力パッド部を少なくとも備え、
    前記電圧入力パッド部及び前記電圧出力パッド部は前記パッド部配列のうち最も外側に配置されたものであり、
    前記ドライバートランジスタは、前記電圧入力パッド部と前記電圧出力パッド部の間に配置され、かつ、前記ＩＣチップの素子配置領域の外周に接して配置されており、
    前記電圧入力パッド部と電気的に接続されている電圧入力リード部、及び前記電圧出力パッド部と電気的に接続されている電圧出力リード部は、前記リード部配列のうち最も外側に配置されたものであることを特徴とする半導体パッケージ。
  2. 前記パッド部配列及び前記リード部配列は、縦方向に３個以上、横方向に３個以上の配列をもつ請求項１に記載の半導体パッケージ。
  3. 前記ＩＣチップは２つ以上の前記ドライバートランジスタを備え、
    隣り合う２つの前記ドライバートランジスタで前記電圧入力パッド部を共用している請求項１又は２に記載の半導体パッケージ。
  4. 前記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって前記樹脂から露出する面の面積よりも大きく形成されている請求項１から３のいずれか一項に記載の半導体パッケージ。
  5. 請求項１から４のいずれか一項に記載の半導体パッケージと、
    前記半導体パッケージの前記リード部と電気的に接続されている配線パターンをもつプリント基板を備え、
    前記電圧入力リード部と電気的に接続されている電圧入力配線パターン、及び前記電圧出力リード部と電気的に接続されている電圧出力配線パターンは他の配線パターンに比べて線幅が太く形成されていることを特徴とする電子部品実装体。
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