JP2012080206A - 放射線検出器 - Google Patents
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Abstract
【課題】高速移動する物体の挙動を的確に捉えることができる放射線検出器を提供する。
【解決手段】2次元的に配置され各位置の放射線の強度を検出する複数の検出素子3を有するセンサ部2を備えた放射線検出器1において、複数の検出素子3がグループ分けされた検出素子群4a〜4dにそれぞれ対応して設けられ、計測指令信号に応じて、検出素子群を構成する複数の検出素子3からの出力を並列に同期して処理し、デジタル信号に変換して送信する信号処理機構5a〜5dと、信号処理機構5a〜5dへの計測指令信号を並列に同期して送信するとともに、信号処理機構5a〜5dからのデジタル信号を受信するFPGA6とを備える。
【選択図】図6
【解決手段】2次元的に配置され各位置の放射線の強度を検出する複数の検出素子3を有するセンサ部2を備えた放射線検出器1において、複数の検出素子3がグループ分けされた検出素子群4a〜4dにそれぞれ対応して設けられ、計測指令信号に応じて、検出素子群を構成する複数の検出素子3からの出力を並列に同期して処理し、デジタル信号に変換して送信する信号処理機構5a〜5dと、信号処理機構5a〜5dへの計測指令信号を並列に同期して送信するとともに、信号処理機構5a〜5dからのデジタル信号を受信するFPGA6とを備える。
【選択図】図6
Description
本発明は、移動物体を撮像する放射線検出器に関する。
被検体の内部を非破壊的に撮像する方法として、被検体にX線、γ線、又は中性子などの放射線を照射し、被検体を透過した放射線の2次元分布を放射線検出器で検出して撮像する方法が知られている。この放射線検出器として、従来、イメージングプレート等が利用されていたが、近年、画質の向上、画像歪みの改善、システムのコンパクト化などの観点から、平面検出器が利用されている。
この平面検出器においては、例えば、2次元的に(言い換えれば、数行×数列で)配置され各位置のX線の強度に応じて電荷を発生する複数の電荷発生素子(検出素子)と、これら電荷発生素子にそれぞれ接続されて電荷を蓄積する複数の電荷蓄積容量と、これら電荷蓄積容量にそれぞれ接続された複数のスイッチ素子と、これらスイッチ素子を介し複数の電荷蓄積容量に接続された複数列の信号線と、複数のスイッチ素子のゲート電極に接続された複数行のゲート線と、これらゲート線を介しスイッチ素子のゲート電極にゲートオン電圧を印加するゲート走査駆動部とを備えたものが知られている(例えば、特許文献1参照)。
特許文献1に記載の平面検出器においては、各行のゲート線は、対応する各行のスイッチ素子のゲート電極に共通して接続されており、各列の信号線は、対応する各列のスイッチ素子を介し各列の電荷蓄積容量に共通して接続されている。そして、ゲート走査駆動部は、各行のゲート線を介して各行のスイッチ素子のゲート電極を順次、ゲートオフ電圧からゲートオン電圧に変化させて、ゲートオンさせる。これにより、各行の電荷蓄積容量に蓄積された電荷が順次、複数列の信号線を介して出力されるようになっている。すなわち、各行における複数の電荷蓄積容量の動作タイミング(詳細には、電荷蓄積の開始及び終了の時間、並びに電荷出力の時間)は互いに同じものの、各列における複数の電荷蓄積容量の動作タイミングは互いにずらしている。そのため、画像1枚当たりの撮像時間は、第1行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間、第2行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間、…、及び最後の行のスイッチ素子のゲート電極をゲートオン電圧に変化させる時間の総和となっている。
ところで、例えば被検体の内部にて1m/s以上で高速移動する物体を、上記特許文献1に記載の平面検出器を用いて撮像する場合には、以下のような課題が生じる。すなわち、上記特許文献1に記載の平面検出器では、各行における複数の電荷蓄積容量の動作タイミングは互いに同じものの、各列における複数の電荷蓄積容量の動作タイミングは互いにずれている。そのため、1枚の撮像画像における画素間で計測タイミングのずれが生じ、正確な瞬時挙動を捉えることができない。また、画像1枚当たりの撮像時間中に物体の移動距離が画素間の距離を超えると画像に伸びが生じることから、画像1枚当たりの撮像時間を短くする必要がある。また、高速移動する物体の挙動を捉えるために撮像周期(言い換えれば、1枚目の画像の撮像開始から2枚目の画像の撮像開始までの時間間隔)を短くしたり不感時間(言い換えれば、画像1枚当たりの撮像時間と撮像周期との差分)を低減したりしたいという要望があり、画像1枚当たりの信号処理時間を短くすることが好ましい。
本発明の目的は、高速移動する物体の挙動を的確に捉えることができる放射線検出器を提供することにある。
(1)上記目的を達成するために、本発明は、2次元的に配置され各位置の放射線の強度を検出する複数の検出素子を有するセンサ部を備えた放射線検出器において、前記複数の検出素子がグループ分けされた複数の検出素子群にそれぞれ対応して設けられ、計測指令信号に応じて、前記検出素子群を構成する複数の検出素子からの出力を並列に同期して処理し、デジタル信号に変換して送信する複数の信号処理機構と、前記複数の信号処理機構への前記計測指令信号を並列に同期して送信するとともに、前記複数の信号処理機構からの前記デジタル信号を受信するFPGAとを備える。
このような本発明においては、FPGAは、複数の信号処理機構への計測指令信号を並列に同期して送信し、各信号処理機構は、この計測指令信号に応じて、各検出素子群を構成する複数の検出素子からの出力を並列に同期して処理する。これにより、全ての検出素子(言い換えれば、全ての画素位置)における計測タイミングを同期させることができる。したがって、1枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像1枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。その結果、高速移動する物体の挙動を的確に捉えることができる。
(2)上記(1)において、好ましくは、前記FPGAは、前記複数の信号処理機構からの前記デジタル信号を並列に処理してメモリに記憶し、前記メモリに指令枚数分のデータを記憶した後、前記データを送信する。
これにより、例えばFPGAが複数の信号処理機構からのデジタル信号を並列に処理しない場合やメモリに記憶しないで送信する場合と比べ、画像1枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、撮像周期を画像1枚当たりの撮像時間より短くするか若しくは同じにすることができれば、不感時間をほぼなくすことができる。
(3)上記(1)又は(2)において、好ましくは、前記信号処理機構は、前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数の計測部と、前記複数の計測部からの電圧信号をデジタル信号に変換するA/D変換部と、前記複数の計測部における電荷積分の開始及び終了を制御するための複数のスイッチと、前記複数のスイッチを開閉制御する制御部とを有しており、前記制御部は、前記FPGAからの計測指令信号に応じて、前記複数のスイッチを同期して開閉制御する。
(4)上記(1)又は(2)において、好ましくは、前記信号処理機構は、前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数組の計測部と、前記複数組の計測部からの電圧信号をデジタル信号に変換するA/D変換部と、各組の計測部を構成する一方の計測部及び他方の計測部による電荷積分が交互に連続して行われるように制御するための複数組のスイッチと、前記複数組のスイッチを開閉制御する制御部とを有しており、前記制御部は、前記FPGAからの計測指令信号に応じて、前記複数組のスイッチを同期して開閉制御する。
これにより、上記(3)の場合と比べ、1回目(言い換えれば、画像1枚目)の計測終了と2回目(言い換えれば、画像2枚目)の計測開始との間の不感時間をなくし、連続的な計測を行うことができる。
(5)上記(1)〜(4)のいずれか1つにおいて、好ましくは、前記複数の検出素子群、前記複数の信号処理機構、及び前記FPGAからなる組み合わせを複数有し、前記複数のFPGAのそれぞれは、第1指令信号に応じて前記複数の信号処理機構への前記計測指令信号を並列に同期して送信しており、前記複数のFPGAへの前記第1指令信号を並列に同期して送信するとともに、前記複数のFPGAからのデータを受信する第1上位FPGAをさらに備える。
(6)上記(5)において、好ましくは、前記複数の検出素子群、前記複数の信号処理機構、前記複数のFPGA、及び前記第1上位FPGAからなる組み合わせを複数有し、前記第1上位FPGAは、第2指令信号に応じて前記複数のFPGAへの前記第1指令信号を並列に同期して送信しており、前記複数の第1上位FPGAへの前記第2指令信号を並列に同期して送信するとともに、前記複数の第1上位FPGAからのデータを受信する少なくとも1つの第2上位FPGAをさらに備える。
(7)上記(1)〜(6)のいずれか1つにおいて、好ましくは、前記検出素子は、放射線を電荷に直接変換する半導体素子で構成される。
(8)上記(1)〜(6)のいずれか1つにおいて、好ましくは、前記検出素子は、放射線に反応して発光する発光体と、前記発光体から発光された光を電荷に変換するフォトダイオードとで構成される。
本発明によれば、高速移動する物体の挙動を的確に捉えることができる。
本発明の第1の実施形態を、図1〜図3により説明する。
図1は、本実施形態における放射線検出器のセンサ部の構造を表す斜視図である。図2は、本実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。図3は、本実施形態における放射線検出器の信号処理機構の機能的構成を関連部品とともに表すブロック図である。
これら図1〜図3において、放射線検出器1のセンサ部2は、2次元的に配置され各位置の放射線の強度を検出する複数の検出素子3を有している。本実施形態では、センサ部2の検出素子3は、8行×8列の正方状に配列されており、2行×2列毎にグループ分けされて16個の検出素子群4a〜4pを構成している。なお、検出素子3は、例えば、放射線を電荷に直接変換する半導体素子(詳細には、例えばテルル化カドミウム又はテルル化亜鉛カドミウム等で形成された半導体素子)で構成されている。
放射線検出器1は、上述した16個の検出素子群4a〜4pと、これら検出素子群4a〜4pにそれぞれ対応して設けられた16個の信号処理機構5a〜5p(但し、便宜上、図2中4個の5a〜5dのみ示す)とを備えている。また、信号処理機構5a〜5pが4個毎にグループ分けされて第1のグループ(信号処理機構5a〜5d)、第2のグループ(信号処理機構5e〜5h)、第3のグループ(信号処理機構5i〜5l)、及び第4のグループ(信号処理機構5m〜5p)を構成しており、それらのグループにそれぞれ対応して4個のFPGA(Field Programmable Gate Array:フィールドプログラマブルゲートアレイ)6a〜6d(但し、便宜上、図2中6a,6dのみ示す)を備えている。また、FPGA6a〜6dにそれぞれ対応して設けられた4個のメモリ7a〜7d(但し、便宜上、図2中7aのみ示す)を備えている。また、FPGA6a〜6dに対応して設けられた1個の上位FPGA8と、この上位FPGA8と外部の計測用PC(Personal Computer:パーソナルコンピュータ)9との間で通信接続するためのインターフェイス回路10とを備えている。なお、上位FPGA8は、特許請求の範囲に記載の第1上位FPGAを構成している。
計測用PC9は、撮像条件(詳細には、例えば撮像枚数Nや計測時間T等)の設定入力や撮像開始の指示入力等を行うための入力装置(詳細には、例えばキーボードやマウス等)と、放射線検出器9で撮像した画像又は動画等を表示するための表示装置(詳細には、例えばモニタ等)と、これら入力装置及び表示装置に接続された制御装置とを有している。
そして、例えば計測用PC9で撮像条件の設定入力が行われると、その設定信号がインターフェイス回路10及び上位FPGA8を介しFPGA6a〜6dに送信されて、FPGA6a〜6dのそれぞれの内部メモリに撮像条件が設定記憶されるようになっている。
また、例えば計測用PC9で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路10を介し上位FPGA8に送信される。この指示信号に応じて、上位FPGA8は、FPGA6a〜6dへの指令信号を並列に同期して送信する。この指令信号に応じて、FPGA6aは、信号処理機構5a〜5dへの計測指令信号を並列に同期して送信し、FPGA6bは、信号処理機構5e〜5hへの計測指令信号を並列に同期して送信し、FPGA6cは、信号処理機構5i〜5lへの計測指令信号を並列に同期して送信し、FPGA6dは、信号処理機構5m〜5pへの計測指令信号を並列に同期して送信する。すなわち、全ての信号処理機構5a〜5pへの計測指令信号が並列に同期して送信されるようになっている。
計測指令信号の詳細について説明する。FPGA6a〜6dは、上位FPGA8からの指令信号に応じて、まず、計測開始指令信号を出力し、それから、内部メモリに設定記憶された計測時間Tの経過後、計測終了指令信号を出力しており、これら計測開始指令信号及び計測終了指令信号を、内部メモリに設定記憶された撮像枚数(指令枚数)Nに相当する回数分だけ繰り返して出力するようになっている。
信号処理機構5aは、検出素子群4aを構成する4つの検出センサ3にそれぞれ対応して設けられ、検出センサ3から得られた電荷をそれぞれ積分して電圧に変換する4つの計測部11(詳細には、例えばコンデンサ等で構成されたもの)と、これら計測部11からの電圧信号を入力してデジタル信号に変換する1つのA/D変換部12と、4つの計測部11における電荷積分の開始及び終了を制御するための4つのスイッチ13と、FPGA6aからの計測指令信号(詳細には、上述した計測開始指令信号及び計測終了指令信号)に応じて4つのスイッチ13を同期して開閉制御する制御部14とを有している。
制御部14は、FPGA6aからの計測開始指令信号に応じて4つのスイッチ13を閉じ状態から開き状態に同時に切り換える。これにより、4つの計測部11における電荷積分が同時に開始する。また、制御部14は、FPGA6aからの計測終了指令信号に応じて4つのスイッチ13を開き状態から閉じ状態に同時に切り換える。これにより、4つの計測部11における電荷積分が同時に終了して、4つの計測部11からの電圧信号がA/D変換器12に並列に同期して出力される。A/D変換器12は、4つの計測部11からの電圧信号を並列に同期して処理してデジタル信号に変換し、それらのデジタル信号をシリアル通信でFPGA6aに送信するようになっている。
なお、信号処理機構5b〜5pは、対応する検出素子群及びFPGAが異なるものの、上述した信号処理機構5aと同様の構成である。
FPGA6aは、信号処理機構5a〜5dからのデジタル信号を並列に処理してメモリ7aに記憶するようになっている。詳細には、信号処理機構5aからのデジタル信号(電圧値)を、検出素子3のアドレス(言い換えれば、画素位置)及び計測タイミング(言い換えれば、何枚目の画像であるか)と関連付けてメモリ7aに記録する。同様に、FPGA6bは、信号処理機構5e〜5hからのデジタル信号を並列に処理してメモリ7bに記憶し、FPGA6cは、信号処理機構5i〜5lからのデジタル信号を並列に処理してメモリ7cに記憶し、FPGA6dは、信号処理機構5m〜5pからのデジタル信号を並列に処理してメモリ7dに記憶するようになっている。すなわち、全ての信号処理機構5a〜5pからのデジタル信号が並列に処理されてメモリ7a〜7dに記憶されるようになっている。
そして、FPGA6aは、メモリ7aに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7aから読み込んで上位FPGA8に例えばシリアル通信で送信する。また、FPGA6bは、メモリ7bに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7bから読み込んで上位FPGA8に例えばシリアル通信で送信する。また、FPGA6cは、メモリ7cに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7cから読み込んで上位FPGA8に例えばシリアル通信で送信する。また、FPGA6dは、メモリ7dに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7dから読み込んで上位FPGA8に例えばシリアル通信で送信するようになっている。
上位FPGA8は、FPGA6a〜6dから受信したデータを、インターフェイス回路10を介し計測用PC9に例えばシリアル通信で送信する。計測用PC9は、受信したデータを格納するとともに、それを画像又は動画として表示するようになっている。
以上のような本実施形態においては、FPGA6a〜6dは、信号処理機構5a〜5pへの計測指令信号を並列に同期して送信し、信号処理機構5a〜5pのそれぞれは、計測指令信号に応じて、検出素子群4a〜4pのそれぞれを構成する4つの検出素子3からの出力を並列に同期して処理している。これにより、全ての検出素子3(言い換えれば、全ての画素位置)における計測タイミングを同期させることができる。したがって、1枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像1枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
また、本実施形態においては、FPGA6a〜6dは、信号処理機構5a〜5pからのデジタル信号を並列に処理してメモリ7a〜7dに記憶し、メモリ7a〜7dに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7a〜7dから読み込んで上位FPGA8に送信している。これにより、例えばFPGA6a〜6dが信号処理機構5a〜5pからのデジタル信号を並列に処理しない場合やメモリ7a〜7dに記憶しないで上位FPGA8に送信する場合と比べ、画像1枚当たりの信号処理時間(詳細には、本実施形態では、信号処理機構5a〜5pの計測部11から電圧信号が出力されてA/D変換部12でデジタル信号に変換されて送信され、FPGA6a〜6dで受信され処理されてメモリ7a〜7dにデータが記憶されるまでの時間)の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、本実施形態においては、画像1枚当たりの信号処理時間が画像1枚当たりの撮像時間(詳細には、計測部11の電荷積分時間)より短くなるか同じとなるように構成されており、不感時間(言い換えれば、画像1枚当たりの撮像時間と撮像周期との差分)をほぼなくすことができる(詳細には、スイッチ13の開き時間のぶんだけ不感時間となる)。
なお、上記第1の実施形態においては、信号処理機構5a〜5pのそれぞれは、検出素子3毎に計測部11を1つずつ備えた構成を例にとって説明したが、これに限られない。すなわち、例えば、検出素子3毎に計測部を2つずつ備え、それら計測部による電荷積分が交互に連続して行われるように制御してもよい。このような変形例を図4により説明する。
図4は、本変形例における信号処理機構の機能的構成を関連機器とともに表すブロック図である。なお、この図4において、上記第1の実施形態と同等の部分は同一の符号を付し、適宜説明を省略する。
本変形例では、信号処理機構5aは、4つの検出センサ3にそれぞれ対応して設けられた4組の計測部(詳細には、計測部11a,11bで各組をなすもの)と、これら計測部からの電圧信号を入力してデジタル信号に変換する1つのA/D変換部12と、各組の計測部11a,11bによる電荷積分が交互に連続して行われるように制御するための4組のスイッチ(詳細には、スイッチ13a,13b,15a,15bで各組をなすもの)と、FPGA6aからの計測指令信号に応じて4組のスイッチを同期して開閉制御する制御部14とを有している。なお、信号処理機構5b〜5pは、前述した信号処理機構5aと同様の構成である。
FPGA6a〜6dは、上位FPGA8からの指令信号に応じて、信号処理機構5a〜5pへの計測指令信号を並列に同期して送信する。詳細には、上位FPGA8からの指令信号に応じて、内部メモリに設定記憶された計測時間Tの時間間隔で且つ内部メモリに設定記憶された撮像枚数(指令枚数)Nに相当する回数分だけ、計測指令信号を繰り返して出力するようになっている。
そして、信号処理機構5a〜5pの制御部14は、まず、FPGAからの1回目の計測指令信号に応じて、4つのスイッチ13aを閉じ状態から開き状態に、4つのスイッチ15aを開き状態から閉じ状態に、4つのスイッチ13bを開き状態から閉じ状態に、4つのスイッチ15bを閉じ状態から開き状態に、同時に切り換える。これにより、4つの計測部11aにおける電荷積分が同時に開始する。その後、FPGAからの2回目の計測指令信号に応じて、4つのスイッチ13aを開き状態から閉じ状態に、4つのスイッチ15aを閉じ状態から開き状態に、4つのスイッチ13bを閉じ状態から開き状態に、4つのスイッチ15bを開き状態から閉じ状態に、同時に切り換える。これにより、4つの計測部11aにおける電荷積分が同時に終了して、4つの計測部11aからの電圧信号がA/D変換器12に同時に出力される。また、4つの計測部11bにおける電荷積分が同時に開始する。その後、FPGAからの3回目の計測指令信号に応じて、4つのスイッチ13aを閉じ状態から開き状態に、4つのスイッチ15aを開き状態から閉じ状態に、4つのスイッチ13bを開き状態から閉じ状態に、4つのスイッチ15bを閉じ状態から開き状態に、同時に切り換える。これにより、4つの計測部11bにおける電荷積分が同時に終了して、4つの計測部11bからの電圧信号がA/D変換器12に同時に出力される。また、4つの計測部11aにおける電荷積分が同時に開始する。このような手順が繰り返されて、各組の計測部11a,11bによる電荷積分が交互に連続して行われるようになっている。
このような本変形例においては、1回目(言い換えれば、画像1枚目)の計測終了と2回目(言い換えれば、画像2枚目)の計測開始との間の不感時間をなくし、連続的な計測を行うことができる。特に、本変形例においては、画像1枚当たりの信号処理時間が画像1枚当たりの撮像時間より短くなるか同じとなるように構成されており、不感時間(言い換えれば、画像1枚当たりの撮像時間と撮像周期との差分)をなくすことができる
なお、上記第1の実施形態等においては、信号処理機構5a〜5pのそれぞれは、4つの検出素子3にそれぞれ対応する電圧値(デジタル信号)をシリアル通信で送信する場合を例にとって説明したが、これに限られない。すなわち、例えば、信号処理機構5a〜5pのそれぞれは、ビニング処理を行って、4つの検出素子(言い換えれば、4つの画素)にそれぞれ対応する電圧値をまとめて1つの画素における電圧値として送信してもよい。この場合には、信号処理機構5a〜5pからFPGA6a〜6dへ送信するデータ量を軽減することができ、メモリ7a〜7dに記憶するデータ量も軽減することができる。あるいは、例えば、信号処理機構5a〜5pではなく、FPGA6a〜6dがビニング処理を行ってもよい。この場合には、信号処理機構5a〜5pからFPGA6a〜6dへ送信するデータ量を軽減することができないものの、メモリ7a〜7dに記憶するデータ量を軽減することができる。
なお、上記第1の実施形態等においては、信号処理機構5a〜5pのそれぞれは、4つの検出素子3にそれぞれ対応する電圧値(デジタル信号)をシリアル通信で送信する場合を例にとって説明したが、これに限られない。すなわち、例えば、信号処理機構5a〜5pのそれぞれは、ビニング処理を行って、4つの検出素子(言い換えれば、4つの画素)にそれぞれ対応する電圧値をまとめて1つの画素における電圧値として送信してもよい。この場合には、信号処理機構5a〜5pからFPGA6a〜6dへ送信するデータ量を軽減することができ、メモリ7a〜7dに記憶するデータ量も軽減することができる。あるいは、例えば、信号処理機構5a〜5pではなく、FPGA6a〜6dがビニング処理を行ってもよい。この場合には、信号処理機構5a〜5pからFPGA6a〜6dへ送信するデータ量を軽減することができないものの、メモリ7a〜7dに記憶するデータ量を軽減することができる。
また、上記第1の実施形態等においては、信号処理機構5a〜5pのそれぞれは、4つの計測部11に対して1つのA/D変換部12を備え、4つのデジタル信号をシリアル通信で送信するような構成を例にとって説明したが、これに限られない。すなわち、例えば、4つの計測部11に対して4つのA/D変換部12を備え、4つのデジタル信号をパラレル通信で(言い換えれば、並列に同期して)送信するような構成としてもよい。そして、FPGA6a〜6dのそれぞれは、4つの信号処理機構からの16個のデジタル信号を並列に同期して処理してもよい。この場合には、上記第1の実施形態等と比べ、画像1枚当たりの信号処理時間の短縮をさらに図ることができる。
また、上記第1の実施形態等においては、放射線検出器1のセンサ部2は、8行×8列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群4a〜4pは、それぞれ、2行×2列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、FPGA6a〜6dのそれぞれの制御対象である信号処理機構の数は4つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。また、上位FPGA8の制御対象であるFPGAの数は4つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
本発明の第2の実施形態を、図5により説明する。本実施形態は、上位FPGAを複数備えるとともに、それら複数の上位FPGAに対応して最上位FPGAを備えた実施形態である。なお、本実施形態において、上記第1の実施形態等と同等の部分は同一の符号を付し、適宜説明を省略する。
図5は、本実施形態における放射線検出器の構成を関連機器とともに表すブロック図である。
本実施形態では、センサ部2の検出素子3は、16行×16列の正方状に配列されており、2行×2列毎にグループ分けされて64個の検出素子群4a〜4p,16a〜16p,17a〜17p,18a〜18p(但し、便宜上、図5中4a〜4dのみ示す)を構成している。
放射線検出器1は、上述した64個の検出素子群4a〜4p,16a〜16p,17a〜17p,18a〜18pと、これら検出素子群4a〜4p,16a〜16p,17a〜17p,18a〜18pにそれぞれ対応して設けられた64個の信号処理機構5a〜5p,19a〜19p,20a〜20p,21a〜21p(但し、便宜上、図5中4個の5a〜5dのみ示す)とを備えている。また、信号処理機構5a〜5p,19a〜19p,20a〜20p,21a〜21pが4個毎にグループ分けされて第1のグループ(信号処理機構5a〜5d)、第2のグループ(信号処理機構5e〜5h)、第3のグループ(信号処理機構5i〜5l)、第4のグループ(信号処理機構5m〜5p)、第5のグループ(信号処理機構19a〜19d)、第6のグループ(信号処理機構19e〜19h)、第7のグループ(信号処理機構19i〜19l)、第8のグループ(信号処理機構19m〜19p)、第9のグループ(信号処理機構20a〜20d)、第10のグループ(信号処理機構20e〜20h)、第11のグループ(信号処理機構20i〜20l)、第12のグループ(信号処理機構20m〜20p)、第13のグループ(信号処理機構21a〜21d)、第14のグループ(信号処理機構21e〜21h)、第15のグループ(信号処理機構21i〜21l)、及び第16のグループ(信号処理機構21m〜21p)を構成しており、それらのグループにそれぞれ対応して16個のFPGA6a〜6p(但し、便宜上、図5中6a,6dのみ示す)を備えている。また、FPGA6a〜6pにそれぞれ対応して設けられた16個のメモリ7a〜7p(但し、便宜上、図5中7aのみ示す)を備えている。また、FPGA6a〜6pが4個毎にグループ分けされて第1のグループ(FPGA6a〜5d)、第2のグループ(FPGA6e〜6h)、第3のグループ(FPGA6i〜6l)、及び第4のグループ(FPGA6m〜6p)を構成しており、それらのグループにそれぞれ対応して4個の上位FPGA8a〜8d(但し、便宜上、図5中8a,8dのみ示す)を備えている。また、上位FPGA8a〜8dに対応して設けられた1個の最上位FPGA22と、この上位FPGA22と外部の計測用PC9との間で通信接続するためのインターフェイス回路10とを備えている。なお、最上位FPGA22は、特許請求の範囲に記載の第2上位FPGAを構成している。
そして、例えば計測用PC9で撮像条件の設定入力が行われると、その撮像条件がインターフェイス回路10、最上位FPGA22、及び上位FPGA8a〜8dを介しFPGA6a〜6pに送信されて、FPGA6a〜6pのそれぞれの内部メモリに設定記憶されるようになっている。
また、例えば計測用PC9で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路10を介し最上位FPGA22に送信される。この指示信号に応じて、最上位FPGA22は、上位FPGA8a〜8dへの指令信号を並列に同期して送信する。この指令信号に応じて、上位FPGA8aは、FPGA6a〜6dへの指令信号を並列に同期して送信し、上位FPGA8bは、FPGA6e〜6hへの指令信号を並列に同期して送信し、上位FPGA8cは、FPGA6i〜6lへの指令信号を並列に同期して送信し、FPGA8dは、FPGA6m〜6pへの指令信号を並列に同期して送信するようになっている。
この指令信号に応じて、FPGA6aは、信号処理機構5a〜5dへの計測指令信号を並列に同期して送信し、FPGA6bは、信号処理機構5e〜5hへの計測指令信号を並列に同期して送信し、FPGA6cは、信号処理機構5i〜5lへの計測指令信号を並列に同期して送信し、FPGA6dは、信号処理機構5m〜5pへの計測指令信号を並列に同期して送信する。また、FPGA6eは、信号処理機構19a〜19dへの計測指令信号を並列に同期して送信し、FPGA6fは、信号処理機構19e〜19hへの計測指令信号を並列に同期して送信し、FPGA6gは、信号処理機構19i〜19lへの計測指令信号を並列に同期して送信し、FPGA6hは、信号処理機構19m〜19pへの計測指令信号を並列に同期して送信する。また、FPGA6iは、信号処理機構20a〜20dへの計測指令信号を並列に同期して送信し、FPGA6jは、信号処理機構20e〜20hへの計測指令信号を並列に同期して送信し、FPGA6kは、信号処理機構20i〜20lへの計測指令信号を並列に同期して送信し、FPGA6lは、信号処理機構20m〜20pへの計測指令信号を並列に同期して送信する。また、FPGA6mは、信号処理機構21a〜21dへの計測指令信号を並列に同期して送信し、FPGA6nは、信号処理機構21e〜21hへの計測指令信号を並列に同期して送信し、FPGA6oは、信号処理機構21i〜21lへの計測指令信号を並列に同期して送信し、FPGA6pは、信号処理機構21m〜21pへの計測指令信号を並列に同期して送信する。すなわち、全ての信号処理機構5a〜5p,19a〜19p,20a〜20p,21a〜21pへの計測指令信号が並列に同期して送信されるようになっている。
このような構成により、本実施形態においても、全ての検出素子3(言い換えれば、全ての画素位置)における計測タイミングを同期させることができる。したがって、1枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像1枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
また、本実施形態では、FPGA6aは、信号処理機構5a〜5dからのデジタル信号を並列に処理してメモリ7aに記憶し、メモリ7aに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7aから読み込んで上位FPGA8aに例えばシリアル通信で送信する。FPGA6bは、信号処理機構5e〜5hからのデジタル信号を並列に処理してメモリ7bに記憶し、メモリ7bに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7bから読み込んで上位FPGA8aに例えばシリアル通信で送信する。FPGA6cは、信号処理機構5i〜5lからのデジタル信号を並列に処理してメモリ7cに記憶し、メモリ7cに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7cから読み込んで上位FPGA8aに例えばシリアル通信で送信する。FPGA6dは、信号処理機構5m〜5pからのデジタル信号を並列に処理してメモリ7dに記憶し、メモリ7dに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7dから読み込んで上位FPGA8aに例えばシリアル通信で送信する。上位FPGA8aは、FPGA6a〜6dから受信したデータを最上位FPGA22に例えばシリアル通信で送信する。
同様に、FPGA6eは、信号処理機構19a〜19dからのデジタル信号を並列に処理してメモリ7eに記憶し、メモリ7eに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7eから読み込んで上位FPGA8bに例えばシリアル通信で送信する。FPGA6fは、信号処理機構19e〜19hからのデジタル信号を並列に処理してメモリ7fに記憶し、メモリ7fに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7fから読み込んで上位FPGA8bに例えばシリアル通信で送信する。FPGA6gは、信号処理機構19i〜19lからのデジタル信号を並列に処理してメモリ7gに記憶し、メモリ7gに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7gから読み込んで上位FPGA8bに例えばシリアル通信で送信する。FPGA6hは、信号処理機構19m〜19pからのデジタル信号を並列に処理してメモリ7hに記憶し、メモリ7hに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7gから読み込んで上位FPGA8bに例えばシリアル通信で送信する。上位FPGA8bは、FPGA6e〜6hから受信したデータを最上位FPGA22に例えばシリアル通信で送信する。
同様に、FPGA6iは、信号処理機構20a〜20dからのデジタル信号を並列に処理してメモリ7iに記憶し、メモリ7iに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7iから読み込んで上位FPGA8cに例えばシリアル通信で送信する。FPGA6jは、信号処理機構20e〜20hからのデジタル信号を並列に処理してメモリ7jに記憶し、メモリ7jに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7jから読み込んで上位FPGA8cに例えばシリアル通信で送信する。FPGA6kは、信号処理機構20i〜20lからのデジタル信号を並列に処理してメモリ7kに記憶し、メモリ7kに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7kから読み込んで上位FPGA8cに例えばシリアル通信で送信する。FPGA6lは、信号処理機構20m〜20pからのデジタル信号を並列に処理してメモリ7lに記憶し、メモリ7lに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7lから読み込んで上位FPGA8cに例えばシリアル通信で送信する。上位FPGA8cは、FPGA6i〜6lから受信したデータを最上位FPGA22に例えばシリアル通信で送信する。
同様に、FPGA6mは、信号処理機構21a〜21dからのデジタル信号を並列に処理してメモリ7mに記憶し、メモリ7mに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7mから読み込んで上位FPGA8dに例えばシリアル通信で送信する。FPGA6nは、信号処理機構21e〜21hからのデジタル信号を並列に処理してメモリ7nに記憶し、メモリ7nに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7nから読み込んで上位FPGA8dに例えばシリアル通信で送信する。FPGA6oは、信号処理機構21i〜21lからのデジタル信号を並列に処理してメモリ7oに記憶し、メモリ7oに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7oから読み込んで上位FPGA8dに例えばシリアル通信で送信する。FPGA6pは、信号処理機構21m〜21pからのデジタル信号を並列に処理してメモリ7pに記憶し、メモリ7pに指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7pから読み込んで上位FPGA8dに例えばシリアル通信で送信する。上位FPGA8dは、FPGA6m〜6pから受信したデータを最上位FPGA22に例えばシリアル通信で送信する。
そして、最上位FPGA22は、上位FPGA8a〜8dから受信したデータを、インターフェイス回路10を介し計測用PC9に例えばシリアル通信で送信する。計測用PC9は、受信したデータを格納するとともに、それを画像又は動画として表示するようになっている。
このような構成により、本実施形態においては、例えばFPGA6a〜6pが信号処理機構5a〜5p,19a〜19p,20a〜20p,21a〜21pからのデジタル信号を並列に処理しない場合やメモリ7a〜7pに記憶しないで送信する場合と比べ、画像1枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。特に、本実施形態においては、画像1枚当たりの信号処理時間が画像1枚当たりの撮像時間(詳細には、計測部11の電荷積分時間)より短くなるか同じとなるように構成されており、不感時間をほぼなくす(但し、例えば前述の図4で示す信号処理機構の構成を採用した場合には、不感時間をなくす)ことができる。
したがって、本実施形態においても、高速移動する物体の挙動を的確に捉えることができる。
なお、上記第2の実施形態においては、放射線検出器1のセンサ部2は、16行×16列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群4a〜4p,16a〜16p,17a〜17p,18a〜18pは、それぞれ、2行×2列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、FPGA6a〜6pのそれぞれの制御対象である信号処理機構の数は4つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。また、上位FPGA8a〜8d及び最上位FPGA22のそれぞれの制御対象であるFPGAの数は4つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
また、上記第2の実施形態においては、第1上位FPGA8a〜8dへの指令信号を並列に同期して送信するとともに、第1上位FPGA8a〜8dからのデータを受信する第2上位FPGAとして、1個の最上位FPGA22を備えた場合(言い換えれば、FPGA、上位FPGA、及び最上位FPGAからなる三段のFPGAの構成)を例にとって説明したが、これに限られない。すなわち、例えば、第2上位FPGAとして、複数段のFPGAを備えてもよい(言い換えれば、全体として四段以上のFPGAの構成としてもよい)。このような場合も、上記同様の効果を得ることができる。
本発明の第3の実施形態を、図6により説明する。本実施形態は、上位FPGAを備えない実施形態である。なお、本実施形態において、上記第1の実施形態と同等の部分は同一の符号を付し、適宜説明を省略する。
本実施形態では、センサ部2の検出素子3は、4行×4列の正方状に配列されており、2行×2列毎にグループ分けされて4個の検出素子群4a〜4dを構成している。
放射線検出器1は、上述した4個の検出素子群4a〜4dと、これら検出素子群4a〜4dにそれぞれ対応して設けられた4個の信号処理機構5a〜5dと、これら信号処理機構5a〜5dに対応して設けられた1個のFPGA6と、このFPGA6に対応して設けられた1個のメモリ7と、FPGA6と外部の計測用PC9との間で通信接続するためのインターフェイス回路10とを備えている。
そして、例えば計測用PC9で撮像条件の設定入力が行われると、その撮像条件がインターフェイス回路10を介しFPGA6に送信されて、FPGA6の内部メモリに設定記憶されるようになっている。
また、例えば計測用PC9で撮像開始の指示入力が行われると、その指示信号がインターフェイス回路10を介しFPGA6に送信される。この指示信号に応じて、FPGA6aは、信号処理機構5a〜5dへの計測指令信号を並列に同期して送信する。これにより、全ての検出素子3(言い換えれば、全ての画素位置)における計測タイミングを同期させることができる。したがって、1枚の撮像画像における画素間で計測タイミングのずれが生じず、正確な瞬時挙動を捉えることができる。また、例えば計測タイミングを同期させない場合と比べ、画像1枚当たりの撮像時間を短くすることができ、被写体の移動に伴う画像の伸びを抑えることができる。
また、本実施形態では、FPGA6は、信号処理機構5a〜5dからのデジタル信号を並列に処理してメモリ7に記憶し、メモリ7に指令枚数Nに相当する回数分のデータを記憶した後、そのデータをメモリ7から読み込んでインターフェイス回路10を介し計測用PC9に例えばシリアル通信で送信する。これにより、画像1枚当たりの信号処理時間の短縮を図ることができ、撮像周期の短縮を図ることができる。
したがって、本実施形態においても、高速移動する物体の挙動を的確に捉えることができる。
なお、上記第3の実施形態においては、放射線検出器1のセンサ部2は、4行×4列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、検出素子群4a〜4dは、それぞれ、2行×2列の検出素子3で構成された場合を例にとって説明したが、検出素子3の配列が正方状でなくともよいし、その数も限定されない。また、FPGA6の制御対象である信号処理機構の数は4つである場合を例にとって説明したが、これに限定されず、並列同期制御が可能な数であればよい。
なお、以上においては、FPGA6a〜6d(又は6a〜6p若しくは6)は、複数の信号処理機構からのデジタル信号を並列に処理してメモリに記憶し、メモリに指令枚数分のデータを記憶した後、そのデータを送信する場合を例にとって説明したが、これに限られない。すなわち、例えば複数の信号処理機構からのデジタル信号を並列に処理し、そのデータをメモリに記憶しないで上位FPGA8に送信してもよい。この場合でも、画像1枚当たりの信号処理時間(詳細には、信号処理機構の計測部から電圧信号が出力されてA/D変換部でデジタル信号に変換されて送信され、FPGAで受信され処理されて送信され、計測用PC9に格納されるまでの時間)が画像1枚当たりの撮像時間(詳細には、計測部の電荷積分時間)より短くなるか同じとなるように構成されていれば(詳細には、例えば上述したシリアル通信の代わりにパラレル通信を採用してもよい)、不感時間をほぼなくす(但し、例えば前述の図4で示す信号処理機構の構成を採用した場合には、不感時間をなくす)ことができる。
また、検出素子3は、放射線を電荷に変換する半導体素子で構成された場合を例にとって説明したが、これに限られず、放射線に反応して発光する発光体と、この発光体から発光された光を電荷に変換するフォトダイオードとで構成されてもよい。この場合も、上記同様の効果を得ることができる。
1 放射線検出器
2 センサ部
3 検出素子
4a〜4p 検出素子群
5a〜5p 信号処理機構
6,6a〜6p FPGA
7,7a〜7p メモリ
8a〜8d 上位FPGA(第1上位FPGA)
9 計測用PC
10 インターフェイス回路
11,11a,11b 計測部
12 A/D変換部
13,13a,13b スイッチ
14 制御部
15a,15b スイッチ
16a〜16p 検出素子群
17a〜17p 検出素子群
18a〜18p 検出素子群
19a〜19p 信号処理機構
20a〜20p 信号処理機構
21a〜21p 信号処理機構
22 最上位FPGA(第2上位FPGA)
2 センサ部
3 検出素子
4a〜4p 検出素子群
5a〜5p 信号処理機構
6,6a〜6p FPGA
7,7a〜7p メモリ
8a〜8d 上位FPGA(第1上位FPGA)
9 計測用PC
10 インターフェイス回路
11,11a,11b 計測部
12 A/D変換部
13,13a,13b スイッチ
14 制御部
15a,15b スイッチ
16a〜16p 検出素子群
17a〜17p 検出素子群
18a〜18p 検出素子群
19a〜19p 信号処理機構
20a〜20p 信号処理機構
21a〜21p 信号処理機構
22 最上位FPGA(第2上位FPGA)
Claims (8)
- 2次元的に配置され各位置の放射線の強度を検出する複数の検出素子を有するセンサ部を備えた放射線検出器において、
前記複数の検出素子がグループ分けされた複数の検出素子群にそれぞれ対応して設けられ、計測指令信号に応じて、前記検出素子群を構成する複数の検出素子からの出力を並列に同期して処理し、デジタル信号に変換して送信する複数の信号処理機構と、
前記複数の信号処理機構への前記計測指令信号を並列に同期して送信するとともに、前記複数の信号処理機構からの前記デジタル信号を受信するFPGAとを備えたことを特徴とする放射線検出器。 - 請求項1記載の放射線検出器において、
前記FPGAは、前記複数の信号処理機構からの前記デジタル信号を並列に処理してメモリに記憶し、前記メモリに指令枚数分のデータを記憶した後、前記データを送信することを特徴とする放射線検出器。 - 請求項1又は2記載の放射線検出器において、
前記信号処理機構は、
前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数の計測部と、
前記複数の計測部からの電圧信号をデジタル信号に変換するA/D変換部と、
前記複数の計測部における電荷積分の開始及び終了を制御するための複数のスイッチと、
前記複数のスイッチを開閉制御する制御部とを有しており、
前記制御部は、前記FPGAからの計測指令信号に応じて、前記複数のスイッチを同期して開閉制御することを特徴とする放射線検出器。 - 請求項1又は2記載の放射線検出器において、
前記信号処理機構は、
前記検出素子毎に設けられ、前記検出素子から得られた電荷を積分して電圧に変換する複数組の計測部と、
前記複数組の計測部からの電圧信号をデジタル信号に変換するA/D変換部と、
各組の計測部を構成する一方の計測部及び他方の計測部による電荷積分が交互に連続して行われるように制御するための複数組のスイッチと、
前記複数組のスイッチを開閉制御する制御部とを有しており、
前記制御部は、前記FPGAからの計測指令信号に応じて、前記複数組のスイッチを同期して開閉制御することを特徴とする放射線検出器。 - 請求項1〜4のいずれか1項記載の放射線検出器において、
前記複数の検出素子群、前記複数の信号処理機構、及び前記FPGAからなる組み合わせを複数有し、
前記複数のFPGAのそれぞれは、第1指令信号に応じて前記複数の信号処理機構への前記計測指令信号を並列に同期して送信しており、
前記複数のFPGAへの前記第1指令信号を並列に同期して送信するとともに、前記複数のFPGAからのデータを受信する第1上位FPGAをさらに備えたことを特徴とする放射線検出器。 - 請求項5記載の放射線検出器において、
前記複数の検出素子群、前記複数の信号処理機構、前記複数のFPGA、及び前記第1上位FPGAからなる組み合わせを複数有し、
前記第1上位FPGAは、第2指令信号に応じて前記複数のFPGAへの前記第1指令信号を並列に同期して送信しており、
前記複数の第1上位FPGAへの前記第2指令信号を並列に同期して送信するとともに、前記複数の第1上位FPGAからのデータを受信する少なくとも1つの第2上位FPGAをさらに備えたことを特徴とする放射線検出器。 - 請求項1〜6のいずれか1項記載の放射線検出器において、前記検出素子は、放射線を電荷に直接変換する半導体素子で構成されたことを特徴とする放射線検出器。
- 請求項1〜6のいずれか1項記載の放射線検出器において、前記検出素子は、放射線に反応して発光する発光体と、前記発光体から発光された光を電荷に変換するフォトダイオードとで構成されたことを特徴とする放射線検出器。
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---|---|---|---|
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