JP2012080030A - 電子部品内蔵基板及びその製造方法 - Google Patents

電子部品内蔵基板及びその製造方法 Download PDF

Info

Publication number
JP2012080030A
JP2012080030A JP2010226455A JP2010226455A JP2012080030A JP 2012080030 A JP2012080030 A JP 2012080030A JP 2010226455 A JP2010226455 A JP 2010226455A JP 2010226455 A JP2010226455 A JP 2010226455A JP 2012080030 A JP2012080030 A JP 2012080030A
Authority
JP
Japan
Prior art keywords
electronic component
insulating layer
layer
wiring
built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010226455A
Other languages
English (en)
Other versions
JP5589735B2 (ja
Inventor
Katsu Kikuchi
克 菊池
Yoshiki Nakajima
嘉樹 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2010226455A priority Critical patent/JP5589735B2/ja
Publication of JP2012080030A publication Critical patent/JP2012080030A/ja
Application granted granted Critical
Publication of JP5589735B2 publication Critical patent/JP5589735B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】所望の特性を有する電子部品内蔵基板を安定して提供する。
【解決手段】電子部品と、電子部品を覆う部品内蔵絶縁層と、部品内蔵絶縁層の下面側に設けられた第１配線と、部品内蔵絶縁層の上面側に設けられた第２配線と、第２配線および電子部品の端子に電気的に接続する第１接続ビアと、第１配線および前記第２配線に電気的に接続する第２接続ビアを有し、電子部品の端子は保護絶縁膜に覆われ、この保護絶縁膜上に前記部品内蔵絶縁層が設けられ、第１接続ビアは、部品内蔵絶縁層と保護絶縁膜を貫通して電子部品の端子に接している、電子部品内蔵基板。
【選択図】図１

Description

本発明は、電子部品内蔵基板及びその製造方法に関する。
電子機器の軽薄短小化に伴い、半導体素子の小型化、高集積化と共に、半導体パッケージにおける高密度実装技術が進展している。
ＩＣチップ等の半導体素子のパッケージングにおいて、パッケージ内の配線基板と半導体素子の接続は、金線等を用いるワイヤーボンディング接続や、半田ボール等を用いるフリップチップ接続により行われている。
ワイヤーボンディング接続は、半導体素子の接続パッド数が少ない場合は低コストでパッケージングできるメリットがあるが、接続パッド数の増加と狭ピッチ化に伴ってワイヤー径を小さくする必要があり、そのため、ワイヤー切れ等の組立不良により歩留まりが低下する問題がある。また、ワイヤーボンディング接続では、半導体素子の端子と配線基板の端子との間の接続経路にある程度の距離を必要とするため、高速伝送特性が劣化しやすい問題がある。
フリップチップ接続は、ワイヤーボンディング接続に比べて半導体素子と配線基板間の接続経路が短いため高速信号伝送が可能であり、また半導体素子の回路面の周辺だけではなく全体にわたって端子を設けることができるため接続端子数を増加させることができる。しかしながら、半導体素子の接続パッド数の増加と狭ピッチ化に伴い、半田バンプのサイズが小さくなるにつれ接続強度が弱くなり、そのため、クラック等の接続不良が発生しやすくなる問題がある。
近年、電子部品内蔵基板のさらなる高密度化及び高機能化を容易にする高密度実装技術として、配線基板に半導体素子を内蔵させるパッケージ技術、いわゆる半導体素子内蔵技術が提案されている。この技術は、パッケージの薄型化や低コスト化、高周波対応、低ストレス接続、エレクトロマイグレーション特性改善等においてメリットを有する。
特許文献１には、ＩＣチップを内蔵したコア基板と、このコア基板上に繰り返し形成された層間絶縁膜および導体層と、層間絶縁膜に設けられたビアを含む多層プリント配線板が記載されている。そして、このＩＣチップのダイパッドにトランジッション層が設けられ、このトランジション層とビアが接続する構造が開示されている。
特許文献２には、半導体チップ、この半導体チップ上の再配線、この再配線を覆う封止膜及びこの再配線上の柱状電極を有する半導体構成体（ＣＳＰ：ｃｈｉｐ ｓｉｚｅ ｐａｃｋａｇｅ）と、この半導体構成体の側方に設けられた枠状埋込材と、この半導体構成体とこの枠状埋込材との間に設けられた封止膜と、この半導体構成体を覆う絶縁膜と、この絶縁膜上に設けられ前記柱状電極に接続された上層側再配線とを備え、前記半導体構成体と枠状埋込材はベース板上に設けられている部品内蔵基板が開示されている。
特許文献３には、第一のシートに半導体素子（半導体チップ）を接着し、その上に開口部を有する第二のシートをこの開口部内にその半導体素子が収容されるように載置し、さらにその上に導電性の第三のシート載置し、第一、第二および第三のシートを一括して熱圧着し、その後、半導体素子の電極部と第三シートとを電気的に接続し、第三シートを加工して配線を形成する、半導体素子内蔵基板の製造方法が開示されている。
特開２００１−３３９１６５号公報 特開２００４−９５８３６号公報 特開２００４−３３５６４１号公報
上記の技術においては、半導体素子は、端子がある回路面を上面として支持体（支持基板やシート）に搭載され、その端子と当該半導体素子を内蔵する基板の配線層とが接続される。その際、半導体素子は、端子が露出した状態で取り扱われる。そのため、半導体素子を搭載する工程において、半導体素子の端子と、チップマウンタの搭載ヘッドとが接触する問題が生じるおそれがある。実際の部品ピックアップでは、半導体素子の傾きや端子の高さなどのばらつきにより、片側から搭載ヘッドに接触しやすく、静電気が特定の回路で充放電する可能性を回避できない。特定の回路で充放電が発生すると、特にアクティブ部品となるＬＳＩやＩＣ、光素子、さらには薄膜キャパシタを含む素子が破壊され、半導体素子の本来の特性を得ることが困難になる。
本発明はかかる問題点に鑑みてなされたものであって、本発明の目的は、所望の特性を有する電子部品内蔵基板を安定して提供することにある。
本発明の一態様によれば、
端子を有する電子部品と、
前記電子部品を覆う部品内蔵絶縁層と、
前記部品内蔵絶縁層の下面側に設けられた第１配線と、
前記部品内蔵絶縁層の上面側に設けられた第２配線と、
前記第２配線および前記端子に電気的に接続する第１接続ビアと、
前記第１配線および前記第２配線に電気的に接続する第２接続ビアを含み、
前記端子は保護絶縁膜に覆われ、該保護絶縁膜上に前記部品内蔵絶縁層が設けられ、前記第１接続ビアは、該部品内蔵絶縁層と該保護絶縁膜を貫通して該端子に接している、電子部品内蔵基板が提供される。
本発明の他の態様によれば、
支持体上にベース絶縁層を形成する工程と、
端子が保護絶縁膜に覆われた電子部品を用意し、該電子部品を前記ベース絶縁層上に搭載する工程と、
前記電子部品を覆う部品内蔵絶縁層を設ける工程と、
前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、該ホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、
前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する配線層を形成する工程と、
前記支持体を除去する工程を含む、電子部品内蔵基板の製造方法が提供される。
本発明の他の態様によれば、
ベース絶縁層と該ベース絶縁層上に設けられた第１配線層を有する配線基板を用意する工程と、
端子が保護絶縁膜に覆われた電子部品を用意し、該電子部品を前記配線基板上に搭載する工程と、
前記電子部品を覆う部品内蔵絶縁層を設ける工程と、
前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、該ホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、
前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する第２配線層を形成する工程を含む、電子部品内蔵基板の製造方法が提供される。
本発明によれば、所望の特性を持つ電子部品内蔵基板を安定して提供することができる。
本発明の実施形態の電子部品内蔵基板を示す断面図である。 本発明の実施形態の電子部品内蔵基板に内蔵される電子部品の例を示す断面図である。 本発明の実施形態の電子部品内蔵基板に内蔵される電子部品の他の例を示す断面図である。 本発明の実施形態の電子部品内蔵基板に内蔵される電子部品の他の例を示す断面図である。 本発明の実施形態の電子部品内蔵基板に内蔵される電子部品の接続部を示す部分断面図である。 本発明の実施形態の電子部品内蔵基板の製造方法（第１の製造例）を説明するための断面図である。 本発明の実施形態の電子部品内蔵基板の他の製造方法（第２の製造例）を説明するための断面図である。
本発明の一実施形態による電子部品内蔵基板は、端子を有する電子部品と、前記電子部品を覆う部品内蔵絶縁層と、前記部品内蔵絶縁層の下面側に設けられた第１配線と、前記部品内蔵絶縁層の上面側に設けられた第２配線と、前記第２配線および前記端子に電気的に接続する第１接続ビアと、前記第１配線および前記第２配線に電気的に接続する第２接続ビア（部品側方ビア）を有し、前記端子は保護絶縁膜に覆われ、この保護絶縁膜上に前記部品内蔵絶縁層が設けられ、前記第１接続ビアは、この部品内蔵絶縁層とこの保護絶縁膜を貫通して前記端子に接している。
この電子部品内蔵基板において、前記保護絶縁膜は、前記端子を覆うとともに前記電子部品の少なくとも上面全体に設けることができる。前記保護絶縁膜は、前記端子を覆うとともに前記電子部品の少なくとも周囲側面に設けることができる。前記保護絶縁膜は、前記電子部品の全体を覆っていてもよい。前記保護絶縁膜の弾性率は、前記部品内蔵絶縁層の弾性率より大きいことが好ましい。前記第１接続ビアのビア径は、前記第２接続ビアのビア径より小さいことが好ましい。
本発明の他の実施形態による電子部品内蔵基板の製造方法は、支持体上にベース絶縁層を形成する工程と、端子が保護絶縁膜に覆われた電子部品を用意し、この電子部品を前記ベース絶縁層上に搭載する工程と、前記電子部品を覆う部品内蔵絶縁層を設ける工程と、前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、このホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する配線層を形成する工程と、前記支持体を除去する工程を含む。
この製造方法において、前記電子部品を搭載する前に、前記ベース絶縁層上に導電層を形成してもよく、前記部品内蔵絶縁層に、前記導電層に電気的に接続する部品側方ビアを形成してもよく、この部品側方ビアは前記配線層に電気的に接続することができる。前記ホールは、レーザを用いて形成することができ、前記保護絶縁膜は、前記レーザの波長に吸収を有するフィラーを含有していてもよい。
本発明の他の実施形態による電子部品内蔵基板の製造方法は、ベース絶縁層とこのベース絶縁層上に設けられた第１配線層を有する配線基板を用意する工程と、端子が保護絶縁膜に覆われた電子部品を用意し、この電子部品を前記配線基板上に搭載する工程と、前記電子部品を覆う部品内蔵絶縁層を設ける工程と、前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、このホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する第２配線層を形成する工程を含む。
この製造方法において、前記部品内蔵絶縁層に、前記第１配線層に電気的に接続する部品側方ビアを形成してもよく、この部品側方ビアは前記第２配線層に電気的に接続することができる。前記ホールは、レーザを用いて形成することができ、前記保護絶縁膜は、前記レーザの波長に吸収を有するフィラーを含有していてもよい。
上記の電子部品内蔵基板およびその製造方法において、保護絶縁膜は、ポリイミド樹脂を用いて形成することができ、ベース絶縁層および部品内蔵絶縁層は、エポキシ樹脂を用いて形成することができる。保護絶縁膜は、電子部品の端子に直接接して設けることができる。また保護絶縁膜は、電子部品の端子面（端子が設けられた面）に設けられるとともに他の面に直接接して設けることができる。電子部品の上面に端子がある場合は、保護絶縁膜は当該電子部品の上面に設けられるとともに、側面周囲に直接接して設けることができ、さらに下面（裏面）にも直接接して設けることができる。保護絶縁膜上には、当該保護絶縁膜上に直接接するように部品内蔵絶縁層を設けることができる。
以下、本発明の実施形態について図面を参照して具体的に説明する。
図１は、本実施形態の電子部品内蔵基板を示す断面図である。電子部品１１は、絶縁材料に周囲を取り囲まれ、この電子部品１１と配線層１４とは絶縁層１３を貫通する接続ビア１２を介して接続されている。電子部品１１を含む内蔵層２８の上面側の配線層１４と内蔵層２８の下面側の配線層１５とは内蔵層２８を貫通する貫通ビア１６（部品側方ビア）を介して接続されている。電子部品内蔵基板の上面側および下面側の最外層にはソルダーレジスト１８と外部端子１９、２０が設けられている。
本実施形態において、内蔵層２８は、電子部品１１、接続ビア１２、貫通ビア１６を含み、電子部品１１に最も近い上層側の配線層１４と電子部品１１に最も近い下層側の配線層１５との間の層状領域を意味し、図１においては点線で囲まれた部分に相当する。
図１では、配線層数が４層の場合の例を示しているが、これに限定されることなく、配線層数が２層や３層の電子部品内蔵基板としてもよく、５層以上の電子部品内蔵基板としてもよい。また、図１では示していないが、電子部品１１は接着剤を用いて固定されていてもよく、絶縁層を利用して接着されていてもよい。接着剤を用いる場合は、所望の強度で固定できれば特に制限はないが、例えば、ダイアタッチメントフィルム（ＤＡＦ）と呼ばれる半硬化樹脂や、エポキシ樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）などの樹脂ペースト、あるいは銀ペーストなどを用いることができる。
内蔵される電子部品１１としては、半導体素子、光素子、ダイオード、チップコンデンサ、チップ抵抗、薄膜キャパシタ素子、薄膜抵抗素子、ＭＥＭＳ、センサ、エネルギーデバイスが挙げられる。
例えば半導体素子のように接続端子が片面に設けられた電子部品を内蔵する場合は、図２に示すように、接続端子２１又は２４を覆う保護絶縁膜２２を設ける。接続端子を保護絶縁膜で覆うことにより、電子部品を搭載する工程において接続端子にマウンタ装置のヘッドが直接接触することを回避でき、結果、静電気の局所的な充放電の発生が防止され、静電破壊による損失を効果的に減少させることができる。保護絶縁膜の厚みとしては、成膜のし易さや十分な保護効果を得る観点から、３μｍ以上が好ましく、５μｍ以上がより好ましく、他方、薄型化の観点から、３０μｍ以下が好ましく、２０μｍ以下がより好ましい。
電子部品の接続端子は、図２（ａ）に示すように、その下面および側面が電子部品の上面側の部材と接触し、端子上面の少なくとも一部が露出するように埋設された形態をとることができ、保護絶縁膜はその接続端子の露出面を覆うように電子部品の上面に設けられる。電子部品の上面には、接続端子の上面の少なくとも一部が露出するように、パッシベーション膜が設けられていてもよい。
電子部品の接続端子は、図２（ｂ）に示すように、電子部品の上面に設けられたパッシベーション膜２３から突出した形態をとることができ、保護絶縁膜はその突出した接続端子を覆うように設けられる。保護絶縁膜２２は、図２（ｂ）に示すように電子部品の上面の凹凸に沿って設けてもよく、図２（ｃ）に示すように上面を平坦化してもよい。
図２に示す例では、保護絶縁膜２２を電子部品の上面の全体に設けたが、接続端子２１、２４のみが保護されるように部分的に設けてもよい。
電子部品は、上面側と下面側の両方に接続端子を有していてもよい。半導体素子は、例えばＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｌｉｃｏｎ Ｖｉａ）を設けることにより両面に端子を有することができる。この場合、少なくとも上面側の接続端子が覆われるように保護絶縁膜が設けられていればよい。
図３は、保護絶縁膜を電子部品の側面や裏面にも設ける例を示している。電子部品の種類よっては、側面や裏面からの電位の移動に注意しなければならないため、必要に応じて電子部品の側面や裏面に保護絶縁膜を設けることができる。図３（ａ）は、電子部品の上面の接続端子と電子部品の側面を保護した例を示している。図３（ｂ）は、電子部品の上面の接続端子と電子部品の側面および裏面を保護した例（電子部品の全体を保護絶縁膜が覆う例）を示している。電子部品の側面が露出して上面の接続端子と裏面を保護してもよい。また、このように保護絶縁膜２２を電子部品の側面や裏面に設けることで、内蔵される電子部品と当該電子部品周囲の絶縁層との密着性を高めることができ、電子部品内蔵基板として長期にわたって信頼性を確保することができる。
図３は、図２（ｃ）に示す構造において保護絶縁膜をさらに側面や裏面に設けた構造を示しているが、図２（ａ）や図２（ｂ）に示す構造において保護絶縁膜をさらに側面や裏面に設けてもよい。
図４は、電子部品１１として、チップ部品（受動部品）２５の一例（チップコンデンサやチップ抵抗）を示している。本例のチップ部品の接続端子は、両側面に設けられ、側面において大きな面積を占める。図４（ａ）は、各接続端子２６を覆うように保護絶縁膜２２を設けた例を示し、図４（ｂ）は、チップ部品２５全体を覆うように保護絶縁膜２２を設けた例を示している。静電破壊を防止する効果が得られる範囲内で、接続端子以外の部分が露出していてもよい。
保護絶縁膜は、その材料が液状樹脂である場合は、スピンコータ、スプレーコータ、カーテンコータ、ロールコータ、ディップ等により塗布し、次いで溶媒除去のための乾燥を行い、その後、キュア処理を行うことによって形成することができる。保護絶縁膜の材料がシート状樹脂である場合は、ラミネータや積層プレスにより真空状態で貼り付けを行い、その後、キュア処理を行うことによって形成することができる。
保護絶縁膜を、例えば図２に示すように、電子部品の上面のみに設ける場合は、例えば次のようにして形成することができる。複数の電子部品を一体（例えばウエハ形状）に作製し、この状態にて端子面側に保護絶縁膜を設け、その後、個々の電子部品へ切断し、個片化する（方法Ａ）。
保護絶縁膜を、例えば図３（ａ）に示すように、電子部品の上面および側面に設ける場合は、例えば次のようにして形成することができる。複数の電子部品を一体（例えばウエハ形状）に作製し、この状態にて各電子部品を個片化するための溝を各電子部品周囲に形成（例えば、ダイシングやレーザ等によりハーフカット）し、次いで溝を充填するように端子面側に保護絶縁膜を形成し、その後、個々の電子部品へ切断し、個片化する（方法Ｂ）。保護絶縁膜が充填された溝幅より細い切断幅とすることにより、電子部品の側面に保護絶縁膜を残すことができる。他の方法として、次のようにして保護絶縁膜を形成することができる。支持体上に、電子部品をその端子面を上側へ向けて配列し、裏面側を接着し、この状態にて端子面および側面に保護絶縁膜を形成し、その後、切断および支持体分離を行う（方法Ｃ）。支持体と電子部品の分離は、熱や紫外線照射により接着性が低下するシートを用いることで容易に行うことができる。
保護絶縁膜を、例えば図３（ｂ）に示すように、電子部品の上面（端子面）、側面および下面（裏面）に設ける場合は、例えば図２に示すように電子部品の片面（上面）に保護絶縁膜を形成した後、この電子部品を、支持体上に裏面を上側へ向けて配列し、端子面（上面）側を接着し、その後、方法Ｃと同様にして裏面および側面に保護絶縁膜を設け、次いで切断および支持体分離を行う（方法Ｄ）。他の方法として、電子部品の上面側および裏面側にシート状樹脂を保護絶縁膜として設けて電子部品全体を被覆し、その後、電子部品周囲に沿って端部を整える加工を行うことで、電子部品の上面、側面および下面に保護絶縁膜を設けることができる（方法Ｅ）。
図５に、本実施形態の電子部品内蔵基板における接続ビア１２近傍の拡大図を示す。接続ビア１２は、絶縁層１３と保護絶縁膜２２を貫通して接続端子２４に接している。
接続ビア１２のビア径は、内蔵層２８に設けられる貫通ビア１６より小さくすることが好ましい。これにより、狭ピッチ、多ピンの電子部品を内蔵することができ、接続ビア１２よりビア径の大きい貫通ビア１６は、低抵抗な電気経路として機能させることができる。
図５に示す構造は、図２（ｂ）に示す電子部品を内蔵した場合を示しているが、これに限らず、図２（ａ）や図２（ｃ）に示す電子部品を内蔵した場合にも同様な接続構造を形成することができる。また、図３に示すように、電子部品の側面や裏面に保護絶縁膜２２が設けられていてもよい。図５に示す構造における接続ビア１２は、電子部品１１に近づくほど細くなるテーパー形状を有するが、この形状に限定されることはない。
保護絶縁膜２２の材料としては、樹脂絶縁材料を好適に用いることができ、例えば、感光性又は非感光性の有機材料を用いることができる。この樹脂絶縁材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。例えば、厚さ１０μｍのポリイミド樹脂からなる保護絶縁膜２２を形成することができる。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。
保護絶縁膜２２を、ビア形成のためにレーザにより加工する場合には、保護絶縁膜２２にレーザ波長に吸収領域をもつ材料を用いることが好ましい。材料自体に所望の吸収特性がなければ、所望の吸収特性を有するフィラーを含有させることでレーザによる加工性を得ることができる。これにより、製造工程を煩雑にすることなく、レーザによる加工を行うことができる。このようなフィラーとしては、石英、サファイア、ＳｉＯ2、ＴｉＯ2等の無機酸化物が挙げられる。
保護絶縁膜２２の弾性率は、電子部品の周囲の絶縁層１３の弾性率より大きいことが好ましい。これにより、接続ビア１２を伝搬する応力が電子部品１１に加わる前に保護絶縁膜２２に伝搬し、保護絶縁膜２２全体で応力を受け持つことができる。結果、応力が電子部品に局所的に加わることを効果的に回避でき、接続部分の信頼性を高めることができる。また、電子部品として、ｌｏｗ−ｋ材を用いる半導体素子を内蔵する場合は、ｌｏｗ−ｋ材の破断を防ぐ効果が得られる。本発明の説明において、絶縁層の膜強度及び破断伸び率は、ＪＩＳ Ｋ ７１６１（引張特性試験）に準拠した絶縁材料の引っ張り試験による測定値に相当し、弾性率は、この引張り試験結果に基づいた歪み０．１％における強度からの算出値に相当する。熱膨張率はＪＩＳ Ｃ ６４８１に準拠したＴＭＡ法による測定値に相当する。
電子部品１１を含む内蔵層２８を構成する絶縁材料、並びに内蔵層２８の上面側および下面側に設けられる絶縁層１３の材料としては、樹脂絶縁材料を好適に用いることができ、例えば、感光性又は非感光性の有機材料を用いて形成できる。この樹脂絶縁材料としては、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。また、ガラスクロスやアラミド繊維などからなる織布や不織布等の補強材にそれらの樹脂を含浸させた複合材料、無機フィラーや有機フィラーを含むそれらの樹脂、さらにケイ素樹脂（シリコーン樹脂）が挙げられる。例えば、配線層との密着性を高めるため、表面に十分な凹凸を形成する観点から、絶縁層の材料として、例えば凹凸形成に有利なフィラーを含むエポキシ樹脂を用いることができる。
電子部品１１の周辺部の絶縁層（内蔵層２８）は、このような樹脂材料からなる絶縁層を、真空ラミネート法や真空プレス法などにより、電子部品１１を覆うように形成することができる。電子部品周辺の絶縁層は、単一の樹脂層で形成してもよいし、複数の樹脂層の積層体で形成してもよい。電子部品周辺の絶縁層が積層体からなる場合は、複数回に分けて形成してもよい。ガラスクロスやアラミド繊維などからなる補強材を含む樹脂層を設ける場合は、電子部品１１が収容可能な開口を持つ樹脂層を用いて形成することができる。
配線層１４、１５は、サブトラクティブ法、セミアディティブ法、フルアディティブ法等の配線形成方法により形成できる。より微細ピッチに対応する観点から、セミアディティブ法が好ましい。セミアディティブ法は、無電解めっき法、スパッタ法、ＣＶＤ法等で給電層を形成した後、所望のパターンに開口されたレジストを形成し、レジスト開口部内に電解めっき法により金属を析出させ、レジストを除去した後に給電層をエッチングして所望の配線パターンを得る方法である。サブトラクティブ法は、基板又は絶縁層上に設けられた銅箔上に所望のパターンのレジストを形成し、不要な銅箔をエッチングした後に、レジストを剥離して所望のパターンを得る方法である。フルアディティブ法は、基板又は絶縁層上に無電解めっき触媒を吸着させた後に、所望のパターンのレジストを形成し、このレジストを絶縁膜として残したまま触媒を活性化し、無電解めっき法によりレジスト絶縁膜の開口部に金属を析出させることで所望の配線パターンを得る方法である。
配線層１４、１５の材料としては、銅、銀、金、ニッケル、アルミニウム、チタン、モリブデン、タングステン、およびパラジウムからなる群から選択される１種又は２種以上からなる金属材料を使用することができる。特に、電気抵抗値及びコストの観点から、銅が望ましい。例えば、厚さ１５μｍの銅からなる配線層１４をセミアディティブ法により形成することができる。絶縁層に対して密着性の高い導電性材料（例えば、チタンやタングステン、これらの合金）からなる密着層を形成し、その上に他の導電性材料（例えば、銅やアルミニウム）からなる導電層を形成し、この密着層と導電層との積層構造を有する配線層を形成してもよい。
電子部品１１と配線層１４とを接続する接続ビア１２、内蔵層２８の上面側の配線層１４と内蔵層２８の下面側の配線層１５とを接続する貫通ビア１６、内蔵層２８の上面側および下面側のそれぞれにおいて配線層間を接続するビア１７は、次のようにして形成することができる。感光性樹脂からなる絶縁層にビアを設ける場合はフォトリソグラフィー法を用い、非感光性樹脂や感光特性を利用できない樹脂からなる絶縁層を設ける場合はレーザ法、ブラスト法、ドライエッチング法、印刷法等を用いて、ビアに対応するホールパターンを設け、その内部に導電性の材料を充填することにより形成できる。例えば、ビアに対応するホールパターンを形成した後に、めっき法により、配線層形成用の導電性材料を形成するとともにホールを充填してもよいし、配線層の形成とは別途にめっき法やペースト材料の印刷により導電性の材料を充填してもよい。接続信頼性を高くするためには、めっき法による接続が好ましい。貫通ビア１６が一段のビアで形成しにくい場合は、複数のビアを積み重ねた多段構造としてもよい。
図１に示す構造においては、電子部品内蔵基板の両面にソルダーレジスト１８が設けられている。ソルダーレジスト１８は、基板の遮光性や耐湿性、耐油性の向上に加え、他の部品との接続に用いられるハンダのダムとしての機能を有する。ソルダーレジスト１８が設けられなくても、所望の特性が得られる場合は、ソルダーレジスト１８を設けなくても構わない。
電子部品内蔵基板の両面には、図１に示すように、ソルダーレジスト１８の開口部分に外部端子１９、２０が設けることができる。外部端子は、他の部品や基板との接続に用いることができる。外部端子の表面処理材として、金、銀、パラジウム、銅、ニッケル、ハンダ、錫、インジウムなどから選択される材料を用いることができる。
以上に説明した本実施形態によれば、内蔵する電子部品１１の接続端子を保護絶縁膜２２で覆っているため、製造工程中、特に電子部品の搭載時に特定の回路に対して静電気の充放電を防止でき、電子部品の静電破壊を回避することができ、結果、所望の特性を有する電子部品内蔵基板を安定して（高い歩留まりで）得ることができる。
また、保護絶縁膜２２を電子部品１１の接続端子部分以外にも設けることで、電子部品の剛性を高め、ハンドリング性を安定させることができる。
また、保護絶縁膜２２を、電子部品周囲の絶縁層に対して密着性に優れる材料を用いて形成することにより、高い信頼性の電子部品内蔵基板を得ることができる。
また、保護絶縁膜２２を、同一温度下で電子部品周囲の絶縁層１３より高い弾性率を有する材料を用いて形成することにより、電子部品１１の接続ビア１２近傍に集中する応力を低減することができ、電子部品、特にｌｏｗ−ｋ材を用いる半導体素子における動作信頼性を高めることができる。
また、電子部品１１と配線層１４との接続にハンダ材料や樹脂成分を含めない、つまり、めっき法による接続を選択することで接続部の信頼性を高めることができ、信頼性の高い電子部品内蔵基板を得ることができる。
さらに、貫通ビア１６を設けることにより、電子部品内蔵基板の両面の電極を有効に活用することができる。
このような本実施形態によれば、製造安定性が高く、高密度で接続信頼性の高い電子部品内蔵基板を提供することが可能となる。
以上に説明した電子部品内蔵基板には、いずれかの配線構造層内に、回路のノイズフィルターの役割を果たすＬＣＲ素子が設けられていてもよい。コンデンサを構成する誘電体材料としては、酸化チタン、酸化タンタル、Ａｌ2Ｏ3、ＳｉＯ2、ＺｒＯ2、ＨｆＯ2、Ｎｂ2Ｏ5等の金属酸化物；ＢＳＴ（（ＢａxＳｒ1-x）ＴｉＯ3）、ＰＺＴ（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、ＰＬＺＴ（（Ｐｂ1-yＬａy）（ＺｒxＴｉ1-x）Ｏ3）等のペロブスカイト系材料（０＜ｘ＜１、０＜ｙ＜１）；ＳｒＢｉ2Ｔａ2Ｏ9等のＢｉ系層状化合物が好ましい。また、コンデンサを構成する誘電体材料として、無機材料や磁性材料を混合した有機材料等を使用してもよい。
次に、電子部品内蔵基板の製造方法の一例（第１の製造例）について図面を参照して具体的に説明する。なお、各工程においては、必要に応じて適宜洗浄や熱処理を行ってもよい。
まず、図６（ａ）に示すように、支持体２７上に絶縁層１３（ベース絶縁層）と配線層１５を形成する。支持体２７については、必要に応じて表面のウェット洗浄、ドライ洗浄、平坦化、粗化など処理を行ってもよい。
支持体２７は、十分な剛性の観点から、シリコン、サファイア、ＧａＡｓ等の半導体ウエハ材料からなる支持板、金属板、石英板、ガラス板、セラミック板、プリント板等を用いることができる。本例では、支持基板として０．２５ｍｍ厚みの銅板を用いた。絶縁層１３は、液状の有機材料を用いる場合は、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。フィルム状の有機材料を用いる場合は、ラミネート法やプレス法、これらの方法に真空状態を付加した方法等により形成できる。配線層１５は、例えばサブトラクティブ法、セミアディティブ法、フルアディティブ法等の配線形成法により形成することができる。微細な配線を形成する場合は、セミアディティブ法が好ましく、給電層をスパッタ法、無電解めっき法、ＣＶＤ法、エアロゾル法等により形成することができる。本例では、シート状のエポキシ樹脂を真空ラミネータにより積層し、その表面に無電解めっき法による０．２μｍ厚の銅膜を給電層として形成し、ドライフィルムレジストのパターンを利用した電解めっき法により厚さ１５μｍの銅配線を形成した。不要部分のドライフィルムと給電層は、ウェットエッチングにて除去した。
次に、図６（ｂ）に示すように、接続端子を覆う保護絶縁膜を設けた電子部品１１を配線層１５上に設置する。本例では配線層１５上に搭載した例を示したが、必要に応じて絶縁層１３上や、配線層１５及び絶縁層１３上に搭載してもよい。電子部品１１は接着剤を用いて固定することができる。絶縁層１３上に設置する場合は、硬化前の絶縁層１３に十分な接着機能がある場合はその接着性を利用して固定することができる。接着性がない場合や十分な接着性がない場合は、接着剤を用いることが望ましい。接着に際しては、液状やシート状の接着剤を用いることができ、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂などを用いることができる。また、接着剤は電子部品１１に供給されていてもよく、配線層１５や絶縁層１３上に供給されていてもよい。本例では、電子部品１１を、エポキシ系の接着剤を用いて配線層１５上に設置した。
次に、図６（ｃ）に示すように、絶縁層１３を電子部品１１を覆うように形成する。絶縁層１３の形成は、液状の有機材料を用いる場合は、スピンコート法、カーテンコート法、ダイコート法、スプレー法、印刷法等により形成することができる。フィルム状の有機材料を用いる場合は、ラミネート法やプレス法、これらの方法に真空状態を付加した方法等により形成できる。本例では、真空ラミネート法によりシート状のエポキシ樹脂を用いて形成した。
次に、図６（ｄ）に示すように、接続ビア１２、貫通ビア１６及び配線層１４を形成する。接続ビア１２と貫通ビア１６は、次のようにして形成することができる。まず、開口部をレーザ、ドライエッチング法、ブラストなどにより形成し、その後、配線層１４の形成工程において開口部を配線材料で充填することにより形成できる。あるいは、開口部を電解めっき法、無電解めっき法、印刷法等により導電材料で充填し、その後に配線層を形成してもよい。この方法に代えて、接続端子や配線層に接続する金属ポストをめっき法や印刷法により形成し、次いで絶縁層１３を形成し、その後にバフ研磨、ドライエッチング法、ＣＭＰ法、研削法、ラップ法などにより絶縁層上部を除去して金属ポストを露出させることにより、この金属ポストからなるビアを形成することができる。貫通ビア１６を一段のビアで形成しにくい場合は、複数のビアを積み重ねた多段構造としてもよい。図６においては、接続ビア１２及び貫通ビア１６はテーパー形状を有しているが、逆方向のテーパー形状を有していてもよいし、テーパー形状を有していなくて構わない。本例では、接続ビア１２及び貫通ビア１６の形成は、レーザ法を用いてビアに対応する開口部を設け、配線層１４の形成工程において、電解めっき法により開口部を銅で充填することによりビアを形成した。
次に、図６（ｅ）に示すように、配線層１４を覆うように絶縁層１３を設けた後、支持体２７を除去する。支持体２７の除去方法は、ウェットエッチング法や、ドライエッチング法、研磨法、これらの組み合わせにより行うことができる。支持体２７が、積層構造を有し、上面側と下面側との密着性が低い場合、下面側を剥離した後に、上面側をウェットエッチング法やドライエッチング法、研磨法、これらの組み合わせにより除去することができる。絶縁層１３の形成は、支持体２７を除去した後に実施してもよい。本例では、エポキシ樹脂を真空ラミネータにより積層して絶縁層１３を形成した後、ウェットエッチングにより支持体（銅板）を除去した。
次に、図６（ｆ）に示すように、上面側と下面側にビア１７を形成し、配線層１４、１５を形成する。図６では４層配線構造を示したが、これに限定されることはなく、必要に応じて積層を繰り返してもよく、あるいは３層以下の配線構造としてもよい。また、配線層１４と配線層１５は、両面同時に形成してもよく、片面ずつ交互に形成してもよい。本例では、レーザによりビアホールを形成し、無電解めっき法を用いたセミアディティブ法によりビア１７及び配線層１４、１５を形成した。
次に、図６（ｇ）に示すように、上面側および下面側の最表面にソルダーレジスト１８を形成する。ソルダーレジスト１８の開口部から露出する配線層は、外部電極１９、２０として機能する。
外部電極１９、２０は、例えば複数の層が積層された構造を有することができ、例えば、外部電極１９、２０の表面に設けられるハンダボールの濡れ性やボンディングワイヤーとの接続性を考慮して、銅、アルミニウム、金、銀、錫及びハンダ材料からなる群から選択された少なくとも一種の金属または合金を設けることができる。外部電極１９、２０は、所望の接続構造を適宜選択すればよく、上面側の外部電極と下面側の外部電極は同じ構造であっても、異なった構造であってもよい。
ソルダーレジスト１８は、有機材料で形成することができ、例えば、エポキシ樹脂、エポキシアクリレート樹脂、ウレタンアクリレート樹脂、ポリエステル樹脂、フェノール樹脂、ポリイミド樹脂、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、ＰＢＯ（Ｐｏｌｙｂｅｎｚｏｘａｚｏｌｅ）、ポリノルボルネン樹脂が挙げられる。特に、ポリイミド樹脂及びＰＢＯは、膜強度、引張弾性率及び破断伸び率等の機械的特性が優れているため、高い信頼性を得ることができる。有機材料は、感光性、非感光性のいずれの材料を用いてもよい。感光性の有機材料を用いた場合、フォトリソグラフィー法などにより開口部を形成することができる。非感光性の有機材料や感光性が低くパターン解像度が低い有機材料を用いた場合、開口部はレーザ、ドライエッチング法、ブラスト法などにより形成することができる。
外部電極１９、２０は、図６に示した構造に限られず、ソルダーレジスト１８の開口が外部電極１９、２０より大きい、逃げと呼ばれる構造を形成してもよい。この構造によれば、外部電極１９、２０の側壁部分にもハンダ材料が接触でき、接続信頼性を高めることができる。また、ソルダーレジスト１８の開口部分にさらに導電層を形成して、この導電層と配線層からなる外部電極を形成してもよい。
図６に示す構造では、ハンダ材料を用いて接続する場合に、外部電極１９、２０のみにハンダが供給されるようにソルダーレジスト１８の開口により制限している。このソルダーレジスト１８の開口による制限により、ハンダの流れ量が制限されるため、電子部品内蔵基板を実装基板や別部品と接続する際の取り付け高さを安定化させることができる。本例では、感光性のソルダーレジスト１８を用いて開口部を形成した後に、無電解めっき法にて、金層が表面となるように銅層上にニッケル層と金層を順に積層した。その際、ニッケル層の厚さは３μｍ、金層の厚さは１μｍとした。
以上に説明した製造方法によれば、前述の電子部品内蔵基板を効率よく形成することができる。
図６は、個々の電子部品内蔵基板に対応する部分の断面図を示しているが、複数の電子部品内蔵基板を一体に作製し、ダイシングや裁断により個片化を行ってもよい。図６（ａ）から（ｄ）に示す工程までは、支持体の両面に、電子部品、絶縁層、配線層およびビアを含む構造を形成して生産性を高めることもできる。
次に、他の製造例（第２の製造例）について図面を参照して説明する。
本例の製造方法は、第１の製造例に対して、支持体２７を必要としていない点が異なっている。なお、各工程においては、必要に応じて適宜洗浄や熱処理を行ってもよい。
まず、図７（ａ）に示すように、配線層１５、絶縁層１３（ベース絶縁層）及びビア１７を有する配線基板を形成する。この配線基板は、通常の基板の製造方法により作製できる。例えば、絶縁層１３の両面に銅箔を設け、ビアとなる部分をレーザにより貫通させ、無電解めっき法による給電層を形成し、続いて全体に電解めっき法により銅を厚付けし、得られた銅膜をサブトラクティブ法等でパターニングする。また、次のようにして形成することもできる。銅箔上に絶縁層１３を形成し、レーザ法やドライエッチング法などでビアホールを形成し、絶縁層１３の銅箔がある側とは反対側の表面上に無電解めっき法による給電層を設け、この給電層を利用してセミアディティブ法により片側の配線層１５を形成し、その後、前記の銅箔をエッチングによりパターニングすることで他方の側の配線層１５を形成する。
本例では、次のようにして配線基板を形成した。まず、シート状のエポキシ樹脂を、５μｍ厚の銅箔と１８μｍ厚の銅箔からなるピーリング銅箔上に真空ラミネータにより積層し、レーザによりビアホールを形成した。その後、樹脂表面に無電解めっき法により０．２μｍ厚の銅膜を給電層として形成した。次いで、１８μｍ厚の銅箔を５μｍ厚の銅箔から剥離させた後、両面にドライフィルムレジストのパターンを利用した電解めっき法により銅配線を形成した。不要部分のドライフィルム、無電解めっき法による銅膜、５μｍ銅箔は、ウェットエッチングにて除去した。
次に、図７（ｂ）に示すように、接続端子を覆う保護絶縁膜を設けた電子部品１１を配線層１５上に設置する。本例では電子部品１１を配線層１５上に搭載した例を示したが、必要に応じて絶縁層１３上や、配線層１５及び絶縁層１３上に搭載してもよい。電子部品１１は、第１の製造例と同様にして接着剤を用いて固定することができる。本例では、電子部品１１を、エポキシ系の接着剤を用いて配線層１５上に設置した。
次に、図７（ｃ）に示すように、絶縁層１３にて電子部品１１を埋め込む。絶縁層１３の形成は、前述の製造方法（第１の製造例）と同様にして行うことができる。本例では、真空ラミネート法によりシート状のエポキシ樹脂により形成した。
次に、図７（ｄ）に示すように、接続ビア１２、貫通ビア１６及び配線層１４を形成する。接続ビア１２、貫通ビア１６及び配線層１４は、第１の製造例と同様にして形成することができる。図７においては、接続ビア１２及び貫通ビア１６はテーパー形状を有しているが、逆方向のテーパー形状を有していてもよいし、テーパー形状を有していなくて構わない。本例では、接続ビア１２及び貫通ビア１６の形成は、レーザ法を用いてビアに対応する開口部を設け、配線層１４の形成工程において、電解めっき法により開口部を充填することによりビアを形成した。
次に、図７（ｅ）に示すように、絶縁層１３、ビア１７及び配線層１４を形成する。図７では４層配線構造を示したが、これに限定されることはなく、必要に応じて積層を繰り返してもよく、あるいは３層以下の配線構造としてもよい。また、絶縁層、ビア及び配線層は、裏面側へも形成してもよく、両面同時に形成してもよく、片面ずつ交互に形成してもよい。本例では、エポキシ樹脂を真空ラミネータにより積層して絶縁層１３を形成し、レーザによりビアホールを形成し、無電解めっき法を用いたセミアディティブ法によりビア１７及び配線層１４を形成した。
次に、図７（ｆ）に示すように、上面側および下面側の最表面にソルダーレジスト１８を形成する。ソルダーレジスト１８の開口部から露出する配線層は、外部電極１９、２０として機能する。ソルダーレジスト及び外部電極は、第１の製造例と同様にして形成することができる。本例では、感光性のソルダーレジスト１８を用いて開口部を形成した後に、無電解めっき法にて、金層が表面となるように銅層上にニッケル層と金層を順に積層した。その際、ニッケル層の厚さは３μｍ、金層の厚さは１μｍとした。
以上に説明した製造方法によれば、前述の電子部品内蔵基板を効率よく形成することができる。また、第１の製造例より使用部材を少なくすることができるため、コストを低減できる。
図７は、個々の電子部品内蔵基板に対応する部分の断面図を示しているが、複数の電子部品内蔵基板を一体に作製し、ダイシングや裁断により個片化を行ってもよい。
１１：電子部品
１２：接続ビア
１３：絶縁層
１４，１５：配線層
１６：貫通ビア
１７：ビア
１８：ソルダーレジスト
１９，２０：外部端子
２１：接続端子
２２：保護絶縁膜
２３：パッシベーション膜
２４：接続端子
２５：チップ部品
２６：接続端子
２７：支持体
２８：内蔵層

Claims (10)

  1. 端子を有する電子部品と、
    前記電子部品を覆う部品内蔵絶縁層と、
    前記部品内蔵絶縁層の下面側に設けられた第１配線と、
    前記部品内蔵絶縁層の上面側に設けられた第２配線と、
    前記第２配線および前記端子に電気的に接続する第１接続ビアと、
    前記第１配線および前記第２配線に電気的に接続する第２接続ビアを有し、
    前記端子は保護絶縁膜に覆われ、該保護絶縁膜上に前記部品内蔵絶縁層が設けられ、前記第１接続ビアは、該部品内蔵絶縁層と該保護絶縁膜を貫通して該端子に接している、電子部品内蔵基板。
  2. 前記保護絶縁膜は、前記端子を覆うとともに前記電子部品の少なくとも上面全体に設けられている、請求項１に記載の電子部品内蔵基板。
  3. 前記保護絶縁膜は、前記端子を覆うとともに前記電子部品の少なくとも周囲側面に設けられている、請求項１又は２に記載の電子部品内蔵基板。
  4. 前記保護絶縁膜の弾性率は、前記部品内蔵絶縁層の弾性率より大きい、請求項１から３のいずれか一項に記載の電子部品内蔵基板。
  5. 前記第１接続ビアのビア径は、前記第２接続ビアのビア径より小さい、請求項１から４のいずれか一項に記載の電子部品内蔵基板。
  6. 支持体上にベース絶縁層を形成する工程と、
    端子が保護絶縁膜に覆われた電子部品を用意し、該電子部品を前記ベース絶縁層上に搭載する工程と、
    前記電子部品を覆う部品内蔵絶縁層を設ける工程と、
    前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、該ホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、
    前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する配線層を形成する工程と、
    前記支持体を除去する工程を含む、電子部品内蔵基板の製造方法。
  7. 前記電子部品を搭載する前に、前記ベース絶縁層上に導電層を形成する工程と、
    前記部品内蔵絶縁層に、前記導電層に電気的に接続する部品側方ビアを形成する工程をさらに含み、該部品側方ビアは前記配線層に電気的に接続される、請求項６に記載の電子部品内蔵基板の製造方法。
  8. ベース絶縁層と該ベース絶縁層上に設けられた第１配線層を有する配線基板を用意する工程と、
    端子が保護絶縁膜に覆われた電子部品を用意し、該電子部品を前記配線基板上に搭載する工程と、
    前記電子部品を覆う部品内蔵絶縁層を設ける工程と、
    前記部品内蔵絶縁層と前記保護絶縁膜を貫通するホールを形成し、該ホール内に導電材料を設けて前記端子に接する接続ビアを形成する工程と、
    前記部品内蔵絶縁層上に、前記接続ビアに電気的に接続する第２配線層を形成する工程を含む、電子部品内蔵基板の製造方法。
  9. 前記部品内蔵絶縁層に、前記第１配線層に電気的に接続する部品側方ビアを形成する工程をさらに含み、該部品側方ビアは前記第２配線層に電気的に接続される、請求項８に記載の電子部品内蔵基板の製造方法。
  10. 前記ホールは、レーザを用いて形成され、前記保護絶縁膜は、前記レーザの波長に吸収を有するフィラーを含有している、請求項６から９のいずれか一項に記載の部品内蔵基板の製造方法。
JP2010226455A 2010-10-06 2010-10-06 電子部品内蔵基板及びその製造方法 Expired - Fee Related JP5589735B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010226455A JP5589735B2 (ja) 2010-10-06 2010-10-06 電子部品内蔵基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010226455A JP5589735B2 (ja) 2010-10-06 2010-10-06 電子部品内蔵基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012080030A true JP2012080030A (ja) 2012-04-19
JP5589735B2 JP5589735B2 (ja) 2014-09-17

Family

ID=46239901

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010226455A Expired - Fee Related JP5589735B2 (ja) 2010-10-06 2010-10-06 電子部品内蔵基板及びその製造方法

Country Status (1)

Country Link
JP (1) JP5589735B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015130443A (ja) * 2014-01-08 2015-07-16 富士通株式会社 部品内蔵基板の製造方法
US9165927B2 (en) 2013-07-04 2015-10-20 Jtekt Corporation Semiconductor device
JP2016207802A (ja) * 2015-04-21 2016-12-08 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2017528906A (ja) * 2014-07-18 2017-09-28 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトＺｆ Ｆｒｉｅｄｒｉｃｈｓｈａｆｅｎ Ａｇ 電子変速機制御装置およびその製造方法
JP2018088496A (ja) * 2016-11-29 2018-06-07 Koa株式会社 電子部品および電子部品の実装方法
US11380636B2 (en) 2018-09-11 2022-07-05 Samsung Electronics Co., Ltd. Semiconductor package

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151846A (ja) * 2000-02-09 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2004311736A (ja) * 2003-04-08 2004-11-04 Nec Toppan Circuit Solutions Inc チップ部品内蔵ビルドアップ多層配線板の製造方法
JP2008159973A (ja) * 2006-12-26 2008-07-10 Nec Corp 電子部品モジュールおよびこれを内蔵した部品内蔵回路基板
JP2010123865A (ja) * 2008-11-21 2010-06-03 Murata Mfg Co Ltd セラミック電子部品および部品内蔵基板
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
WO2010103695A1 (ja) * 2009-03-09 2010-09-16 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002151846A (ja) * 2000-02-09 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2004311736A (ja) * 2003-04-08 2004-11-04 Nec Toppan Circuit Solutions Inc チップ部品内蔵ビルドアップ多層配線板の製造方法
JP2008159973A (ja) * 2006-12-26 2008-07-10 Nec Corp 電子部品モジュールおよびこれを内蔵した部品内蔵回路基板
JP2010123865A (ja) * 2008-11-21 2010-06-03 Murata Mfg Co Ltd セラミック電子部品および部品内蔵基板
WO2010101163A1 (ja) * 2009-03-04 2010-09-10 日本電気株式会社 機能素子内蔵基板及びそれを用いた電子デバイス
WO2010103695A1 (ja) * 2009-03-09 2010-09-16 株式会社村田製作所 部品内蔵モジュールの製造方法及び部品内蔵モジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165927B2 (en) 2013-07-04 2015-10-20 Jtekt Corporation Semiconductor device
JP2015130443A (ja) * 2014-01-08 2015-07-16 富士通株式会社 部品内蔵基板の製造方法
JP2017528906A (ja) * 2014-07-18 2017-09-28 ツェットエフ、フリードリッヒスハーフェン、アクチエンゲゼルシャフトＺｆ Ｆｒｉｅｄｒｉｃｈｓｈａｆｅｎ Ａｇ 電子変速機制御装置およびその製造方法
JP2016207802A (ja) * 2015-04-21 2016-12-08 富士通株式会社 半導体装置の製造方法及び半導体装置
JP2018088496A (ja) * 2016-11-29 2018-06-07 Koa株式会社 電子部品および電子部品の実装方法
US11380636B2 (en) 2018-09-11 2022-07-05 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
JP5589735B2 (ja) 2014-09-17

Similar Documents

Publication Publication Date Title
US8536691B2 (en) Semiconductor device and method for manufacturing the same
JP5423874B2 (ja) 半導体素子内蔵基板およびその製造方法
JP5605429B2 (ja) 半導体素子内蔵配線基板
WO2010041630A1 (ja) 半導体装置及びその製造方法
JP5258045B2 (ja) 配線基板、配線基板を用いた半導体装置、及びそれらの製造方法
US8004074B2 (en) Semiconductor device and fabrication method
TWI402017B (zh) 半導體裝置及其製造方法
US8766440B2 (en) Wiring board with built-in semiconductor element
JP4953132B2 (ja) 半導体装置
US8552570B2 (en) Wiring board, semiconductor device, and method for manufacturing wiring board and semiconductor device
JP5548855B2 (ja) 配線基板及びその製造方法
JP2011187473A (ja) 半導体素子内蔵配線基板
JP4921354B2 (ja) 半導体パッケージ及びその製造方法
JP5589735B2 (ja) 電子部品内蔵基板及びその製造方法
WO2010101167A1 (ja) 半導体装置及びその製造方法
JP5310103B2 (ja) 半導体装置及びその製造方法
US8872334B2 (en) Method for manufacturing semiconductor device
JP4073305B2 (ja) 回路装置
JP2008028406A (ja) 半導体素子実装用の多層基板及び半導体素子実装多層基板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140320

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140401

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140424

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140701

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140714

R150 Certificate of patent or registration of utility model

Ref document number: 5589735

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees