JP2012079973A - 半導体ウエハ、半導体素子、受光素子、フリップチップ接続構造、検出装置、およびこれらの製造方法 - Google Patents

Abstract

【課題】高密度のフリップチップ接合方式に用いて、実質的な面積の増大なしにバンプ同士の短絡を生じにくいバンプ配列を備える、半導体素子等を提供する。
【解決手段】バンプ９辺長Ｒの正方格子状に配列された電極１１とを備え、正方格子を４つまとめた拡張正方格子において、コーナーではバンプは電極に合わせており、拡張正方格子の向かい合う第１組の２辺では中央のバンプは、該辺から直交方向にａ（＞０）だけずれ、また他の第２組の２辺では中央のバンプは、該辺から直交方向にｂ（＞０）だけずれ、拡張正方格子の中心に位置するバンプは、上記のずれａとずれｂとの合成分だけずれ、Ｒ、ａおよびｂは、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たしていることを特徴とする。
【選択図】図１

Description

本発明は、半導体ウエハ、半導体素子、受光素子、フリップチップ接続構造、検出装置、およびこれらの製造方法、に関するものである。

フリップチップ接合方式は、多くの半導体装置の接続または実装に用いられてきた。これは、半導体チップを実装基板に実装する場合だけでなく、高密度に配列された画素の電極を、ＣＭＯＳ等の読み出し回路（ＲＯＩＣ：Read Out IC）の読み出し電極に、個別に接続する場合にも用いられてきた。この場合、高密の電極配列であるために、電極上にバンプを形成する時、またはフリップチップ接合時に、バンプが加熱によって変形し、短絡等の接合不良や絶縁不良を引き起こしていた。この問題を解決するために、方形モジュール基板上にバンプを格子状に配置したボールグリッドアレイにおいて、バンプの外周縁の配置の輪郭を曲線状にした配置方法が提案されている（特許文献１）。この場合、とくに外周縁に位置する電極とバンプとの間にはがれが生じることで起こるオープン不良が問題となっていた。同特許文献１では、このオープン不良を解決するため、方形モジュール基板の中央部分にバンプを配置しない部分を設ける方法の提案がなされている。
また千鳥状に配列した基板上の外部接続用ランドに、パッケージＩＣのリード端子を接続することで、外部接続用バンプを大きくしてもバンプ間の短絡を防止する構造が提案されている（特許文献２）。この構造は、純粋のフリップチップ接合方式ではないが、類似の方式においてランド間隔を大きくしてバンプ間の短絡を防止しようというものである。

特開平９−１６２５３１号公報 特開２００１−１９６５３４号公報

上記のバンプの配列は、使用される場面が限られていて、汎用的に用いることは難しい。とくに、上記の提案の場合、面積に余裕がないと実現することは難しい。
本発明は、高密度のフリップチップ接合方式に汎用的に用いることができ、実質的に面積を増大させずにバンプ同士の短絡を生じにくくした、半導体ウエハ、半導体素子、受光素子、フリップチップ接続構造、検出装置、およびこれらの製造方法、を提供することを目的とする。

本発明の半導体素子は、辺長Ｒの正方格子に配列された電極と、電極ごとに導電接続されたバンプとを備える。そのバンプでは、該バンプの全てで当該バンプの中心位置が前記電極の中心位置からずれている、か、または、該バンプの所定のものでその中心位置が電極の中心位置に一致していて他のものはずれている、かのいずれかであり、いずれのバンプも、周りのバンプと、中心間距離を、辺長Ｒより大きくされていることを特徴とする。

これまでフリップチップ接合方式では、これまで機械的に電極上にバンプを形成して、接合していた。これまでの電極とバンプとの関係は、つぎのように考えられ、これが常識であった。
（１）電極と導電接続されるバンプは、電極と一体であり、そのバンプの位置をずらすことなどありえない。
（２）仮に、バンプの位置をずらすとしても、すべてを一様にずらしたのでは何も変わらず意味がなく、しかし、不均一にずらしたのでは、どこかでバンプ同士が短絡するに違いない。
本発明は、上記の（１）および（２）という常識的であり、簡単に変えることが難しい考え方を変える。電極には、所定の大きさがあり、場合によっては配線電極によって延長または拡大することができる。この点に着目して、配線電極も含めて電極の届く範囲内で、電極に接触（導電接触）しながらずらすことができる。電極との導電接続を保ちながらのずらしによって、すべてのバンプの中心間距離を、電極の中心間距離Ｒより大きくすることができる。この点に着目した例は知られていない。このバンプの中心間距離の増大によって、これまでのサイズのバンプを用いた場合、バンプ同士の短絡を抑制することができる。
上記のずらしは、半導体素子の所定範囲内のすべてのバンプを、コンピュータシミュレーションによってずらして判定しながら、成否を確認することができる。所定範囲内のバンプの数は有限であり、かつ所定範囲を比較的小さくすれば、計算量もそれほど膨大にならない。所定範囲内で、上記のバンプ配列を見出したあとは、その所定範囲の縦横の繰り返しで、すべての電極をカバーすることができる。
また、コンピュータシミュレーションによらず、手作業によっても所定のずらしを行うことで、上記の条件を満たす特定のバンプ配列を得ることができる。

本発明の他の半導体素子は、辺長Ｒの正方格子に配列された電極と、電極ごとに導電接続されたバンプとを備える。その正方格子を４つまとめて見た拡張正方格子において、該拡張正方格子のコーナーの４箇所では、バンプはその中心位置を電極の中心位置に合わせ、拡張正方格子の４つの辺において、向かい合う第１組の２辺では中央に位置するバンプは、該辺からその辺に直交する共通のＡ方向にａ（＞０）だけずれており、また向かい合う第２組の２辺では中央に位置するバンプは、該辺からその辺に直交する共通のＢ方向にｂ（＞０）だけずれている。そして、拡張正方格子の中心付近に位置するバンプは、Ａ方向へのずれａと、Ｂ方向へのずれｂとの合成分だけずれており、Ｒ、ａおよびｂは、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たしている。さらに、電極の配列は拡張正方格子の縦横の繰り返しに覆われており、いずれのバンプも周りのバンプとの中心間距離が、辺長Ｒ（すなわち電極の中心間距離）より大きいことを特徴とする。

これによって、実質的な面積の増大を伴わずに、各バンプの中心間距離を電極の中心間距離Ｒよりも大きくすることができる。この結果、バンプ間の短絡を抑制することができる。

本発明のさらに別の半導体素子は、縦横に間隔Ｒで行列に配列された電極と、電極ごとに導電接続されたバンプとを備える。電極の行列配列の行について、一行おきに該行に沿うようにａ（＞０）だけ、電極の位置からずらした位置を第１の位置とし、電極の行列配列の列について、一列おきに該列に沿うようにｂ（＞０）だけ、電極の位置および第１の位置からずらした位置を、第２の位置として、バンプは、第２の位置、第１の位置および電極の位置の中のいずれかの位置にその中心位置を合わせて位置し、Ｒ、ａおよびｂが、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすことで、いずれのバンプも周りのバンプとの中心間距離を、辺長Ｒより大きくしていることを特徴とする。

これによって、実質的な面積の増大を伴わずに、各バンプの中心間距離を電極の中心間距離Ｒよりも大きくすることができる。この結果、バンプ間の短絡を抑制することができる。

電極に配線電極を形成して、その配線電極が、バンプと電極との間に介在するようにできる。
これによって、電極およびバンプの平面的なサイズの制約なしに、各バンプのその周りのバンプとの間の距離を大きくすることができる。

ずらしの大きさａおよびｂを同じとし、０．２５Ｒ以上０．２９Ｒ以下の範囲内にあるようにできる。これによって、上記のずらし配列の中で、各バンプの中心間距離を大きくすることができる。

本発明の受光素子は、上記のいずれかの半導体素子であって、ＩｎＰ基板に形成され、近赤外〜赤外域の光を受光することを特徴とする。
上記の構成によって、高密度の画素電極を持ちながら、読み出し回路（ＲＯＩＣ）とフリップチップ接合方式により、短絡が防がれた検出装置を得ることができる。

本発明の半導体ウエハは、上記のいずれかの半導体素子が個片化前の状態で配列されていることを特徴とする。
上記の構成によって、短絡しにくいバンプ配列を有する半導体素子を、能率よく製造することができる。

本発明のフリップチップ接続構造は、上記のいずれかの半導体素子と、第２の半導体素子とを備える。該第２の半導体素子は、半導体素子の電極配列または配線電極付き電極配列に対応する第２の電極配列または配線電極付き第２の電極配列を有し、前記第２の半導体素子に半導体素子と対応するようにずれた第２のバンプの配列が設けられ、半導体素子のバンプと第２の半導体素子の第２のバンプとが、接合されていることを特徴とする。
上記の構成によって、高密度の電極配列同士を、短絡をなくしまたは抑制しながら接続することができる。

本発明の検出装置は、上記のフリップチップ接続構造を備え、その半導体素子がＩｎＰ基板に形成された受光素子であり、第２の半導体素子が読み出し電極または配線電極付き読み出し電極を有する読み出し回路（ＲＯＩＣ：Read Out IC）であり、該読み出し電極または配線電極付き読み出し電極に第２のバンプが配置され、受光素子のバンプと読み出し回路の第２のバンプとが、接合されていることを特徴とする。
これによって、高密度の画素を持ちながら短絡がないまたは少ない、撮像装置などの検出装置を得ることができる。この検出装置は、光学部品と組み合わせた、環境監視装置や生体検査装置などの光学センサ装置も含むものである。

本発明の半導体素子の製造方法は、フリップチップ接続用のバンプを有する半導体素子を製造する。この製造方法は、半導体ウエハに、辺長Ｒの正方格子に配列された電極を備えた半導体素子を、複数、形成する工程と、半導体ウエハに、電極に導電接続するバンプを設けるためのレジストパターンを形成する工程とを備える。そのレジストパターンについては、各半導体素子において、正方格子を４つまとめて見た拡張正方格子において、該拡張正方格子のコーナーの４箇所ではバンプがその中心位置を電極の中心位置に合わせるように、拡張正方格子の４つの辺においては、向かい合う第１組の２辺では中央に位置するバンプが該辺からその辺に直交する共通のＡ方向にａ（＞０）だけずれるように、また向かい合う第２組の２辺では中央に位置するバンプが、該辺からその辺に直交する共通のＢ方向にｂ（＞０）だけずれるように、さらに拡張正方格子の中心付近に位置するバンプがＡ方向へのずれａとＢ方向へのずれｂとの合成分だけずれるように、かつ、前記Ｒ、ａおよびｂは、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすように、バンプ用の開口部を配置して、電極の配列が拡張正方格子の縦横の繰り返しに覆われるように、形成することを特徴とする。ここで、レジストパターンにおけるバンプ用の開口部は、金属層を充填してバンプを形成する開口部である。

上記の方法によって、高密度の電極配列を持ちながらフリップチップ接合の際、短絡を生じにくい半導体素子を、精度よく、かつ能率よく、製造することができる。

本発明の他の半導体素子の製造方法は、フリップチップ接続用のバンプを有する半導体素子を製造する。この製造方法は、半導体ウエハに、縦横に間隔Ｒで行列に配列された電極を備えた半導体素子を、複数、形成する工程と、半導体ウエハに、電極に導電接続するバンプを設けるためのレジストパターンを形成する工程とを備える。そのレジストパターンについては、各半導体素子において、電極の行列配列の行において、一行おきに該行に沿うようにａ（＞０）だけ、電極の位置からずらした位置を第１の位置とし、電極の行列配列の列において、一列おきに該列に沿うようにｂ（＞０）だけ、電極の位置および第１の位置からずらした位置を、第２の位置として、バンプは、第２の位置、第１の位置および電極の位置の中のいずれかの位置にその中心位置を合わせて位置するようにし、かつＲ、ａおよびｂが、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすように、バンプ用の開口部を配置することを特徴とする。

上記の方法によって、高密度の電極配列を持ちながらフリップチップ接合の際、短絡を生じにくい半導体素子を、精度よく、かつ能率よく、製造することができる。

バンプを設けるためのレジストパターンを設ける工程の前に、電極とバンプとの間を介在する配線電極を設けるための配線電極用レジストパターンを設ける工程と、該配線電極用レジストパターンを用いて配線電極を形成する工程とを備え、バンプを設けるためのレジストパターンは、配線電極の上に形成することができる。
これによって、大きなずれを持つバンプを配置しながら、電極との導電接続を確保することができる。

ずらしの大きさａおよびｂを同じにして、０．２５Ｒ以上０．２９Ｒ以下とすることができる。これによって、各バンプのまわりのバンプとの中心間距離を大きくすることができる。

本発明のフリップチップ接続構造の製造方法は、上記のいずれかの製造方法で製造された半導体素子と、該半導体素子の電極の配列と同じ第２の電極の配列を有する第２の半導体素子とを接続する。この製造方法では、第２の半導体素子の第２の電極に導電接続する第２のバンプのために、半導体素子のバンプと対応するようにずらしたバンプ用の開口部を持つレジストパターンを形成する工程と、第２の半導体素子に形成された第２のバンプと、半導体素子のバンプとを対面させ、接合する工程とを備えることを特徴とする。
これによって、高密度の電極配列同士を、短絡を防ぎながら接続できる、フリップチップ接続構造を、簡単に精度よく製造することができる。

上記のフリップチップ接続構造の製造方法において、前記半導体素子に前記配線電極が形成されている場合、前記第２の半導体素子の第２のバンプのためのレジストパターンを形成する工程の前に、半導体素子の配線電極に対応するように、該第２の半導体素子に第２の配線電極用レジストパターンを形成する工程と、該第２の配線電極用レジストパターンを用いて第２の配線電極を形成し、そのあと、第２の配線電極上に第２のバンプのためのレジストパターンを形成することができる。

本発明の検出装置の製造方法は、上記の製造方法で製造されたフリップチップ接続構造を備えた検出装置を製造する。この製造方法では、半導体素子をＩｎＰ基板に形成された受光素子とし、第２の半導体素子を読み出し電極または配線電極付き読み出し電極を有する読み出し回路（ＲＯＩＣ：Read Out IC）とし、該読み出し電極または配線電極付き読み出し電極に第２のバンプを配置し、受光素子のバンプと読み出し回路の第２のバンプとを、接合することができる。
これによって、高密度の画素を持つ撮像装置などの検出装置を、短絡を抑制しながら簡単に高精度で得ることができる。

本発明によれば、高密度のフリップチップ接合方式に汎用的に用いることができ、バンプ同士の短絡を生じにくい半導体素子等を得ることができる。

（ａ）は、本発明の実施の形態１における半導体素子である受光素子１０を示し、（ｂ）のＩＡ−ＩＡ線に沿う断面図であり、（ｂ）は平面図である。 画素電極からバンプをどのようにずらすかを説明するための図である。 バンプ間の距離がＲより大きくなる範囲を示す図である。 図１に示す受光素子１０を製造する方法を示すフローチャートである。 バンプのずれの操作方法を示す図である。 （ａ）は本発明の実施の形態２における検出装置（ハイブリッド検出装置）を示す断面図である。 （ａ）は、図６におけるＣＭＯＳ７０を示し、（ｂ）のＶＩＩＡ−ＶＩＩＡ線に沿う断面図であり、（ｂ）は平面図である。 実施例の画像を示す図であり、（ａ）は本発明例、（ｂ）は比較例、である。

（実施の形態１）
図１（ａ）は、本発明の実施の形態１における半導体素子である受光素子１０を示す断面図であり、（ｂ）は平面図である。図１（ａ）は、（ｂ）のＩＡ−ＩＡ線に沿う断面図である。受光素子１０は、ＩｎＰ基板１に形成されており、受光層３および窓層５を備えている。受光層３は、近赤外域に受光感度を有するＩｎＧａＡｓ層、タイプ２の多重量子井戸構造（ＭＱＷ：Multiple Quantum Well）の（ＩｎＧａＡｓ／ＧａＡｓＳｂ）などから構成される。窓層５は、近赤外付近に吸収帯を持たないＩｎＰ層で形成するのがよい。画素Ｐは、ＩｎＰ窓層５上に形成されたＳｉＮ選択拡散マスクパターン３６の開口部から選択拡散されたｐ型不純物の領域（ｐ型領域）６を主要部として形成されている。ｐ型領域６は、受光層３にまで届いて先端部にｐｎ接合１５を形成する。ｐ型領域６には、画素電極（ｐ側電極）１１が、画素ごとに設けられて受光の情報の読み出しに用いられる。画素電極１１に共通して、グランド電極であるｎ側電極（図示せず）が１つ設けられている。画素電極は、Ｔｉ／Ｐｔ／Ａｕなどの合金で形成され、ｐ側領域６にオーミック接触されている。またグランド電極は、Ａｕ／Ｇｅ／Ｎｉなどの合金で形成され、ｎ型領域にオーミック接触している。ＳｉＮ選択拡散マスクパターン３６の上には、ＳｉＯＮなどからなる保護膜４３が設けられる。
図１（ｂ）では、画素Ｐを示すために画素を正方形で囲っているが、画素電極１１の中心位置が正方格子を構成することは明らかであり、また、つぎの図２に明示される。

画素ピッチ、電極等のサイズは、たとえば次のとおりである。
＜画素ピッチＲ（画素電極の中心位置の間隔）＞：３０μｍ
＜画素電極の形状およびサイズ＞：平面的に円形であり、直径１５μｍ
＜バンプの形状およびサイズ＞：円筒形、円の直径１５μｍ
画素電極１１には、導電接続するバンプ９が設けられるが、画素電極１１とバンプ９との間には、配線電極１１ｅが介在している。バンプ９の位置は、図１（ｂ）に示すように、画素電極１１との相対位置（平面的ずれ）が均一ではない。しかも、平面的にみて、画素電極１１から離れた位置にまでバンプ９がずれているものもある。配線電極１１ｅの働きは次の２点にある。
（ｅ１）画素電極１１とバンプ９との確実な導電接続
図１（ｂ）では、配線電極１１ｅは画素電極１１ごとに形状を変えて可能な限り小さくしている。図１（ｂ）に示す配線電極１１ｅは４種類であるが、これら４種類をすべて包含する形状の大きなサイズの配線電極にしてもよい。この場合、すべての画素電極１１に同一の包括形状の配線電極を形成すればよい。
（ｅ２）バンプ９の高さの同一性確保
図１（ａ）、（ｂ）に示すように、画素電極１１の真上に中心位置を合わせて配置するバンプ９についても、画素電極１１とバンプ９との間に配線電極１１ｅを介在させて、高さを揃える。

本実施の形態において、バンプ９を画素電極１１からずらす理由について説明する。従来、バンプ９を画素電極１１の真上に、中心位置同士を合わせて配置していた。この場合、あるバンプ９の周りのバンプとの距離は、電極ピッチと同じＲである。
図２は、画素電極１１からバンプ９をどのようにずらすかを説明するための図である。画素電極１１の中心位置は、黒丸により示されており、一辺の長さＲの正方形の格子点を占めている。また、バンプ９の中心位置は白丸で示される。図２において、４つの正方形をまとまってみた拡張正方格子Ｇごとにずれを説明する。ずれの種類は、すべてのタイプが、拡張正方格子Ｇに含まれている。受光素子１０のすべての画素電極１１は、拡張正方格子Ｇでカバーされるので、拡張正方格子Ｇ内のバンプ９のずれを調べればよい。この拡張正方格子Ｇにおいて、バンプ９は、４つの種類（Ｇ１）〜（Ｇ４）のずれのいずれかに該当する。
（Ｇ１）まず、この拡張正方格子Ｇの４つのコーナーでは、バンプ９は画素電極１１にその中心位置を合わせて位置する。ずれゼロのバンプ９ということができる。このずれゼロのバンプの中心位置を不動点と呼ぶことがある。
（Ｇ２）拡張正方格子Ｇの向かい合う２辺（第１列と第３列）の中央では、ベクトルａのずれを生じている。ベクトルａの向きは、当該向かい合う辺に直交する方向、または第３行に沿う方向である。
（Ｇ３）拡張正方格子Ｇの向かい合う２辺（第２行と第４行）の中央では、ベクトルｂのずれを生じている。ベクトルｂの向きは、当該向かい合う辺に直交する方向、または第２列に沿う方向である。
（Ｇ４）拡張正方格子Ｇの中心位置では、ベクトルａとベクトルｂとを合成した（ベクトルａ＋ベクトルｂ）のずれを生じている。
上記のずれでは、ベクトルａの大きさａと、ベクトルｂの大きさｂとを同じにしている。これは、このあと説明するように、すべてのバンプ間の距離を大きくするためである。

バンプ９は真下の画素電極１１に対して、上記の４種類のずれ（Ｇ１）〜（Ｇ４）のいずれを生じている。その結果、各バンプの周りのバンプ（隣接するバンプ）との距離は、ａ＝ｂを前提に、次の２種類に分類される。図２において、所定の白丸に着目して、周りの白丸との距離を算定する。直角３角形を形成するようにして、白丸間の距離がその斜辺か否かに着目する。
図２の右上部に、不動点の周りのバンプと、当該不動点とを結ぶ５本の線Ｋ_１〜Ｋ_５を示す。
（Ｂ１）Ｋ_１〜Ｋ_４は、いずれも直角３角形の斜辺に対応し、かつ、その底辺（斜辺でない辺）の長さはＲである。従って、Ｋ１〜Ｋ４は、いずれも画素電極１１のピッチＲよりも大きい。
（Ｂ２）Ｋ_５の長さは、｛（Ｒ−ａ）^２＋（Ｒ−ｂ）^２｝^１／２である。上記のように、ａ＝ｂとしたので、｛２（Ｒ−ａ）^２｝^１／２＝２^１／２（Ｒ−ａ）＝２^１／２Ｒ（１−ａ／Ｒ）ある。問題は、Ｋ_５＝２^１／２Ｒ（１−ａ／Ｒ）と、電極間ピッチＲと、の大小である。この大小の判定は、Ｋ_５が電極ピッチＲより大きくなるのは、ａ／Ｒ＜｛１−（２^１／２／２）｝、が満たされる場合である。すなわち、大雑把に、ａ／Ｒ＜０．２９３、のときに、バンプ間の距離Ｋ_５は、画素電極ピッチＲより大きくなる。
上記の、不動点の周りの５つのバンプより、不動点に近いバンプは存在しない。かつ、上記の不動点および５本の線Ｋ_１〜Ｋ_５は、拡張正方格子と同じ面積におけるバンプの相互間距離をすべて尽くしている。これより、上記の拡張正方格子において４種類のずれを設けることで、すべてのバンプの相互間距離は、画素電極のピッチよりも大きくなることが判明した。
この分野では、バンプを画素電極の真上に中心位置を合わせて配置することが常識化していて、その他のバンプの配置を考えてみることもなかった。上記の結果は、この常識を変えるものである。

次に、各バンプの周りのバンプとの間の距離が最大になる条件（最大化条件）を説明する。実は、図２は、そのような最大の距離にあるずれの配置を示す図である。その最大化条件では、図２において、Ｋ_１＝Ｋ_５の場合であり、３角形Ｔが正三角形になる。このとき、ａ＝ｂ＝０．２７Ｒまたは０．２６８Ｒと記してもよい。要は、（２−３^１／２）Ｒである。
上記のように最大化条件においてａ＝ｂであるが、図示するのに分かりやすいように、ａとｂを区別して説明する。Ｋ_５＝Ｒ｛（ａ／Ｒ−１）^２＋（ｂ／Ｒ−１）^２｝^１／２、における、｛（ａ／Ｒ−１）^２＋（ｂ／Ｒ−１）^２｝^１／２、を図示すると、図３のようになる。領域Ｄにおいて、Ｋ_５がＲより大きくなる。
最大化条件、Ｋ_１＝Ｋ_５により、ａ＝（２−３^１／２）Ｒ＝約０．２６８Ｒである。これによれば、たとえばＲ＝３０μｍとするとａ＝約８μｍとなる。図３のＤ領域の白丸点が、最大化条件となる。
最大化条件下で、（ベクトルａ＋ベクトルｂ）のずれを受けた位置に直径１５μｍのバンプを配置する場合、画素電極１１との導電接続を不安定にしないために、図１に示すように、配線電極１１ｅが必要になる。そして、配線電極１１ｅを設ける場合、バンプ９の高さを揃えるために、すべての画素電極１１に配線電極１１ｅを設けることになる。
なお、図３におけるバンプのずれの構造は、ずれの操作を行う観点から説明することができる。このずれの操作による説明は、このあと説明する。

図４は、図１に示す受光素子１０を製造する方法を示すフローチャートである。まず、ステップＳ_１において受光素子１０を形成する。この受光素子１０には、図１に示すように、画素電極１１が配列されている。画素電極１１は、１辺の長さＲの正方格子の格子点に位置する。次いで、ステップＳ_２において、その画素電極１１ごとにバンプ９の位置（ずれた位置）を決定する。そのあとステップＳ３において、配線電極１１ｅの形状等の決定を行う。このあとステップＳ_４において配線電極用レジストパターンを形成し、次いで、ステップＳ_５において配線電極１１ｅを形成する。配線電極１１ｅが形成される部分は、配線電極用レジストパターン中で開口部とされている。配線電極１１ｅは、金属によって、スパッタリング法、パルスレーザー堆積法（ＰＬＤ：Pulsed Laser Deposition）などで、上記の開口部を埋める形態で形成するのがよい。配線電極用レジストパターンを除去したあと、ステップＳ_６において配線電極１１ｅ上にバンプ用レジストパターンを形成する。バンプ９が形成される部分は、やはり開口部とされている。ステップＳ_７においてこの開口部を含めて、はんだ等の低融点の金属または合金を、スパッタリング法、ＰＬＤ法などで充填し、開口部以外のレジスト上の堆積金属をリフトオフによりバンプ用レジストパターンごと除去することで、バンプ９を形成する。

次に、ステップＳ_２におけるバンプのずれの決定の工程を、ずれの操作を行う観点から説明する。図２および図５を参照して、図２における拡張正方格子Ｇにおいて、ステップＳ_２-１において、第１、３、５行（１行おき）に画素電極の位置を、ベクトルａだけ移動する。ベクトルａの大きさａは、０．２６８Ｒとする。この大きさａ＝０．２６８Ｒは、上述の最大化条件に対応するずれである。このずれのあとの位置を第１の位置と呼ぶこととする。
次いで、ステップＳ_２-２において、第２、４、６列（１列おき）に、画素電極の位置および第１の位置を、ベクトルｂだけ移動する。ベクトルｂの大きさｂは、０．２６８Ｒとする。この大きさｂ＝０．２６８Ｒは、上述の最大化条件に対応するずれである。このずれのあとの位置を第２の位置と呼ぶこととする。
第２の位置が、バンプ９をその中心位置を合わせて配置する最終的な位置である。配線電極１１ｅは、少し余裕をみた形状として、画素電極１１とバンプ９との間に介在するように配置する。
上記のずれの操作Ｓ_２-１およびＳ_２-２によって、図２に示す拡張正方格子におけるずれを実現することができる。なお、第２，４，６行と、第１、３、５列との交差位置に不動点（画素電極の中心位置と同じ位置）が形成される。この不動点は、上述の（Ｇ１）に対応する位置である。操作Ｓ_２-１で移動して、操作Ｓ_２-２により動かず第１の位置のままの位置は、上記（Ｇ２）の位置のバンプに対応する。また、操作Ｓ_２-１では移動しないで、操作Ｓ_２-２ではじめてベクトルｂだけ移動した位置は、上記（Ｇ３）の位置のバンプに対応する。そして、第１の位置を経由して、操作Ｓ_２-２でベクトルｂだけ移動して第２の位置を占めたバンプは、上記（Ｇ４）に対応する。

従来、フリップチップ接合におけるバンプは、半導体素子の電極上に両方の中心位置を合わせて配置されていた。このバンプ９の位置を変えて、バンプ間の相互間隔を大きくできるとは、想像もされなかった。実際にそのような解が実在するとは思えなかった。このため、そのような試みもなされたことはなかった。しかし、上記の受光素子のように画素ピッチが小さくなり、フリップチップ接合方式において、バンプ間の短絡が大きな問題になるにいたって、上記のずれ構造が見出された。
上記の電極１１の中心位置からバンプ９を、最大化条件で、ずらすことによって、バンプ９の中心間距離は、１．０３５Ｒとなる。すなわち、従来バンプの中心間距離がＲであったものが、１．０３５Ｒへと大きくなる。このため、たとえば従来、画素ピッチ３０μｍ、バンプ直径１５μｍ（半径７．５μｍ）であって、バンプ９の側面間距離が１５μｍであったものが、本実施の形態では、バンプ９の側面間距離が１６．０６μｍに拡大する。すなわち、バンプ側面間距離が１．０６μｍ大きくなる。上述のような簡単なずれた配列によって、バンプ９の側面間距離が１μｍ強増大する。これは、約７％の増大である。この結果、フリップチップ接合方式において、バンプ間の短絡を防ぐことができる。
なお、上記ベクトルａおよびベクトルｂのずらしは、半導体素子の縁においてもずらすことになる。このため面積はわずかに増大する。しかし、この程度のずれの大きさは縁において問題なく吸収され、実質的に問題にならない。また、面積増大の割合も、問題にならない値である。たとえば画素３２０×２５６の８万画素で、１０ｍｍ×１０ｍｍのチップ（素子）とする。この場合、Ｌ＝１０ｍｍとして、上記ずらしたあとの面積は、（Ｌ＋ａ）×（Ｌ＋ｂ）である。面積増大の割合は、最大化条件において、約０．１６％であり極めて些少である。
上記のバンプ間の距離の増加は、正方格子に関係なく、平面のスペースを有効活用して所定の個数（画素の個数）のバンプを出来るだけ間隔を大きくなるように配置した結果とみることができる。電極との導電接続は、仮に平面的にみて電極とバンプとが十分な面積重ならなくても、配線電極によって解決される。

（実施の形態２）
図６は、本発明の実施の形態２における検出装置（ハイブリッド検出装置）５０を示す断面図である。このハイブリッド検出装置５０は、ＩｎＰ基板１に形成された３−５族化合物半導体の受光素子１０と、Ｓｉ基板に形成された読み出し回路（ＲＯＩＣ）７０との組み合わせとなっている。ハイブリッド検出装置５０は、ＣＭＯＳによって構成されており、受光素子１０の画素電極１１または配線電極１１ｅ付き画素電極１１に対応して、読み出し電極７１が設けられている。受光素子１０とフリップチップ接合方式をとるために、ＣＭＯＳ７０にも、バンプ７９が配置されるが、画素電極１１上の配線電極１１ｅに対応して、読み出し電極７１とバンプ７９との間に介在する配線電極７１ｅが設けられている。
受光素子１０は、配線電極１１ｅも含めて、実施の形態１における受光素子１０と同じである。

図７（ａ）は、図６におけるＣＭＯＳ７０における、読み出し電極７１、配線電極７１ｅ、およびバンプ７９を示す断面図である。また、図７（ｂ）は、平面図であり、図７（ａ）は、この平面図におけるＶＩＩＡ−ＶＩＩＡ線に沿う断面図である。受光素子１０と電極同士を対面させて、バンプ９，７９を合わせることから、ＣＭＯＳ７０の電極を正面にみてベクトルａおよびベクトルｂは、図１および図２とは逆方向になる。また、図示しないグランド電極同士の接続も両方のバンプを介在させるが、グランド電極同士、位置が合うように配置する。
ＣＭＯＳ７０の配線電極７１ｅおよびバンプ７９の配置は、受光素子１０におけるものと同じである。ただし、ＣＭＯＳ７０の読み出し電極７１の形状は、一辺１５μｍの正方形である。直径１５μｍの円状画素電極の受光素子１０とは相違するが、本質的な相違ではない。
正方形の格子点からずらすずらし方は、図１（ｂ）および図２と同じであり、対面させた状態で位置合わせする点だけが相違する。このため、図７（ｂ）に示すように、ベクトルａおよびベクトルｂの方向を反転させる。あとは、図２に示すように、拡張正方格子Ｇ内のずらし位置を決めればよい。また、ずらしの操作によってずらし位置を特定する場合は、図５に従ってずらせばよい。これによって、ＣＭＯＳ７０のバンプ７９相互間の距離は、受光素子１０におけるものと同様に大きくなる。数値的にも同じとみてよい。
ＣＭＯＳ７０の配線電極７１ｅおよびバンプ７９は、ともに、レジストパターンを形成して、導電性金属を堆積することによって行う。すなわち受光素子１０における配線電極１１ｅおよびバンプ９と同じ製造方法を適用する。

従来のフリップチップ接合方式では、ハイブリッド検出装置５０に限らず一般に検出装置において、バンプ同士の接合では、チップの角部に近い領域で、短絡等の画素不良を生じやすい。実施の形態１に示すように、本実施例では、受光素子１０のバンプ９の相互間距離を大きくし、それに対応するＣＭＯＳ７０のバンプ７９の相互間距離も大きくする。この結果、両者のバンプ９，７９を接合するフリップチップ接合方式が適用されたハイブリッド検出装置５０では、バンプ間の短絡が防止され、チップの角部においても短絡を減少、ないしなくすことができる。

（その他の実施の形態）
１．上記の実施の形態では、配線電極を設けた場合について説明した。しかし、本発明には、当然、配線電極を設けない構成も含まれる。この場合、ずれの大きさはある程度制限を受けることになる。
２．上記のずらしの配列、またはずらしの操作は、特定の１つの場合について説明した。しかし、ずらしの配列またはずらしの操作は、さらに多くの種類があると考えられる。半導体素子の所定範囲を各種変えて、その所定範囲内のすべてのバンプを、コンピュータシミュレーションによってずらして、電極ピッチＲとの大小をすべてのバンプ（ずらし位置）について検証することができる。所定範囲をいくら大きくとってもバンプの数は有限である。ずらす方向など特定の方向にして、ずらす刻みを例えば０．０１Ｒなどとすれば、計算量は比較的大きくなるかもしれないが、計算可能である。所定範囲内で、上記のバンプ配列を見出したあとは、その所定範囲の縦横の繰り返しで、すべての電極をカバーすることができる。

実施の形態２におけるハイブリッド検出装置５０を製造して、本発明の効果を検証した。試験体は、本発明例と比較例の２体である。本発明例および比較例における、受光素子では、上記と同じように、画素ピッチ：３０μｍ、画素電極直径：１５μｍ、バンプ直径：１５μｍ、とした。受光素子１０の積層構造は、次の通りであるが、バッファ層および拡散濃度分布調整層は、図示を省略した。
（ＩｎＰ基板／ＩｎＰバッファ層／タイプ２の（ＩｎＧａＡｓ／ＧａＡｓＳｂ）ＭＱＷ受光層／拡散濃度分布調整層／ＩｎＰ窓層）
また、画素Ｐは、実施の形態１と同じように、選択拡散されたＺｎ領域６を主要部としている。
本発明例では、バンプ間の中心間距離が最大になるように、ａ＝ｂ＝０．２６８Ｒ＝約８μｍとした。一方、比較例では、半導体素子およびＣＭＯＳともに、バンプは電極の中心位置に合わせて配置した。製作したハイブリッド検出装置５０において電圧を印加して、短絡して電流を生じている箇所を画面上で検出した。
結果を、図８に示す。（ａ）は本発明例であり、また（ｂ）は比較例である。図８によれば、比較例では、画面の角部に短絡に起因する黒点が高密度で認められた。これに対して本発明例では、画面全体に黒点は認められず、高品質の画面を提供することができる。これは、本発明例においてはバンプ位置を電極からずらすことで、バンプ相互間の距離を大きくしたことによるものである。

上記において、本発明の実施の形態および実施例について説明を行ったが、上記に開示された本発明の実施の形態および実施例は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

本発明によれば、高密度のフリップチップ接合方式に汎用的に用いて、実質的な面積の増大なしにバンプ同士の短絡を生じにくい、半導体素子等を得ることができる。この結果、本発明を読み出し電極に適用したＲＯＩＣを用いて、短絡がない、もしくは減少した高品質の画像を有する検出装置を得ることができる。

１ ＩｎＰ基板、３ 受光層、５ 窓層、６ ｐ型領域、９ 受光素子のバンプ、１０ 受光素子、１１ 画素電極、１１ｅ 配線電極、１５ ｐｎ接合、３６ 選択拡散マスクパターン、４３ 保護膜、５０ ハイブリッド検出装置、７０ ＣＭＯＳ（読み出し回路）、７１ 読み出し電極（パッド）、７１ｅ 配線電極、７９ バンプ、Ｇ 拡張正方格子、Ｐ 画素、Ｔ 正三角形。

Claims (16)

1. 辺長Ｒの正方格子に配列された電極と、
   前記電極ごとに導電接続されたバンプとを備え、
   前記バンプでは、該バンプの全てで当該バンプの中心位置が前記電極の中心位置からずれている、か、または、該バンプの所定のものでその中心位置が前記電極の中心位置に一致していて他のものはずれている、かのいずれかであり、
   いずれのバンプも、周りのバンプと、中心間距離を、前記辺長Ｒより大きくされていることを特徴とする、半導体素子。
2. 辺長Ｒの正方格子に配列された電極と、
   前記電極ごとに導電接続されたバンプとを備え、
   前記正方格子を４つまとめて見た拡張正方格子において、該拡張正方格子のコーナーの４箇所では、前記バンプはその中心位置を前記電極の中心位置に合わせ、
   前記拡張正方格子の４つの辺において、向かい合う第１組の２辺では中央に位置するバンプは、該辺からその辺に直交する共通のＡ方向にａ（＞０）だけずれており、また向かい合う第２組の２辺では中央に位置するバンプは、該辺からその辺に直交する共通のＢ方向にｂ（＞０）だけずれており、
   前記拡張正方格子の中心付近に位置するバンプは、Ａ方向へのずれａと、Ｂ方向へのずれｂとの合成分だけずれており、
   前記Ｒ、ａおよびｂは、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たし、
   前記電極の配列は前記拡張正方格子の縦横の繰り返しに覆われており、いずれのバンプも周りのバンプとの中心間距離が、前記辺長Ｒより大きいことを特徴とする、半導体素子。
3. 縦横に間隔Ｒで行列に配列された電極と、
   前記電極ごとに導電接続されたバンプとを備え、
   前記電極の行列配列の行について、一行おきに該行に沿うようにａ（＞０）だけ、前記電極の位置からずらした位置を第１の位置とし、
   前記電極の行列配列の列について、一列おきに該列に沿うようにｂ（＞０）だけ、前記電極の位置および前記第１の位置からずらした位置を、第２の位置として、前記バンプは、前記第２の位置、前記第１の位置および前記電極の位置の中のいずれかの位置にその中心位置を合わせて位置し、
   前記Ｒ、ａおよびｂが、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすことで、いずれのバンプも周りのバンプとの中心間距離を、前記辺長Ｒより大きくしていることを特徴とする、半導体素子。
4. 前記電極に配線電極が形成され、該配線電極が、前記バンプとその電極との間に介在していることを特徴とする、請求項１〜３のいずれか１項に記載の半導体素子。
5. 前記ずらしの大きさａおよびｂが同じであり、０．２５Ｒ以上０．２９Ｒ以下の範囲内にあることを特徴とする、請求項２〜４のいずれか１項に記載の半導体素子。
6. 請求項１〜５のいずれか１項に記載された半導体素子であって、ＩｎＰ基板に形成され、近赤外〜赤外域の光を受光することを特徴とする、受光素子。
7. 請求項１〜６のいずれか１項に記載された半導体素子が個片化前の状態で配列されていることを特徴とする、半導体ウエハ。
8. 請求項１〜６のいずれか１項に記載の半導体素子と、第２の半導体素子とを備え、該第２の半導体素子は、前記半導体素子の電極配列または配線電極付き電極配列に対応する第２の電極配列または配線電極付き第２の電極配列を有し、前記第２の半導体素子に前記半導体素子と対応するようにずれた第２のバンプの配列が設けられ、前記半導体素子のバンプと前記第２の半導体素子の第２のバンプとが、接合されていることを特徴とする、フリップチップ接続構造。
9. 請求項８に記載のフリップチップ接続構造を備えた検出装置であって、前記半導体素子がＩｎＰ基板に形成された受光素子であり、前記第２の半導体素子が読み出し電極または配線電極付き読み出し電極を有する読み出し回路（ＲＯＩＣ：Read Out IC）であり、該読み出し電極または配線電極付き読み出し電極に前記第２のバンプが配置され、前記受光素子のバンプと前記読み出し回路の第２のバンプとが、接合されていることを特徴とする、検出装置。
10. フリップチップ接続用のバンプを有する半導体素子を製造する方法であって、
    半導体ウエハに、辺長Ｒの正方格子に配列された電極を備えた半導体素子を、複数、形成する工程と、
    前記半導体ウエハに、前記電極に導電接続するバンプを設けるためのレジストパターンを形成する工程とを備え、
    前記レジストパターンについては、各半導体素子において、
    前記正方格子を４つまとめて見た拡張正方格子において、該拡張正方格子のコーナーの４箇所では前記バンプがその中心位置を前記電極の中心位置に合わせるように、前記拡張正方格子の４つの辺においては、向かい合う第１組の２辺では中央に位置するバンプが該辺からその辺に直交する共通のＡ方向にａ（＞０）だけずれるように、また向かい合う第２組の２辺では中央に位置するバンプが、該辺からその辺に直交する共通のＢ方向にｂ（＞０）だけずれるように、さらに前記拡張正方格子の中心付近に位置するバンプがＡ方向へのずれａとＢ方向へのずれｂとの合成分だけずれるように、かつ、前記Ｒ、ａおよびｂは、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすように、バンプ用の開口部を配置して、前記電極の配列が前記拡張正方格子の縦横の繰り返しに覆われるように、形成することを特徴とする、半導体素子の製造方法。
11. フリップチップ接続用のバンプを有する半導体素子を製造する方法であって、
    半導体ウエハに、縦横に間隔Ｒで行列に配列された電極を備えた半導体素子を、複数、形成する工程と、
    前記半導体ウエハに、前記電極に導電接続するバンプを設けるためのレジストパターンを形成する工程とを備え、
    前記レジストパターンについては、各半導体素子において、
    前記電極の行列配列の行において、一行おきに該行に沿うようにａ（＞０）だけ、前記電極の位置からずらした位置を第１の位置とし、
    前記電極の行列配列の列において、一列おきに該列に沿うようにｂ（＞０）だけ、前記電極の位置および前記第１の位置からずらした位置を、第２の位置として、前記バンプは、前記第２の位置、前記第１の位置および前記電極の位置の中のいずれかの位置にその中心位置を合わせて位置するようにし、かつ前記Ｒ、ａおよびｂが、｛（ａ／Ｒ）−１｝^２＋｛（ｂ／Ｒ）−１｝^２＞１・・・・（１）、を満たすように、バンプ用の開口部を配置することを特徴とする、半導体素子の製造方法。
12. 前記バンプを設けるためのレジストパターンを設ける工程の前に、前記電極と前記バンプとの間を介在する配線電極を設けるための配線電極用レジストパターンを設ける工程と、該配線電極用レジストパターンを用いて配線電極を形成する工程とを備え、前記バンプを設けるためのレジストパターンは、前記配線電極の上に形成することを特徴とする、請求項１０または１１に記載の半導体素子の製造方法。
13. 前記ずらしの大きさａおよびｂを同じにして、０．２５Ｒ以上０．２９Ｒ以下とすることを特徴とする、請求項１０〜１２のいずれか１項に記載の半導体素子の製造方法。
14. 請求項１０〜１３のいずれか１項に記載の製造方法で製造された半導体素子と、該半導体素子の電極の配列と同じ第２の電極の配列を有する第２の半導体素子とを接続するフリップチップ接続構造の製造方法であって、前記第２の半導体素子の第２の電極に導電接続する第２のバンプのために、前記半導体素子のバンプと対応するようにずらしたバンプ用の開口部を持つレジストパターンを形成する工程と、前記第２の半導体素子に形成された前記第２のバンプと、前記半導体素子のバンプとを対面させ、接合する工程とを備えることを特徴とする、フリップチップ接続構造の製造方法。
15. 請求項１４に記載のフリップチップ接続構造の製造方法において、前記半導体素子に前記配線電極が形成されている場合、前記第２の半導体素子の第２のバンプのためのレジストパターンを形成する工程の前に、前記半導体素子の配線電極に対応するように、該第２の半導体素子に第２の配線電極用レジストパターンを形成する工程と、該第２の配線電極用レジストパターンを用いて第２の配線電極を形成し、そのあと、前記第２の配線電極上に前記第２のバンプのためのレジストパターンを形成する工程とを備えることを特徴とする、フリップチップ接続構造の製造方法。
16. 請求項１４または１５に記載の製造方法で製造されたフリップチップ接続構造を備えた検出装置を製造する方法であって、前記半導体素子をＩｎＰ基板に形成された受光素子とし、前記第２の半導体素子を読み出し電極または配線電極付き読み出し電極を有する読み出し回路（ＲＯＩＣ：Read Out IC）とし、該読み出し電極または配線電極付き読み出し電極に前記第２のバンプを配置し、前記受光素子のバンプと前記読み出し回路の第２のバンプとを、接合することを特徴とする、検出装置の製造方法。

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