JP2012079928A - 半導体装置 - Google Patents
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Abstract
【課題】良好なオン抵抗を確保しつつ、ターンオフ時に半導体基板中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制できる半導体装置を提供する。
【解決手段】半導体装置100は、素子形成領域1Aとガードリング領域1Bとの双方において半導体基板1内に形成された第1導電型の領域3と、第1導電型の領域3とpn接合を構成する第2導電型の領域4と、素子形成領域1Aを取り囲むように設けられ、かつ第1導電型の領域3とpn接合を構成し、第2導電型の領域4との間で第1導電型の領域3を挟むガードリング拡散領域10と、ガードリング領域1Bの主表面2上に設けられ、かつ第1導電型の領域3とガードリング拡散領域10との双方に電気的に接続されたガードリング配線20とを備えている。
【選択図】図2
【解決手段】半導体装置100は、素子形成領域1Aとガードリング領域1Bとの双方において半導体基板1内に形成された第1導電型の領域3と、第1導電型の領域3とpn接合を構成する第2導電型の領域4と、素子形成領域1Aを取り囲むように設けられ、かつ第1導電型の領域3とpn接合を構成し、第2導電型の領域4との間で第1導電型の領域3を挟むガードリング拡散領域10と、ガードリング領域1Bの主表面2上に設けられ、かつ第1導電型の領域3とガードリング拡散領域10との双方に電気的に接続されたガードリング配線20とを備えている。
【選択図】図2
Description
本発明は、半導体装置に関し、特にガードリング拡散領域を有する半導体装置に関するものである。
高耐圧のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)およびIGBT(Insulated Gate Bipolar Transistor)は、インバータおよび電源装置などで電力用スイッチング素子として用いられている。特にIGBTでは、近年技術革新が著しく、低オン抵抗化とスイッチング破壊に対する耐性の向上とが進んでいる。
高耐圧の半導体装置の一例としてのIGBTでは、主電流の導通を担うセル部と呼ばれるトランジスタが多数並列接続された素子形成領域の周囲を取り囲むガードリング構造が知られている。このガードリング構造は、高信頼性の耐圧を得ることを目的とするものである。
ガードリングの耐圧を向上させる技術は、たとえば、特開平6−21358号公報(特許文献1)に開示されている。この公報では、ガードリング領域にのみ、たとえば水素、ヘリウムなどの荷電粒子イオンが打ち込まれる。これによって選択的にガードリング領域のみに結晶欠陥が導入され、少数キャリアの寿命が短縮され、ガードリング領域の内在バイポーラトランジスタの少数キャリアの到達率が小さくなるため耐圧が増加する。
従来のガードリング構造では、ターンオフ直後においては、p+ガードリング拡散領域に多数キャリアとして正孔が存在している。このため、ターンオフ直後に、ガードリング領域の半導体基板中に残留している正孔は、p+ガードリング拡散領域では消滅できないので、素子形成領域の端部に位置するn+ソース領域に到達する。この結果、素子形成領域の端部に正孔が集中するため、電流集中が引き起こされる。この電流集中によりスイッチング破壊が発生するという問題がある。
上記公報に記載の少数キャリアの寿命を短縮させる手段では、ガードリング領域において結晶欠陥の形成領域で抵抗が増大する。ガードリング領域の端部も電流通路の一部を構成するため、結晶欠陥の形成領域で抵抗が増大すると電流通路となる有効面積が減少する。これにより、オン抵抗が増大する。オン抵抗が増大するため、上記公報に記載の少数キャリアの寿命を短縮させる手段は、電界集中によりスイッチング破壊が発生するという問題の理想的な解決手法ではない。
この発明は、上記課題を鑑みてなされたものであり、その目的は、良好なオン抵抗を確保しつつ、ターンオフ時に半導体基板中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制できる半導体装置を提供することである。
本発明の半導体装置は、半導体基板と、第1導電型の領域と、第2導電型の領域と、ガードリング拡散領域と、ガードリング配線とを備えている。半導体基板は、主表面を有し、かつ主表面において素子形成領域と素子形成領域を取り囲むように設けられたガードリング領域とを有する。第1導電型の領域は、素子形成領域とガードリング領域との双方において半導体基板内に形成されている。第2導電型の領域は、素子形成領域の主表面に設けられ、かつ第1導電型の領域とpn接合を構成する。ガードリング拡散領域は、ガードリング領域の主表面において、素子形成領域を取り囲むように設けられ、かつ第1導電型の領域とpn接合を構成し、かつ主表面において第2導電型の領域との間で第1導電型の領域を挟む。ガードリング配線は、ガードリング領域の主表面上に設けられ、かつ第1導電型の領域とガードリング拡散領域との双方に電気的に接続されている。
本発明の半導体装置によれば、ガードリング配線が第1導電型の領域とガードリング拡散領域との双方に電気的に接続されている。このため、ターンオフ直後にガードリング領域の第1導電型の領域(n-半導体基板領域)中に残留する正孔を、ガードリング配線からも引き抜くことができる。そのため、残留キャリアである正孔を早期に消去することができる。またガードリング配線から正孔を引き抜くため、素子形成領域の端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域の端部への電流集中を緩和することができる。よって、スイッチング破壊の発生を抑制することができる。
以下、本発明の一実施の形態について図に基づいて説明する。なお、図における「p-」と示す領域はp型の導電型を有し、かつ「p+」と示す領域よりもp型不純物の不純物濃度が相対的に低い領域を意味している。同様に「n-」と示す領域はn型の導電型を有し、かつ「n+」と示す領域よりもn型不純物の不純物濃度が相対的に低い領域を意味している。また、各図においては、理解の容易のため、各部材の縮尺が実際とは異なる場合がある。
最初に本発明の一実施の形態の半導体装置の構成について説明する。半導体装置の一例としてプレーナ型のnチャネル型IGBTについて説明する。半導体装置の一例としてのプレーナ型のnチャネル型IGBTでは、第1導電型としてn型、および第2導電型としてp型が適用されている。
図1および図2を参照して、半導体装置100は、半導体基板1と、その半導体基板1に形成されたIGBTおよびガードリングとを主に有している。この半導体基板1は、主表面2を有し、その主表面2においてIGBTが形成された素子形成領域1Aと、ガードリングが形成されたガードリング領域1Bとを有している。ガードリング領域1Bは、半導体基板1の主表面2において素子形成領域1Aの周囲を取り囲んでいる。素子形成領域1Aでは、図2で示す単位セル1Cが同一パターンでチップ内に多数繰り返し配置されており、それぞれの単位セル1Cが並列接続されている。
IGBTは、第1導電型の領域(n-半導体基板領域)3と、第2導電型の領域(p+ベース領域)4と、ソース領域(n+ソース領域)5と、ゲート酸化膜6と、ゲート電極層7と、バッファ層(n+ドレイン層)12と、ドレイン層(p+ドレイン層)13とを主に有している。
第1導電型の領域3は半導体基板1内の第1導電型の領域である。第2導電型の領域4は第1導電型の領域3とpn接合を構成し、かつ主表面2に形成されている。ソース領域5は第2導電型の領域4とpn接合を構成し主表面2に形成されている。主表面2において第1導電型の領域3とソース領域5とに挟まれる第2導電型の領域4上にゲート酸化膜6を介在してゲート電極層7が形成されている。この第1導電型の領域3、第2導電型の領域4、ソース領域5、ゲート酸化膜6およびゲート電極層7によりIGBTのMOSFET部が構成されている。
第1導電型の領域3の他の表面(裏面)側には、バッファ層12が形成されている。このバッファ層12とpn接合を構成するように他の表面(裏面)にドレイン層13が形成されている。このドレイン層13、バッファ層12、第1導電型の領域3および第2導電型の領域4によりIGBTのバイポーラトランジスタ部が構成されている。
主表面2上には、第2導電型の領域4およびソース領域5の双方に電気的に接続するようにソース電極9が形成されている。ソース電極9とゲート電極層7とを電気的に絶縁するためにゲート電極層7の周囲を覆うように層間絶縁膜8が形成されている。また半導体基板1の他の表面(裏面)上には、ドレイン層13と電気的に接続するようにドレイン電極14が形成されている。
ガードリングは、ガードリング拡散領域(p+ガードリング拡散領域)10により構成されている。ガードリング拡散領域10は、主表面2において第2導電型の領域4との間で第1導電型の領域3を挟むように設けられている。このガードリング拡散領域10は、複数列(たとえば4列)の第1〜第4のガードリング拡散領域10a,10b,10c,10dからなっている。第1〜第4のガードリング拡散領域10a〜10dの各々は、第1導電型の領域3とpn接合を構成するように主表面2に形成されている。また第1〜第4のガードリング拡散領域10a〜10dの各々は主表面2において素子形成領域1Aの周囲を取り囲むように形成されている。
ガードリング拡散領域10に電気的に接続するように主表面2上にガードリング配線20が形成されている。このガードリング配線20は、複数列(たとえば4列)の第1〜第4のガードリング配線20a,20b,20c,20dからなっている。第1〜第4のガードリング配線20a〜20dはそれぞれ第1〜第4のガードリング拡散領域10a〜10dに電気的に接続されている。これらのガードリング配線20a〜20dの各々を互いに電気的に接続するように主表面2の上方に半導電性絶縁膜11が形成されており、半導電性絶縁膜11と主表面2との間には層間絶縁膜8が形成されている。この半導電性絶縁膜11はソース電極9にも電気的に接続されている。なお、図1では、層間絶縁膜8と、半導電性絶縁膜11とは図示されていない。また、図1では、ガードリング配線20とともにガードリング拡散領域10も図示されている。
なお、ガードリング領域1Bには、素子形成領域1Aと同様、第1導電型の領域3の他の表面(裏面)側に第1導電型のバッファ層12とドレイン層13とが形成されており、ドレイン層13と電気的に接続するようにドレイン電極14が形成されている。
ガードリング配線20は主表面2においてガードリング拡散領域10と第1導電型の領域3との双方に電気的に接続されている。
本発明の一実施の形態では、ガードリング拡散領域10は、第1〜第4のガードリング拡散領域10a〜10dを有している。第1のガードリング拡散領域10aは、素子形成領域1Aの外周側に配置され、かつ素子形成領域1Aと平面視において第1の間隔30aを有している。第2のガードリング拡散領域10bは、第1のガードリング拡散領域10aの外周側に配置され、かつ第1のガードリング拡散領域10aと平面視において第2の間隔30bを有している。
第3のガードリング拡散領域10cは、第2のガードリング拡散領域10bの外周側に配置され、かつ第2のガードリング拡散領域10bと平面視において第3の間隔30cを有している。第4のガードリング拡散領域10dは、第3のガードリング拡散領域10cの外周側に配置され、かつ第3のガードリング拡散領域10cと平面視において第4の間隔30dを有している。
第1〜第4の間隔30a〜30dの大きさは、第1の間隔30a≦第2の間隔30b≦第3の間隔30c≦第4の間隔30dとなるように設定されている。つまり、第1の間隔30aは、第2の間隔30bの寸法以下の大きさを有している。第2の間隔30bは、第3の間隔30cの寸法以下の大きさに設けられている。第3の間隔30cは、第4の間隔30dの寸法以下の大きさに設けられている。
図1および図3を参照して、ガードリング拡散領域10は、平面視において環状に沿って断続的に設けられた断続領域21を含んでいる。平面視において断続領域21間の隙間22に第1導電型の領域3が配置されている。ガードリング拡散領域10は、平面視において隙間22が複数個設けられている。つまり、ガードリング拡散領域10は、平面視において縞状に形成されている。
ガードリング拡散領域10は第1〜第4のガードリング拡散領域10a〜10dを有している。第1〜第4のガードリング拡散領域10a〜10dは、それぞれ隙間22a〜22dを有している。隙間22a〜22dの大きさは、隙間22a≦隙間22b≦隙間22c≦隙間22dとなるように設定されている。
第1のガードリング拡散領域10aの隙間22aの環状に沿う方向の寸法L1は、第2の間隔30bの寸法W2より小さくなるように設けられている。第2のガードリング拡散領域10bの隙間22bの環状に沿う方向の寸法L2は、第3の間隔30cの寸法W2より小さくなるように設けられている。第3のガードリング拡散領域10bの隙間22cの環状に沿う方向の寸法L3は、第4の間隔30dの寸法W3より小さくなるように設けられている。つまり、隙間22a〜22cの環状に沿う方向の寸法L1〜L3および第2の間隔30b〜第4の間隔30dの寸法W1〜W3の大きさは、隙間22aの環状に沿う方向の寸法L1<第2の間隔30bの寸法W1、隙間22bの環状に沿う方向の寸法L2<第3の間隔30cの寸法W2、隙間22cの環状に沿う方向の寸法L3<第4の間隔30dの寸法W3となるように設定されている。
ガードリング配線20は、ガードリング領域1Bの主表面2上に設けられている。ガードリング配線20は、第1導電型の領域3とガードリング拡散領域10との双方に電気的に接続されている。ガードリング配線20は、ガードリング拡散領域10を覆うように環状に設けられている。平面視において断続領域21の隙間22に配置された第1導電型の領域3にガードリング配線20が電気的に接続されている。
本発明の一実施の形態では、第1〜第4のガードリング拡散領域10a〜10d上に第1〜第4のガードリング配線20a〜20dが設けられている。ガードリング配線20は、耐圧を保持できる形状(パターン)であればよい。ガードリング配線20は、たとえば第1導電型の領域3に接触するようにはみ出す部分を有する形状であってもよく、また第1導電型の領域3とガードリング拡散領域10とを連続的に覆う形状であってもよい。
ガードリング配線20は、金属配線からなっている。ガードリング配線20は、低抵抗金属配線であってもよい。ガードリング配線20は、たとえばアルミニウム製の配線からなっている。ガードリング配線20は、導電性を有する部材であればよい。
ガードリング領域1Bにおいてガードリング電極10が設けられた箇所を除いて主表面2上に層間絶縁膜8が設けられている。層間絶縁膜8からガードリング配線20が露出している。層間絶縁膜8およびガードリング配線20を覆うように半導電性絶縁膜11が設けられている。半導電性絶縁膜11は保護膜としての機能を有している。半導電性絶縁膜11はたとえば窒化膜からなっている。半導電性絶縁膜11によってソース電極9と第1〜第4のガードリング拡散領域10a〜10dとは電気的に接続されている。
次に本発明の一実施の形態の半導体装置の製造方法について説明する。
本発明の一実施の形態の半導体装置100は、一般的な半導体のプロセスフローで形成することができる。半導体装置100の製造方法の一例について説明する。
本発明の一実施の形態の半導体装置100は、一般的な半導体のプロセスフローで形成することができる。半導体装置100の製造方法の一例について説明する。
図1および図2を参照して、まず、半導体基板1が準備される。続いて、半導体基板1の主表面2に第2導電型の領域(p+ベース領域)4と、第2導電型の領域(p+ベース領域)4から所定距離だけ離れて複数の第1〜第4のガードリング拡散領域(p+ガードリング拡散領域)10a〜10dとがたとえば選択拡散法により同時に形成される。
この際、第1〜第4のガードリング拡散領域10a〜10dでは、それぞれ平面視において環状に断続的に設けられた断続領域21が複数個形成される。主表面2において断続領域21の隙間22に第1導電型の領域3が露出するように第1〜第4のガードリング拡散領域10a〜10dはそれぞれ縞状に形成される。
続いて、第2導電型の領域4内に選択的にソース領域(n+ソース領域)5が形成される。その後、主表面2における第1導電型の領域3とソース領域5に挟まれた第2導電型の領域4上に、ゲート酸化膜6が形成される。ゲート酸化膜6上にG端子が電気的に接続されるゲート電極層7が形成される。
続いて、ゲート酸化膜6およびゲート電極層7を覆うように主表面2上に層間絶縁膜8が形成される。その後、第2導電型の領域4、ソース領域5、第1〜第4のガードリング拡散領域10a〜10dとのオーミック接続を形成するため、層間絶縁膜8の一部が開口される。層間絶縁膜8は、第1〜第4のガードリング配線20a〜20dが主表面2において第1〜第4のガードリング拡散領域10a〜10dの断続領域21だけではなく、断続領域21の隙間22から露出する第1導電型の領域3にも接触するように開口される。
その開口に、たとえばアルミニウムなどの低抵抗金属が蒸着されて、選択エッチングされることで、第1〜第4のガードリング配線20a〜20dおよびソース電極9が形成される。続いて、ソース電極9の最外周と第1〜第4のガードリング配線20a〜20dとを覆うようにたとえば窒化膜からなる半導電性絶縁膜11が形成される。
続いて半導体基板1の裏面上に第1導電型のバッファ層(n+ドレイン層)12が形成される。バッファ層12上に第2導電型のドレイン層(p+ドレイン層)13が形成される。ドレイン層13上に金属膜を蒸着してドレイン電極14が形成される。
次に本発明の一実施の形態の半導体装置の動作について説明する。
主電流導通状態(オン状態)および主電流遮断状態(オフ状態)での半導体装置100の動作について説明する。主電流導通状態(オン状態)は、ソース電極9−ドレイン電極14間に準バイアス、すなわちドレイン電極14に正(+)電圧が、ソース電極9に負(−)電圧が印加された状態でゲート電極層7に正(+)の電圧が印加されることで実現される。主電流遮断状態(オフ状態)は、ソース電極9−ドレイン電極14間に準バイアス、すなわちドレイン電極14に正(+)電圧が、ソース電極9に負(−)電圧が印加された状態でゲート電極層7に負(−)の電圧が印加されることで実現される。
主電流導通状態(オン状態)および主電流遮断状態(オフ状態)での半導体装置100の動作について説明する。主電流導通状態(オン状態)は、ソース電極9−ドレイン電極14間に準バイアス、すなわちドレイン電極14に正(+)電圧が、ソース電極9に負(−)電圧が印加された状態でゲート電極層7に正(+)の電圧が印加されることで実現される。主電流遮断状態(オフ状態)は、ソース電極9−ドレイン電極14間に準バイアス、すなわちドレイン電極14に正(+)電圧が、ソース電極9に負(−)電圧が印加された状態でゲート電極層7に負(−)の電圧が印加されることで実現される。
まず、素子がオフ状態からオン状態へ移行するターンオン過程について以下に説明する。
ソース電極9−ドレイン電極14間に準バイアスが印加された状態で、ゲート電極層7に正(+)の電圧を印加すると、ゲート酸化膜6近傍の第2導電型の領域(p+ベース領域)4にn型反転した電子濃度の非常に高いnチャネル(反転n領域)が生成される。電流担体(キャリア)の1つである電子がソース領域(n+ソース領域)5からこのnチャネルを通して第1導電型の領域(n-半導体基板領域)3中に注入され正(+)電圧が印加されている第2導電型のドレイン層(p+ドレイン層)13に向かって流れていく。
この電子が第2導電型のドレイン層(p+ドレイン層)13に到達すると、第2導電型のドレイン層(p+ドレイン層)13からもう1つのキャリアである正孔が第1導電型の領域(n-半導体基板領域)3中に注入され、負(−)電圧が印加されているソース領域(n+ソース領域)5に向かって流れていき、nチャネルがソース領域(n+ソース領域)5と接しているところまで到達する。
その後、ソース電極9とドレイン電極14とから、両電極間に印加されている電位差に応じて、十分なキャリアが第1導電型の領域(n-半導体基板領域)3中に第1導電型の領域(n-半導体基板領域)3より2ないし3桁多く蓄積される。これにより電子−正孔対により導電率変調と呼ばれる低抵抗状態が出現し、ターンオンが完了する。このターンオン完了後の定常状態をオン状態といい、この状態で主電流が導通する。
次に、素子がオン状態からオフ状態へ移行するターンオフ過程について以下に説明する。
ゲート電極層7に負(−)電圧を印加すると、nチャネルが消失し、ソース領域(n+ソース領域)5から第1導電型の領域(n-半導体基板領域)3への電子の供給が止まる。さらに、電子密度の減少に伴い、第1導電型の領域(n-半導体基板領域)3中に注入されていた電子濃度がソース領域(n+ソース領域)5近傍から徐々に減少し始める。電荷中性条件を保つために、第1導電型の領域(n-半導体基板領域)3中に注入されていた正孔も減少し始め、第1導電型の領域(n-半導体基板領域)3と第2導電型の領域(p+ベース領域)4とが逆バイアスされる。このため、第1導電型の領域(n-半導体基板領域)3と第2導電型の領域(p+ベース領域)4との界面で空乏層が広がり始め、両電極間のオフ状態での印加電圧に応じた厚みに至る。
さらに第1導電型の領域(n-半導体基板領域)3中に残留するキャリアが、正孔はソース領域(n+ソース領域)5に、電子はドレイン層(p+ドレイン層)へとぞれぞれ引き抜かれてキャリア再結合により消滅する。これにより、キャリアが消滅し、ターンオフが完了する。このターンオフ完了後の定常状態をオフ状態といい、この状態で主電流の導通が遮断される。
また、第1導電型の領域(n-半導体基板領域)3とガードリング拡散領域(p+ガードリング拡散領域)10とが逆バイアスされる。このため、第1導電型の領域(n-半導体基板領域)3とガードリング拡散領域(p+ガードリング拡散領域)10との界面で空乏層が広がる。つまり、第2導電型の領域(p+ベース領域)4およびガードリング拡散領域(p+ガードリング拡散領域)10と第1導電型の領域(n-半導体基板領域)3の界面より空乏層が広がる。
オフ状態では、ソース電極9−ドレイン電極14間に準バイアスが印加された状態で第1導電型の領域3と第2導電型の領域4とで構成されたpn接合から外周側へ空乏層が広がっていき、第1のガードリング拡散領域10aに達する。空乏層は第1のガードリング拡散領域10aの内部には広がらず、第1のガードリング拡散領域10aの先まで一気に到達する。更に電圧を印加していくと、空乏層はさらに広がって第2のガードリング拡散領域10bの先に達する。更に印加電圧を上げると空乏層はさらに第3のガードリング拡散領域10cの先および第4のガードリング拡散領域10dの先にまで順に広がる。これにより、第2導電型の領域4と第1導電型の領域3との間の電界が緩和される。そのため、外周部にガードリングを用いた半導体装置100では、素子が必要とする耐圧が保持される。
ターンオフして導通していた主電流を遮断する際、ターンオフ直後にガードリング領域1Bの第1導電型の領域(n-半導体基板領域)3中に残留するキャリアは、近接するガードリング配線20下のガードリング拡散領域(p+ガードリング拡散領域)10の隙間22を通じて、ガードリング配線20へと引き抜かれる。このため、残留キャリアが早期に消去される。またガードリング配線20から正孔を引き抜くため、素子形成領域1Aの端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域1Aの端部への正孔の集中が低減され、電流集中が緩和される。
また、ガードリング拡散領域10では、断続領域21が断続的に設けられており、断続領域21の隙間22が設けられているため、隙間22が設けられていない場合と比較して、ガードリング領域1Bに設けられたp+拡散領域の面積および体積が減少する。そのため、ガードリング領域1Bにおける正孔の総量が低減される。よって、ターンオフ時に第1導電型の領域(n-半導体基板領域)3中に残留する正孔の総量が低減される。これにより、残留キャリアが早期に消去される。そのため、素子形成領域1Aの第2導電型の領域(p+ベース領域)4の端部への正孔の集中が低減され、電流集中が緩和される。
隙間22aおよび第2の間隔30bは、隙間22aの環状に沿う方向の寸法L1<第2の間隔30bの寸法W1と設定されているため、第2導電型の領域(p+ベース領域)4と第1導電型の領域(n-半導体基板領域)3との界面から第1の間隔30aを経て第1のガードリング拡散領域10aへと広がった空乏層は隙間22aを埋めて第1のガードリング拡散領域10aの断続領域21を繋いだ後、第2の間隔30bを経て第2のガードリング拡散領域10bへと達する。
さらに印加電圧が上がると、隙間22bおよび第3の間隔30cは、隙間22bの環状に沿う方向の寸法L2<第2の間隔30cの寸法W2と設定されているため、空乏層は隙間22bを埋めて第2のガードリング拡散領域10bの断続領域21を繋いだ後、第3の間隔30cを経て第3のガードリング拡散領域10cに達する。次に、隙間22cおよび第4の間隔30dは、隙間22cの環状に沿う方向の寸法L3<第4の間隔30dの寸法W3となるように設定されているため、空乏層は22cを埋めて第3のガードリング拡散領域10cの断続領域21を繋いだ後、第4の間隔30dを経て第4のガードリング拡散領域10dに達する。
このように、ガードリング拡散領域10を縞状に形成しても、周辺に向かって空乏層が順に広がる構造とすることで、素子が必要とする耐圧を低下させることなく、セル端部への電流集中が緩和される。
次に本発明の一実施の形態の半導体装置の作用効果について比較例と比較して説明する。比較例では、上述の本発明の一実施の形態の半導体装置と同一の要素については同一の符号を付し、その説明を繰り返さないことがある。
図4および図5を参照して、比較例の半導体装置100では、ガードリング拡散領域10上にのみガードリング配線20が設けられている。より具体的には、比較例では第1〜第4のガードリング拡散領域10a〜10dは、連続的に設けられている。つまり比較例では本発明の一実施の形態の半導体装置100のように断続領域21が設けられていない。そして比較例では第1〜第4のガードリング拡散領域10a〜10d上にのみ第1〜第4のガードリング配線20a〜20dが設けられている。つまり、比較例では第1〜第4のガードリング配線20a〜20dは、本発明の一実施の形態の半導体装置100のように第1導電型の領域(n-半導体基板領域)3に電気的に接続されていない。
比較例では、ターンオフ直後に、ガードリング領域1Bにおいて第1導電型の領域(n-半導体基板領域)3中に残留している正孔は、素子形成領域1Aのソース領域5に引かれ、多数キャリアとして存在する電子との再結合により消滅するまで残存する。そのため、素子形成領域1Aの端部にはガードリング領域1Bの第1導電型の領域(n-半導体基板領域)3中に残留する正孔が集中する。これにより電流集中が引き起こされるため、スイッチング破壊が引き起こされることがある。
それに対して、本発明の一実施の形態の半導体装置100では、ガードリング配線20が第1導電型の領域3とガードリング拡散領域10との双方に電気的に接続されている。このため、ターンオフ直後にガードリング領域1Bの第1導電型の領域(n-半導体基板領域)3中に残留する正孔を、ガードリング配線20からも引き抜くことができる。そのため、残留キャリアである正孔を早期に消去することができる。またガードリング配線20から正孔を引き抜くため、素子形成領域1Aの端部から引き抜かれる正孔の数を減らすことができる。このため素子形成領域1Aの端部への電流集中を緩和することができる。よって、スイッチング破壊の発生を抑制することができる。
本発明の一実施の形態の半導体装置100では従来のように結晶欠陥を導入することがないため、オン抵抗が増大することもない。したがって、良好なオン抵抗を確保しつつ、ターンオフ時に第1導電型の領域(n-半導体基板領域)中に残留する正孔を早期に消去して電流集中によるスイッチング破壊の発生を抑制することができる。
また、本発明の一実施の形態の半導体装置100では、ガードリング拡散領域10は、平面視において環状に沿って断続的に設けられた断続領域21を含み、平面視において断続領域21間の隙間22に配置された第1導電型の領域3にガードリング配線20が電気的に接続されている。このため、隙間22が設けられていない場合と比較して、ガードリング領域1Bに設けられたp+拡散領域の面積および体積が減少する。
そのため、ガードリング領域1Bにおける正孔の総量を低減することができる。よって、ターンオフ時に第1導電型の領域(n-半導体基板領域)3中に残留する正孔の総量を低減することができる。正孔の総量を低減することができるため、残留キャリアを早期に消去することができる。
また、本発明の一実施の形態の半導体装置100では、ガードリング拡散領域10は、平面視において隙間22が複数個設けられている。これにより、ガードリング領域1Bに設けられたp+拡散領域の面積および体積をさらに減少することができる。そのため、ガードリング領域1Bにおける正孔の総量をさらに低減することができる。
また、本発明の一実施の形態の半導体装置100では、ガードリング拡散領域10は、素子形成領域1Aの外周側に配置され、かつ素子形成領域1Aと平面視において第1の間隔30aを有する第1のガードリング拡散領域10aと、第1のガードリング拡散領域10aの外周側に配置され、かつ第1のガードリング拡散領域10aと平面視において第2の間隔30bを有する第2のガードリング拡散領域10bとを含み、第1の間隔30aは、第2の間隔30bの寸法以下の大きさ有している。
仮に第1の間隔30aが第2の間隔30bの寸法より大きい場合には、第1のガードリング拡散領域10aから第2のガードリング拡散領域10bへと周辺に向かって空乏層が順に広がらず素子形成領域1Aの端部で電流集中が発生するおそれがある。
それに対して、本発明の一実施の形態の半導体装置100では第1の間隔30aは第2の間隔30bの寸法以下の大きさに設けられているため、第1のガードリング拡散領域10aから第2のガードリング拡散領域10bへと周辺に向かって空乏層が順に広げることができる。そのため、素子形成領域1Aの端部での電流集中の発生を抑制することができる。
また、本発明の一実施の形態の半導体装置100では、第1のガードリング拡散領域10aの隙間22aの環状に沿う方向の寸法L1は、第2の間隔30bの寸法W1より小さくなるように設けられている。
このため、第2導電型の領域(p+ベース領域)4と第1導電型の領域(n-半導体基板領域)3との界面から第1の間隔30aを経て第1のガードリング拡散領域10aへと広がった空乏層は隙間22aを埋めて第1のガードリング拡散領域10aの断続領域21を繋いだ後、第2の間隔30bを経て第2のガードリング拡散領域10bへと達する。これにより、周辺に向かって空乏層が順に広がる構造とすることができるため、素子が必要とする耐圧を低下させることなく、素子形成領域1Aの端部への電流集中を緩和することができる。
また、本発明の一実施の形態の半導体装置100では、ガードリング配線20は、金属配線からなっている。金属配線はポリシリコン(多結晶)配線より低抵抗である。ガードリング配線20として、低抵抗の金属配線をガードリング拡散領域(p+ガードリング拡散領域)10に接触させることでガードリング拡散領域(p+ガードリング拡散領域)10の電界負荷が局所的にばらつかないようにすることができる。これにより、ガードリング拡散領域(p+ガードリング拡散領域)10と第1導電型の領域(n-半導体基板領域)3との界面から広がる空乏層を素子形成領域1Aの周囲に均一に広げることにより、電界緩和を均一にすることができる。
また、上記では半導体装置の一例としてのプレーナ型のnチャネル型IGBTについて説明したが、本発明の一実施の形態の半導体装置は、変形例1として、図6に示すようにトレンチ型のnチャネル型IGBTであってもよい。図6を参照して、変形例1のトレンチ型のnチャネル型IGBTでは、上記のプレーナ型のnチャネル型IGBTと比較して、ゲート電極層7が第1導電型の領域(n-半導体基板領域)3に形成された溝の内部に設けられている点で主に異なっている。
また、上記では半導体装置の一例としてIGBTについて説明したが、本発明の一実施の形態の半導体装置は、変形例2として、図7に示すようにMOSFETであってもよい。図7を参照して、変形例2のMOSFETでは、上記のIGBTと比較して、第2導電型のドレイン層(p+ドレイン層)13が設けられていない点で主に異なっている。
また、本発明の一実施の形態の半導体装置は、変形例3として、図8に示すようにダイオードであってよい。図8を参照して、変形例3のダイオードでは、第1導電型の領域3に第2導電型の領域4が形成されて、第1導電型の領域3と第2導電型の領域4とでpn接合が構成されている。
なお、上記の半導体装置の一例としてのプレーナ型のnチャネル型IGBTでは、第1導電型としてn型、および第2導電型としてp型が適用されているが、第1導電型としてp型、および第2導電型としてn型が適用されていてもよい。また、半導体基板は第1導電型が適用されているが、第2導電型が適用されていてもよい。上記の変形例1〜3についても同様である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 半導体基板、1A 素子形成領域、1B ガードリング領域、1C 単位セル、2 主表面、3 第1導電型の領域、4 第2導電型の領域、5 ソース領域、6 ゲート酸化膜、7 ゲート電極層、8 層間絶縁膜、9 ソース電極、10 ガードリンク拡散領域、10a〜10d 第1〜第4ガードリング拡散領域、11 半導電性絶縁膜、12 バッファ層、13 ドレイン層、14 ドレイン電極、20 ガードリング配線、20a〜20d 第1〜第4のガードリング配線、21 断続領域、22,22a〜22c 隙間、25 残留キャリア、30a〜30d 第1〜第4の間隔、41 エミッタ電極、42 コレクタ電極、100 半導体装置。
Claims (6)
- 主表面を有し、かつ前記主表面において素子形成領域と前記素子形成領域を取り囲むように設けられたガードリング領域とを有する半導体基板と、
前記素子形成領域と前記ガードリング領域との双方において前記半導体基板内に形成された第1導電型の領域と、
前記素子形成領域の前記主表面に設けられ、かつ前記第1導電型の領域とpn接合を構成する第2導電型の領域と、
前記ガードリング領域の前記主表面において、前記素子形成領域を取り囲むように設けられ、かつ前記第1導電型の領域とpn接合を構成し、かつ前記主表面において前記第2導電型の領域との間で前記第1導電型の領域を挟むガードリング拡散領域と、
前記ガードリング領域の前記主表面上に設けられ、かつ前記第1導電型の領域と前記ガードリング拡散領域との双方に電気的に接続されたガードリング配線とを備えた、半導体装置。 - 前記ガードリング拡散領域は、平面視において環状に沿って断続的に設けられた断続領域を含み、
平面視において前記断続領域間の隙間に配置された前記第1導電型の領域に前記ガードリング配線が電気的に接続されている、請求項1に記載の半導体装置。 - 前記ガードリング拡散領域は、平面視において前記隙間が複数個設けられている、請求項2に記載の半導体装置。
- 前記ガードリング拡散領域は、
前記素子形成領域の外周側に配置され、かつ前記素子形成領域と平面視において第1の間隔を有する第1のガードリング拡散領域と、
前記第1のガードリング拡散領域の外周側に配置され、かつ前記第1のガードリング拡散領域と平面視において第2の間隔を有する第2のガードリング拡散領域とを含み、
前記第1の間隔は、前記第2の間隔の寸法以下の大きさを有している、請求項2または3に記載の半導体装置。 - 前記第1のガードリング拡散領域の前記隙間の前記環状に沿う方向の寸法は、前記第2の間隔の寸法より小さくなるように設けられている、請求項4に記載の半導体装置。
- 前記ガードリング配線は、金属配線からなっている、請求項1〜5のいずれかに記載の半導体装置。
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---|---|---|---|---|
JPH0621358A (ja) * | 1992-07-02 | 1994-01-28 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
JP2002314098A (ja) * | 2001-04-13 | 2002-10-25 | Sanken Electric Co Ltd | 半導体装置 |
JP2007227620A (ja) * | 2006-02-23 | 2007-09-06 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2008251757A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0621358A (ja) * | 1992-07-02 | 1994-01-28 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
JP2002314098A (ja) * | 2001-04-13 | 2002-10-25 | Sanken Electric Co Ltd | 半導体装置 |
JP2007227620A (ja) * | 2006-02-23 | 2007-09-06 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
JP2008251757A (ja) * | 2007-03-30 | 2008-10-16 | Matsushita Electric Ind Co Ltd | 半導体装置 |
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