JP2012069849A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】平坦なNiPtシリサイド層を形成する。
【解決手段】CVD法を用いて、シリコン層26(ゲート),29(ソース・ドレイン)上にPt層を形成する。次いで、CVD法を用いて、Pt層上にNi層を、Pt層より厚く形成する。次いで、シリコン層26,29、Pt層、及びNi層を熱処理することにより、NiPtシリサイド33を形成する。Pt層の平均膜厚が0.5nm以上2nm以下であるのが好ましい。またシリコン層は、例えばMISFETのソース・ドレインである。
【選択図】図6
【解決手段】CVD法を用いて、シリコン層26(ゲート),29(ソース・ドレイン)上にPt層を形成する。次いで、CVD法を用いて、Pt層上にNi層を、Pt層より厚く形成する。次いで、シリコン層26,29、Pt層、及びNi層を熱処理することにより、NiPtシリサイド33を形成する。Pt層の平均膜厚が0.5nm以上2nm以下であるのが好ましい。またシリコン層は、例えばMISFETのソース・ドレインである。
【選択図】図6
Description
本発明は、半導体装置の製造方法に関する。
MIS(Metal Insulator Semiconductor)FET(Field Effect Transistor)においては、シリサイドは、寄生抵抗の低減を目的としてソース・ドレインおよびゲートに形成されている。現在、シリサイドとしては、NiシリサイドやNiPtシリサイドが広く用いられている。しかし、MISFETの微細化が進行するにつれ、パターン依存性が深刻な問題になってきた。
シリサイドのパターン依存性には、大別して、次の2つがある。1つは、STI(Shallow Trench Isolation)やSW(Side Wall)のようなシリサイド反応が生じない領域に接する拡散層領域で、シリサイドが垂れ下がるような形状となり、シリサイド膜厚が厚くなるものである。もう1つは、パターンのアスペクト比によって、シリサイド膜厚が異なったり、シリサイドの出来に差が生じたりするものである。以下で、これらについて、説明する。
まず、前者について説明する。現在、広く用いられているNiシリサイドやNiPtシリサイドでは、STIやSWに接する拡散層領域で、シリサイド反応が過剰に進みやすい。この理由は、シリサイドを形成する際の熱処理において、NiがSi中を拡散していく形でシリサイド反応が進むが、STI領域やSW領域では直下にSiがないため反応が進まず、STIやSWに接する拡散層領域では、STI上やSW上のNiまで拡散層領域に流れ込み、反応が進行するためである。その結果、STIやSWに接する拡散層領域では、シリサイドが接合を突き抜けたり、シリサイドと接合界面との距離が短くなったりして、接合リーク電流が増える傾向がある。このような問題に対して、特許文献1では、ダミーの拡散層を設けるなどして、拡散層の面積率をある一定以上の割合にする、という方法を提案している。
次に、後者について説明する。微細化が進行すると、MISFETのゲート間距離が狭くなり、アスペクト比が高い領域が生じる。スパッタでNiやNiPtを成膜すると、このようなアスペクト比の高い領域の拡散層においては、成膜膜厚が薄くなり、アスペクト比が小さい大面積の拡散層領域と、シリサイド金属の膜厚差が生じる。上記したように、NiシリサイドやNiPtシリサイドの形成は、NiやNiPtの成膜後、熱処理を行い、拡散層上の金属をすべて反応させることにより行われる。したがって、上記したシリサイド金属の膜厚差は、シリサイドの膜厚差を生じさせる。またアスペクト比の高い領域の拡散層でシリサイド金属の成膜膜厚がさらに少ない場合には、形成されるシリサイドがNiSi(Niモノシリサイド)ではなく、NiSi2(Niダイシリサイド)となる場合もある。シリサイドの膜厚差は、アスペクト比の高い領域の拡散層と、大面積でアスペクト比の低い領域の拡散層の双方において、シリサイド層抵抗と接合リークの両方が所定の性能を満たすプロセスウインドウを狭める。またNiSi2(Niダイシリサイド)が形成された場合には、接合を突き抜けて、接合リーク電流を増加させてしまうことになる。
このようなシリサイドのパターン依存性を低減するために、シリサイド金属の成膜を、スパッタ法から狭スペース部への埋め込み性がよいCVD(Chemical Vapor Deposition)法に置き換えることが試みられている。現在、広く用いられているNiPtシリサイドのNiについては、当初、Cp(シクロペンタジニエル)系の原料を用いて、CVD法による成膜が行われた。しかし、成膜されたNiにCの取り込みが多く、シリサイド反応を阻害することが問題であった。そこで、現在では、特許文献2や特許文献3のように、Cを含まないNi(PF3)4原料を用いて、Niの成膜が試されている。また、NiPtシリサイドのPtについても、特許文献4のように、Cを含まないPt(PF3)4原料を用いて、Ptの成膜が行われている。NiPtについては、非特許文献1に記載されているように、Ni(PF3)4原料と、Pt(PF3)4原料を、加熱された基板に同時供給することで成膜が可能であり、2つの原料の供給量を調整することで、NiPtの組成(Pt含有率)を制御することができる。
第68回応用物理学会学術講演会 講演予稿集863ページ、6a−P10−18(2007年)
しかしながら、発明者らの検討によると、Ni(PF3)4原料を用いて単結晶Si基板上にNiを成膜する場合、次のような問題が発生して、良好なNiシリサイドが作製できない。まず、金属Ni成膜後、即シリサイド化するような成膜温度では、NiSi(Niモノシリサイド)の単一層を得ることが困難である。また、低温で金属Niを成膜し、その後、熱処理してシリサイドを形成する方法(現在行われているNiシリサイドの形成方法で、金属Niの成膜方法だけをスパッタ法からCVD法に置き換える方法)では、NiSi(Niモノシリサイド)の単一層は得られるが、CVD法で成膜した金属Niの表面平坦性がよくないため、全量反応で形成するNiシリサイドを均一な厚さとすることが難しい。
したがって、現在、広く用いられているNiPtシリサイド(Pt含有率は、数atm%程度)を形成する場合でも、成膜されるシリサイド金属のほとんどがNiであるため、CVDで成膜されたNiPtが平坦な膜にならず、この膜を熱処理し全量反応させて形成したシリサイドも、均一な厚みにならないという問題があった。
一方、ある基板に直接成膜して表面が平坦にならない膜を平坦に成膜する方法としては、まず高密度に結晶核が存在する層を形成し、その後、目的とする膜を成膜し平坦な膜を得るという方法がある。例えば、特許文献5では、平坦なダイヤモンド薄膜をSi基板に成膜するために、最初、多孔質Si層を形成し、この上に、高密度に結晶核が存在するダイヤモンド状炭素を含む中間層を形成し、その上に、ダイヤモンド薄膜を形成して、平坦なダイヤモンド薄膜を得ている。また、特許文献6では、サファイア基板の上に平坦なGaNを成膜するために、最初に、GaNを900℃以下で成膜し、高密度に結晶核を生成した上で、次に1000℃以上でGaNを形成し、平坦なGaNを得ている。
しかしながら、シリサイド金属、特に現在広く集積回路に用いられている金属Niに対しては、このような方法ができるかどうか明らかではなく、また、高密度に結晶核が存在する層として、何が適切なのかも、不明であった。
本発明によれば、CVD法を用いて、シリコン層上にPt層を形成する工程と、
CVD法を用いて、前記Pt層上にNi層を、前記Pt層より厚く形成する工程と、
前記シリコン層、前記Pt層、及び前記Ni層を熱処理することにより、NiPtシリサイドを形成する工程と、
を備える半導体装置の製造方法が提供される。
CVD法を用いて、前記Pt層上にNi層を、前記Pt層より厚く形成する工程と、
前記シリコン層、前記Pt層、及び前記Ni層を熱処理することにより、NiPtシリサイドを形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明者が検討した結果、上記した構成を有することにより、平坦なNiPtシリサイド層を形成できることが判明した。
本発明によれば、平坦なNiPtシリサイド層を形成できる。
以下、本発明により実現される実施形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面中、同一の材料で形成され、同一の処理がなされた同一の構成の部分(層、膜など)については、同様の模様を付し、適宜、符号での指示を省略する。これらの前提は、以下のすべての実施形態において同様である。
<実施形態1>
本発明の半導体装置の製造方法は、CVD法による金属の成膜を基本としている。CVD法は、化学反応に必要なエネルギーの与え方によって、熱CVD、プラズマCVD、光CVDなどに分類されるが、本発明の半導体装置の製造方法は、これらのうち、特定のものに限定されない。しかし、以下では、最も一般的な、熱CVDの場合を例にして説明する。
本発明の半導体装置の製造方法は、CVD法による金属の成膜を基本としている。CVD法は、化学反応に必要なエネルギーの与え方によって、熱CVD、プラズマCVD、光CVDなどに分類されるが、本発明の半導体装置の製造方法は、これらのうち、特定のものに限定されない。しかし、以下では、最も一般的な、熱CVDの場合を例にして説明する。
熱CVDを行う装置は、例えば、図1のようなものである。図1には、枚葉のCVD装置を示すが、バッチのCVD装置であってもかまわない。図1では、圧力制御用のAPC(Auto Pressure Contorl)バルブ1とトラップ2を介して、真空ポンプ3がチャンバー4に接続されている。チャンバー4内には、ウエハ5を保持して加熱する加熱装置6が設けられている。チャンバー4は、コールドウォール型でもホットウォール型でもよく、特に限定されない。このチャンバー4内には、MFC(Mass Flow Controler)7によって流量が制御された原料8,9が、他のMFC7によって流量が制御されたキャリアガス10(例えば窒素)とともに供給される。この際、原料8,9、及びキャリアガス10は、ウエハ面に均一に原料が供給されるように、シャワープレート11を通して供給される。
本実施形態で用いる原料8、9は、Ni(PF3)4とPt(PF3)4であり、ともに常温では液体である。これらの原料の供給には、窒素などによるバブリングを用いてもよいし、原料を加熱してもよい。ただし、Pt(PF3)4とNi(PF3)4はともに、室温で蒸気圧が高いので、窒素によるバブリングや原料の加熱を行わなくても、十分な量の原料をウエハ面に供給することができる。加熱されたウエハ近くに供給された原料は、熱エネルギーを得て、Ni(PF3)4(gas)→Ni(solid)+4PF3(gas)、Pt(PF3)4(gas)→Pt(solid)+4PF3(gas)のように配位結合の部分が切断されるため、ウエハにはNi(solid)もしくはPt(solid)が堆積する。
本実施形態で使用する基板は、シリサイドを形成する基板である。よって、基本的には、単結晶Si基板、もしくは表面に単結晶Siが露出した基板である。面方位やノッチ方向には、限定されない。また、SOI(Silicon on Insulator)基板であってもかまわない。また、表面が単結晶Siでなく、多結晶Siや非晶質Siであってもかまわない。一般的に用いられるのは、Si基板であるが、SiGeやSiCのようなSi化合物基板であってもよい。さらに基板のドーピング濃度やドーパントの種類についても限定はない。以下では、最も一般的なSi基板として、B(ボロン)ドープのp−型Si(100)基板であるとして説明する。
CVD法で成膜を行う前には、基板の前処理を行って、基板表面に存在する自然酸化膜を除去する。具体的には、例えば1%の希フッ酸で30秒から2分程度、室温でウェットエッチングする。また、希フッ酸によるウェットエッチングではなく、特許文献7(段落[0033]〜[0046])に記載されたようなドライ前処理でもよい。
この前処理を行った後、CVD法によりウエハ上に成膜を行う。ここでは、まず、金属Niの成膜について述べる。まず、参考例として、ウエハをチャンバー4に搬送し、成膜温度、例えば150℃に加熱した。この状態で、キャリアガス10をチャンバー4に導入し、APCバルブを動作させ、圧力を2.5Torrに制御した。それから、原料8,9を導入した。例えば、Ni(PF3)4を、5sccm導入した。こうして、金属Niの成膜が開始される。所定の成膜時間が経過した後、Ni(PF3)4の流量を0sccmにした。しばらくキャリアガス10を流して、チャンバー4内の残留ガスを除去した後、窒素の流量を0sccmにして、さらに真空引きを行った。それから、ウェハ温度を低下させ、ウエハを搬送した。
このようにして、Bドープのp−型Si(100)基板上に金属Niの成膜を行うと、図2のSEM(Scanning Electronn Microscope)写真に例示するように、金属Niの成膜はできるものの、その表面は、凸凹形状で平坦にはならなかった。この状態の金属Niを全量反応でシリサイド化すると、得られたNiシリサイドの膜厚は不均一になり、シリサイド/Si界面は平坦にはならない。よって、デバイスに適用することは困難である。そこで、発明者は、シリサイド金属として用いる金属Niの表面が平坦になるような成膜方法を検討した。
まず、Ni(PF3)4を原料に用いたとき、単結晶Si基板に金属Ni成膜初期に形成される結晶核の密度を調べた。例えば、成膜温度200℃でNi(PF3)4を20sccm、5秒から15秒、単結晶Si基板に供給すると、Si基板上には、3000〜4000個/um2程度の結晶核が生成し、成膜時間を増やしても、結晶核の増え方は小さく、むしろ、一度できた結晶核が大きくなっていく傾向だった。この結果を元に、単結晶Si基板上に金属Niを成膜した場合より結晶核密度が大きくなるものがないか調べた。その結果、Pt(PF3)4を原料に用いて、単結晶Si基板に金属Ptを成膜した場合、金属Niを成膜した場合より、結晶核の密度が大きくなることを見出した。具体的には、成膜温度200℃でPt(PF3)4を5sccm、40秒から80秒供給すると、60秒程度から結晶核が生成し始め、その密度は、Niの約2〜3倍であった。
そこで、Pt(PF3)4を原料に用い、単結晶Si基板に金属Ptを成膜するときの初期過程を利用して、単結晶Si基板に金属Ptの結晶核を高密度に形成し、この状態のSi基板に、Ni(PF3)4を原料に用いて、金属Niを成膜することで、表面が平坦な金属Niが得られるかどうかを試みた。具体的には、1%希フッ酸を用いて2分間、室温でウェットエッチングし、その後純水で洗浄、乾燥することで、Bドープのp−型Si(100)基板の表面の自然酸化膜を除去した。この基板をチャンバーに搬送し、基板温度が150℃になるように加熱した。そこに、窒素を100sccmながし、チャンバー内の圧力が2.5TorrになるようにAPCバルブを用いて制御した。この状態で、まず、Pt(PF3)4を5sccm10秒間流すことで、Si基板の上に、金属Ptの結晶核を生成した。その後、Pt(PF3)4の流量を0にして、Ni(PF3)4を40sccmとして約140秒、金属Niを成膜した。その結果、図3のSEM写真に示すような、平坦な金属膜が得られた。
この平坦な金属膜に対して、窒素雰囲気で400℃90秒の熱処理を行い、王水で余剰エッチング、さらに窒素雰囲気で500℃30秒の熱処理を行うと、表面が平坦なシリサイドが形成された。また、このシリサイドの断面をSEMで確認したところ、シリサイド膜厚は非常に均一であり、シリサイド/Si界面も極めて平坦であった。またこのシリサイドをTEM(Transmission Electron Microscope)で観察すると、NiSi(Niモノシリサイド)ができていることが確認された。
このように、発明者は、原料としてPt(PF3)4を用いたCVD法で、単結晶Si基板上にPtを成膜したときに、成膜初期に形成されるPtの結晶核の密度が、原料としてNi(PF3)4を用いたCVD法で、単結晶Si基板上にNiを成膜したときに、成膜初期に形成されるNiの結晶核の密度より高いことを見出した。そして、Pt(PF3)4とNi(PF3)4を原料に用いたCVD法で、単結晶Si基板上に、まずPtを成膜し、結晶核の密度が高くなった状態で、Niを例えばPtより厚く成膜すると、表面が平坦なNi膜が得られることを見出した。この平坦なNi膜(正確にはPt/Ni膜)を熱処理し全量反応させてシリサイドを形成すると、均一な厚みのNiPtシリサイドが形成できる。
なお、成膜する金属Ptの膜厚は、平均膜厚で0.5nm以上2nm以下が好ましい。この状態は、先に述べたように、結晶核としてPtが島状に高密度に形成されている状態である。平均膜厚で0.5nmから2nm程度である理由は、金属Ptの供給量が少ないと、結晶核が存在する領域が少なくなりすぎて、単結晶Si基板に直接金属Niを成膜するのと変わらなくなることによる。また、金属Ptの供給量が多いと、シリサイドを形成したときにPtの含有率が高くなりすぎることによる。
ここでは、単結晶Si基板に、Pt(PF3)4を原料に用いて、金属Ptの結晶核を形成する場合について説明したが、結晶核の密度が金属Niより大きくなるようであれば、金属Ptの代わりに、他の原料を用いて、他の種類の金属を成膜してもかまわない。ただ、その場合、金属Niを成膜する場合と、成膜時の基板温度が大きく異ならない(同じ基板温度で成膜できる)ものが好ましい。
<実施形態2>
本実施形態の半導体装置の製造方法は、実施形態1に示した方法を、MISFETのソース・ドレインにシリサイドを形成する工程に適用したものである。基板にn型MISFETだけ、もしくはp型MISFETだけが形成されている場合にも適用できるが、本実施形態では、CMOS(Complementary Metal Oxide Semiconductor)に適用した場合について、図4から図7の模式図を用いて説明する。
本実施形態の半導体装置の製造方法は、実施形態1に示した方法を、MISFETのソース・ドレインにシリサイドを形成する工程に適用したものである。基板にn型MISFETだけ、もしくはp型MISFETだけが形成されている場合にも適用できるが、本実施形態では、CMOS(Complementary Metal Oxide Semiconductor)に適用した場合について、図4から図7の模式図を用いて説明する。
CMOSの既知の製造方法に従い、シリサイドを形成する工程の前までプロセスを行うと、図4のようになる。図4は、ゲート長方向の断面図である。図4では、Bドープp−型Si(100)基板21に、素子分離絶縁膜22が形成され、図4の左側にn型MISFET23、右側にp型MISFET24が形成されている。素子分離絶縁膜22には、通常STIが用いられるが、LOCOS(Local Oxidation of Silicon)でもかまわない。n型MISFET23の領域には、pウェル(未図示)が形成され、基板表面のうちゲート絶縁膜25に接する部分はチャネルであり、しきい電圧調整用にp型のドーピングが施されている。p型MISFET24の領域には、nウェル(未図示)が形成される。同様に、基板表面のうちゲート絶縁膜25に接する部分はチャネルであり、しきい電圧調整用にn型のドーピングが施されている。ゲート絶縁膜25の上には、ゲート26が形成され、ゲート26の側面と接するように、オフセットスペーサー27が形成され、オフセットスペーサー27に接するように、SW28が形成されている。図4では、オフセットスペーサー27、SW28ともに、例として、その材料はSi酸化膜とするが、これに限定されない。ソース・ドレイン29は、SW28にセルフ・アラインして形成されており、また、ソース・ドレイン29からエクステンション30がゲート側へ伸びている。またエクステンション30の下部にハロー31が形成されている。n型MISFETのソース・ドレイン29、エクステンション30、ゲート26は、n型にドーピングされていて、ハロー31はp型にドーピングされている。p型MISFETのソース・ドレイン29、エクステンション30、ゲート26はp型にドーピングされていて、ハロー31はn型にドーピングされている。図4のような状態であるときに、シリサイドは、ソース・ドレイン29とゲート26の上部に形成される。
図4のような状態が形成された後、シリサイドを形成する部分の自然酸化膜を除去するために、前処理を行う。前処理の方法は、例えば第1の実施形態と同様に、1%希フッ酸を用いたウエット処理でも、ドライ前処理でもよい。
次に、実施形態1と同様に、前処理済みの基板を、成膜を行うチャンバーへ搬送する。その後、CVD法を用いて成膜温度150℃で成膜する。成膜方法は、実施形態1の場合と同様である。成膜後、基板をチャンバーから取り出す。このとき、図5のように、シリサイド金属32が成膜される。
図5に示すように、成膜されたシリサイド金属32は、すべての領域で均一な厚みとはならない。これは以下の理由による。まず、金属Ptを成膜した際に、金属Ptの成膜に選択性がある。すなわち、金属Ptは、Si基板上では比較的早く成膜が始まるものの、Si酸化膜上ではSi基板上より長いインキュベーション時間が経過した後に成膜が始まる。よって、Si基板上に0.5nmから2nmの薄い金属Ptを成膜する間には、Si酸化膜上に金属Ptは成膜されない。さらに、この後の金属Niの成膜にも、選択性がある。高密度な金属Ptの結晶核ができている領域(Si基板上)では、金属Niは早く成膜が始まる。一方、Si酸化膜上では、あるインキュベーション時間が経過した後に成膜が始まる。したがって、成膜が終了した時点では、Si基板上では厚くシリサイド金属32が成膜されるものの、Si酸化膜上(すなわち素子分離絶縁膜22やSW28上)では、シリサイド金属32が薄く成膜される(もしくは、ほとんど成膜されない)。
図5のようにシリサイド金属32を成膜した後、窒素雰囲気で400℃90秒の熱処理を行い、NiPtシリサイド33を形成する。さらに、王水で余剰エッチングを行い、窒素雰囲気で500℃30秒の熱処理を行う。そうすると、図6のようにNiPtシリサイド33が形成される。図6に示すように、図5において、素子分離絶縁膜22やSW28上にシリサイド金属32が少ないことを反映して、熱処理時にこの部分からのシリサイド金属の流れ込み(拡散)が少なく、NiPtシリサイド33は、ソース・ドレイン29の素子分離絶縁膜22との境界近くにおいても、ソース・ドレイン29のSW28との境界近くにおいても、垂れ下がりを生じない。これは、シリサイド金属32の成膜をスパッタ法で行い、その後、同様に熱処理した場合(図7に図示)に、ソース・ドレイン29の素子分離絶縁膜22との境界近くや、ソース・ドレイン29のSW28との境界近くにおいて、NiPtシリサイド33の垂れ下がりが生じるのとは対照的である。この結果、本実施形態の方法を用いると、接合リーク電流を低減することができる。本実施形態の方法は、特許文献1の方法に比較して、シリサイド垂れ下がり形状の原因となる、STIやSW上のシリサイド金属そのものを低減している点で本質的な解決方法であり、効果が大きい。なお、本実施形態の手法を他の方法、例えば特許文献1の方法と同時に用いることができる。特許文献1の方法とは、一辺が1μmの正方形の領域内において、素子領域の面積とダミー領域の面積の合計面積の占有率が25%以上となるように、ダミー領域を設定するものである。この場合、さらに効果が大きくなる。
NiPtシリサイド33形成後は、既知の方法で、ストッパー窒化膜、層間絶縁膜が成膜され、CMPで平坦化を行った後、コンタクトが形成される。また、必要に応じて、配線が形成される。
なお、図4のような状態の基板で、かつ、隣り合うSW間の距離を変えたものを作製し、シリサイド金属32の埋め込み性を確認すると、高密度な金属Ptの結晶核を生成してから金属Niを成膜する方法では、SW間の距離が35nmでも、カバレッジ(ゲート26上とSW28間のソース・ドレイン29上に形成されたシリサイド金属32の膜厚の比)が90%以上であり、高いカバレッジを示した。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
1 APCバルブ
2 トラップ
3 真空ポンプ
4 チャンバー
5 ウエハ
6 加熱装置
7 MFC
8 原料
9 原料
10 キャリアガス(窒素)
11 シャワープレート
21 Si基板
22 素子分離絶縁膜
23 n型MISFET
24 p型MISFET
25 ゲート絶縁膜
26 ゲート
27 オフセットスペーサー
28 SW
29 ソース・ドレイン
30 エクステンション
31 ハロー
32 シリサイド金属
33 NiPtシリサイド
2 トラップ
3 真空ポンプ
4 チャンバー
5 ウエハ
6 加熱装置
7 MFC
8 原料
9 原料
10 キャリアガス(窒素)
11 シャワープレート
21 Si基板
22 素子分離絶縁膜
23 n型MISFET
24 p型MISFET
25 ゲート絶縁膜
26 ゲート
27 オフセットスペーサー
28 SW
29 ソース・ドレイン
30 エクステンション
31 ハロー
32 シリサイド金属
33 NiPtシリサイド
Claims (4)
- CVD法を用いて、シリコン層上にPt層を形成する工程と、
CVD法を用いて、前記Pt層上にNi層を、前記Pt層より厚く形成する工程と、
前記シリコン層、前記Pt層、及び前記Ni層を熱処理することにより、NiPtシリサイドを形成する工程と、
を備える半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記Pt層の平均膜厚が0.5nm以上2nm以下である半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法において、
前記Pt層は、Pt(PF3)4を用いて形成され、前記Ni層はNi(PF3)4を用いて形成される半導体装置の製造方法。 - 請求項1〜3のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層は、MISFETのソース・ドレインである半導体装置の製造方法。
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