JP2012064798A - 集積回路 - Google Patents
集積回路 Download PDFInfo
- Publication number
- JP2012064798A JP2012064798A JP2010208272A JP2010208272A JP2012064798A JP 2012064798 A JP2012064798 A JP 2012064798A JP 2010208272 A JP2010208272 A JP 2010208272A JP 2010208272 A JP2010208272 A JP 2010208272A JP 2012064798 A JP2012064798 A JP 2012064798A
- Authority
- JP
- Japan
- Prior art keywords
- spin
- node
- low
- channel
- 2deg channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 claims description 50
- 230000005291 magnetic effect Effects 0.000 description 50
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 47
- 238000010586 diagram Methods 0.000 description 46
- 239000004065 semiconductor Substances 0.000 description 34
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 24
- 230000000694 effects Effects 0.000 description 18
- 239000000463 material Substances 0.000 description 12
- 238000002955 isolation Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 229910052720 vanadium Inorganic materials 0.000 description 8
- 239000000969 carrier Substances 0.000 description 7
- 230000014509 gene expression Effects 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 5
- 230000005294 ferromagnetic effect Effects 0.000 description 5
- 239000003302 ferromagnetic material Substances 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910001291 heusler alloy Inorganic materials 0.000 description 2
- 229910015372 FeAl Inorganic materials 0.000 description 1
- 229910018279 LaSrMnO Inorganic materials 0.000 description 1
- 229910017028 MnSi Inorganic materials 0.000 description 1
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66984—Devices using spin polarized carriers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Hall/Mr Elements (AREA)
Abstract
【課題】スピントランジスタを用いた論理演算を可能とする集積回路を提供する。
【解決手段】実施形態の集積回路1は、第1のチャネル長L1を有する第1のスピントランジスタ2と、第1のチャネル長L1とは異なる第2のチャネル長L2を有する第2のスピントランジスタ3と、を直列に接続した回路を含む。
【選択図】図1
【解決手段】実施形態の集積回路1は、第1のチャネル長L1を有する第1のスピントランジスタ2と、第1のチャネル長L1とは異なる第2のチャネル長L2を有する第2のスピントランジスタ3と、を直列に接続した回路を含む。
【選択図】図1
Description
本発明の実施の形態は、集積回路に関する。
近年、InAlAs/InGaAsヘテロ結合などからなる変調ドープ構造の界面に誘起される2次元電子ガス(2DEG:two dimensional electron gas)をチャネルとし、ソースとドレインに強磁性体を用いるスピンFETが知られている。
S.Datta and B.Das,Appl.Phys.Lett.,vol.56,No.7,12 Feb. 1990,pp.665-667.
本発明の目的は、スピントランジスタを用いた論理演算を可能とする集積回路を提供することにある。
実施形態の集積回路は、第1のチャネル長を有する第1のスピントランジスタと、第1のチャネル長とは異なる第2のチャネル長を有する第2のスピントランジスタと、を直列に接続した回路を含む。
スピンFETは、2DEGチャネル内をキャリアが移動する。2DEGチャネル内を移動中のキャリアは、ラシュバ効果によってキャリアスピンの歳差運動が制御される。スピンFETは、ドレイン端におけるキャリアのスピン偏向ベクトルの方向がドレインの金属的スピンバンドの向きと一致する場合はドレイン領域中に多数のキャリアが伝導する。また、スピンFETは、キャリアのスピン偏向ベクトルの方向が絶縁体的スピンバンドの向きと一致する場合はほとんどのキャリアがドレインを伝導しない。このスピンFETを用いて、従来のMOSFETによる論理演算回路と同等の回路を構成することはできなかった。
(実施の形態の概要)
実施形態の集積回路は、第1のチャネル長を有する第1のスピントランジスタと、第1のチャネル長とは異なる第2のチャネル長を有する第2のスピントランジスタと、を直列に接続した回路を含む。
実施形態の集積回路は、第1のチャネル長を有する第1のスピントランジスタと、第1のチャネル長とは異なる第2のチャネル長を有する第2のスピントランジスタと、を直列に接続した回路を含む。
[第1の実施の形態]
(集積回路の構成)
図1(a)は、第1の実施の形態に係るスピントランジスタの概略図であり、(b)は、スピントランジスタの基本動作を説明する模式図であり、(c)は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。各図に示すxyz座標系は、例えば、直交座標系であるものとする。特に、ラシュバ効果による実効磁場の方向をz軸と規定する。
(集積回路の構成)
図1(a)は、第1の実施の形態に係るスピントランジスタの概略図であり、(b)は、スピントランジスタの基本動作を説明する模式図であり、(c)は、ドレイン領域の磁性体の大多数スピンの方向とチャネル中の電子のスピン偏向ベクトルとの相対角度に関する模式図である。各図に示すxyz座標系は、例えば、直交座標系であるものとする。特に、ラシュバ効果による実効磁場の方向をz軸と規定する。
以下において、スピントランジスタ2aのソース領域22b及びドレイン領域23b中の矢印は、各領域の大多数スピンの方向を示している。なお、大多数スピンの方向とは、磁性体中の大多数電子のスピンの角運動量の方向を示している。
また、以下において、電子5の矢印は、電子5のスピンの偏向ベクトルを示している。さらに、以下においては、主に、キャリアである電子5の流れ(スピン流)に関することについて説明するが、キャリアである電子5の流れる方向と電流の流れる方向は、逆向きの関係となっている。よって、キャリアとしての電子(スピン流)は、低電位側(Vlow)から高電位側(Vhigh)に向けて走行するが、電流は、高電位側(Vhigh)から低電位側(Vlow)に向けて流れる。また、以下に記載の各スピントランジスタにおいて、電源に接続された側をソース領域としている。
スピントランジスタ2aは、図1(a)に示すように、例えば、半導体基板10に形成される。スピントランジスタ2aは、例えば、半導体層21と、第1のノードとしてのソース領域22bと、第2のノードとしてのドレイン領域23bと、第1のチャネル領域としての2DEGチャネル24と、ゲート絶縁膜25と、第1のゲート電極としてのゲート電極26と、を備えて概略構成されている。
半導体基板10は、例えば、分子線エピタキシー法(MBE)等を用いてInP基板上にIn1−xAlxAs、In1−yGayAs、In1−xAlxAsを順に積層させたダブルヘテロ構造を有する。In1−xAlxAs、In1−yGayAsは、混合比によって多くの組み合わせが考えられるが、本実施の形態では、x=0.48、y=0.47であるものとする。従って、以下において、特に言及しない場合、InAlASは、In0.52Al0.48Asを示し、InGaAsは、In0.53Ga0.47Asを示すものとする。また、スピントランジスタ2aは、例えば、ゲート電極26の下方に端子10aを有する。この端子10aには、基板電位Vsubが印加されている。
半導体層21は、例えば、半導体基板10の上層部分のInAlAsを用いるものとする。半導体層21は、例えば、ソース領域22bとドレイン領域23bにショットキー接続している。ここで、2DEGチャネル24は、InAlAs/InGaAs/InAlAsの量子井戸構造におけるInGaAs層が2DEGチャネルとなる。なお、2DEGチャネル24は、例えば、半導体基板10がInAlAs/InGaAsを積層したヘテロ構造である場合、このInAlAs/InGaAsの界面に形成される。
ソース領域22bは、例えば、半導体基板10のInAlAs、InGaAs及びInGaAsの下層のInAlAsの一部を除去して形成される。ソース領域22bは、例えば、端子22aを有する。この端子22aは、例えば、接地(GND)されている。
ドレイン領域23bは、例えば、半導体基板10のInAlAs、InGaAs及びInGaAsの下層のInAlAsの一部を除去して形成される。ドレイン領域23bは、例えば、端子23aを有する。この端子23aには、電源回路から電源電圧Vdd(>0)が供給される。
ソース領域22b及びドレイン領域23bは、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料とは、材料中の電子のスピン分極率(スピン偏向率)が高く、スピンの方向がそろった多くの電子を2DEGチャネルに注入することができる材料である。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
高スピン偏向材料として強磁性金属を用いる場合、強磁性体金属としては、例えば、Fe、Co及びNi等が用いられる。ここで、ソース領域22b及びドレイン領域23bは、例えば、III-V族半導体との高い整合性と、室温(例えば、300K)以上のキュリー温度と、一方のスピンのエネルギー状態に関してフェルミ準位EF近傍での大きなバンドギャップとを有する強磁性体から形成されることが好ましい。このような強磁性体としては、例えば、フェルミ準位EFが一方のスピンバンド(金属的スピンバンド)の中を横切り、他方のスピンバンド(絶縁体的スピンバンド)ではバンドギャップの中を横切るようなバンド構造を有するハーフメタル強磁性体が適している。つまり、上記のようなバンド構造を有するハーフメタル強磁性体を用いることによって、スピン分極率が理論的に100%となるキャリアを注入することが可能となる。このハーフメタル強磁性体は、例えば、CrO2、Fe2O3、Ga1−xMnxAs、In1−xMnxAs、Ge1−xMnx、LaSrMnO4又はホイスラー合金等からなる。ホイスラー合金としては、例えば、Co2MnAi、Co2MnGe、Co2MnSi、Co2CrAl、Co2FeAl、CoMnGa等が用いられる。
2DEGチャネル24は、例えば、チャネル長がLである。電子5は、この2DEGチャネル24をソース領域22bからドレイン領域23bに向けて走行する。
ここで、電子5は、2DEGチャネル24をドレイン領域23bに向けて走行する際、ラシュバ効果と呼ばれる、y軸方向の電場の大きさに比例するスピン軌道相互作用が現れる。これにより、z軸方向に実効磁場が発生し、電子5の有するスピンはこの磁場の影響を受ける。電子5は、図1(c)に示すように、z軸の回りに歳差運動を行う。この歳差運動は、図1(c)に示す点線とスピンの偏向ベクトルの方向を示す矢印とのなす相対角度θが増加する方向、すなわち、反時計回りに回転するものである。この歳差運動による相対角度θの変化は、ラシュバ・パラメータαとチャネル長Lに依存する。ここでラシュバ・パラメータαとは、ラシュバ効果の大きさを示す量である。また、このラシュバ・パラメータαは、ゲート電圧Vgに応じて変化し、この変化を利用して2DEGチャネル24中のドレイン領域近傍において出力ノード23の大多数スピン方向との相対角度θを制御することができる。さらに、ラシュバ・パラメータαは、2DEGチャネル24の材料にも依存するので、半導体基板10の積層構造を構成する層のいずれか1つを変えることにより、ラシュバ効果を制御することができる。なお、図1(c)に示す点線は、出力ノード23の大多数スピンの方向と平行な方向を示している。
電子5は、図1(b)に示すように、例えば、ソース領域22bからスピン偏極した状態、つまり、スピン方向が揃った状態で2DEGチャネル24に注入される。注入された電子5は、例えば、ラシュバ効果により歳差運動を行い、ドレイン領域23bに達した際のスピン状態により、透過又は反射を行う。
電子5は、例えば、図1(b)に示すように、スピン偏向ベクトルがドレイン領域23bの大多数スピンの方向と反対向き、即ち図中のx軸の負の向きであるとき、2DEGチャネル24とドレイン領域23bの境界で反射する。一方、電子5は、例えば、図1(b)に示すように、スピン偏向ベクトルがドレイン領域23bの大多数スピンの方向と逆向きではないとき、2DEGチャネル24とドレイン領域23bの境界を透過する。以下に、このドレイン領域23bの境界における電子5の透過と反射について詳しく説明する。
図2は、第1の実施の形態に係るスピントランジスタのI-V(電流-電圧)曲線である。なお、図2は、スピントランジスタ2aを例に取ったものであり、半導体基板10は、接地されているものとする。図2は、縦軸が電流、横軸がゲート電圧Vgである。
相対角度θと、2DEGチャネルを走行する電子の磁性体領域の透過には、以下の式(1)に示す関係がある。
ここで、透過するとは、すなわち、電流がスピントランジスタ2aに流れることであるから、スピントランジスタ2aに流れる電流をIとし、また、ゲート電圧Vg=0のとき電流が流れないとすると、例えば、式(1)から図2に実線で示すI-V曲線7が得られる。
I-V曲線7は、図2に示すように、ゲート電圧Vg1のとき、最大電流I1が得られ、ゲート電圧Vg又はVg2のとき、電流はゼロとなる。つまり、電子5は、ゲート電圧Vg又はゲート電圧Vg2が2DEGチャネル24に印加されているとき、πだけ歳差運動を行っている。以下の各実施の形態において、このときのチャネル長をLとする。
ここで、実験により観測されるラシュバ・パラメータαのVg依存性について、ある限定された領域において線形近似を行うことによって説明する。まず、ラシュバ・パラメータαはゲート電圧Vgに依存する(α(Vg))ものとする。このとき、オフ電圧Vg offは以下の式(2)で与えられる。
m*:電子の有効質量
上記の式(2)より、同じゲートバイアスがチャネルに印加されている場合、チャネル長をn倍してもラシュバ・パラメータαの値は、式(2)の値と同じであるので、キャリアのスピン偏向ベクトルは、チャネル中を距離Lだけ走行するとき、nπだけ回転する。よって以下の式(3)の関係が導かれる。
この式(3)により、例えば、図2に一点鎖線で示すI-V曲線7aが得られる。このI-V曲線7aは、図2の紙面において、I-V曲線7を左側に移動させたものとなっている。このとき、電流Iがゼロとなるゲート電圧はVgからVg3(<0)に移動する。
上記の式(2)より、同じゲートバイアスがチャネルに印加されている場合、チャネル長をn倍してもラシュバ・パラメータαの値は、式(2)の値と同じであるので、キャリアのスピン偏向ベクトルは、チャネル中を距離Lだけ走行するとき、nπだけ回転する。よって以下の式(3)の関係が導かれる。
また、同様に、同じゲートバイアスがチャネルに印加されている場合、キャリアのスピン偏向ベクトルは、チャネル長を1/n倍したとき、π/nだけ回転する。よって、以下の式(4)の関係が導かれる。
この式(4)により、例えば、図2に二点鎖線で示すI-V曲線7bが得られる。このI-V曲線7bは、図2の紙面において、I-V曲線7を右側に移動させたものとなっている。このとき、電流Iがゼロとなるゲート電圧はVgからVg4(>0)に移動する。
つまり、ゲート電圧Vgは、スピントランジスタのチャネル長を変えることにより、電流Iをゼロとするオフ電圧が変化する。よって、異なるチャネル長のスピントランジスタを用いることにより、例えば、Vg=0のとき、一方のスピントランジスタがオフとなり、他方のスピントランジスタがオンとなる集積回路を構成することが可能となる。従って、このスピントランジスタのオン電流を容易に見積もることができる。以上のことから、チャネル長を変えることによって、オフ電流をラシュバ・パラメータαの値の範囲内で決めることが可能なことが分かる。
以下に、上記のスピントランジスタを用いた集積回路について説明する。なお、上記のスピントランジスタ2aと構成及び機能が同じ部分については、同一の符号を付し、その説明は省略するものとする。
図3は、第1の実施の形態に係る2つのスピントランジスタを用いたインバータ回路の概略図である。
この集積回路1は、図3に示すように、例えば、チャネル長が異なる第1及び第2のスピントランジスタ2、3を用いた論理演算回路である。この論理演算回路は、例えば、インバータ回路である。集積回路1は、例えば、第1及び第2のスピントランジスタ2、3を電気的に分離するための素子分離領域4が、第1及び第2のスピントランジスタ2、3の間に形成されている。この素子分離領域4は、例えば、SiO2からなる。
第1のスピントランジスタ2は、図3に示すように、例えば、半導体基板10に形成される。第1のスピントランジスタ2は、例えば、半導体層21と、第1のノードとしてのVlowノード22と、第2のノードとしての出力ノード23と、第1のチャネル領域としての2DEGチャネル24と、ゲート絶縁膜25と、第1のゲート電極としてのゲート電極26と、を備えて概略構成されている。
Vlowノード22は、例えば、半導体基板10のInAlAs、InGaAs及びInGaAsの下層のInAlAsの一部を除去して形成される。Vlowノード22は、例えば、端子22aを有する。この端子22aには、例えば、電源回路から電源電圧Vlowが供給される。
出力ノード23は、例えば、半導体基板10のInAlAs、InGaAs及びInGaAsの下層のInAlAsの一部を除去して形成される。出力ノード23は、例えば、端子23aを有する。この端子23aは、後述する第2のスピントランジスタ3の出力ノード33の端子33aに接続される。集積回路1は、電源電圧Vlowと電源電圧Vhighの間に第1のスピントランジスタ2と第2のスピントランジスタ3を直列に接続した回路である。
Vlowノード22及び出力ノード23は、例えば、高スピン偏向材料を用いて形成される。高スピン偏向材料としては、例えば、強磁性金属及びハーフメタル強磁性体等が用いられる。
ゲート電極26の端子26aは、例えば、後述する第2のスピントランジスタ3のゲート電極36の端子36aに接続され、デジタル信号Vinが入力する。
第2のスピントランジスタ3は、図3に示すように、例えば、半導体基板10に形成される。第2のスピントランジスタ3は、例えば、半導体層31と、第3のノードとしてのVhighノード32と、第4のノードとしての出力ノード33と、第2のチャネル領域としての2DEGチャネル34と、ゲート絶縁膜35と、第2のゲート電極としてのゲート電極36と、を備えて概略構成されている。
第2のスピントランジスタ3は、例えば、ゲート電極36の下方に端子10bを有する。この端子10bには、一方が接地された電源3Aにより生成された基板電位Vspが印加されている。
半導体層31は、例えば、第1のスピントランジスタ2の半導体層21と実質的に同じである。半導体層31は、例えば、Vhighノード32と出力ノード33にショットキー接続している。ここで、2DEGチャネル34は、InAlAs/InGaAs/InAlAsの量子井戸構造におけるInGaAs層が2DEGチャネルとなる。なお、2DEGチャネル34は、例えば、半導体基板10がInAlAs/InGaAsを積層したヘテロ構造である場合、このInAlAs/InGaAsの界面に形成される。
Vhighノード32及び出力ノード33は、例えば、半導体基板10のInAlAs、InGaAs及びInGaAsの下層のInAlAsの一部を除去して形成される。また、Vhighノード32及び出力ノード33は、例えば、第1のスピントランジスタ2のVlowノード22及び出力ノード23と同じ材料を用いて形成される。
Vhighノード32は、例えば、端子32aを有する。この端子32aには、例えば、電源回路から電源電圧Vhighが供給される。出力ノード33は、例えば、端子33aを有する。
この2DEGチャネル34は、例えば、第2のチャネル長としてのチャネル長がL2である。電子5は、この2DEGチャネル34を出力ノード33からVhighノード32に向けて走行する。
ゲート絶縁膜35は、半導体層31上に形成される。ゲート絶縁膜35は、例えば、SiO2からなる。
ゲート電極36は、例えば、ゲート絶縁膜35上に形成される。ゲート電極36は、例えば、第1のスピントランジスタ2のゲート電極26と同じ材料から形成される。ゲート電極36は、例えば、端子36aを有する。この端子36aには、例えば、デジタル信号Vinが入力する。
ここで、集積回路1は、デジタル信号VlowがVinとして入力するとき、Voutとしてデジタル信号Vhighを出力し、デジタル信号VhighがVinとして入力するとき、Voutとしてデジタル信号Vlowを出力するインバータ回路である。続いて、この基板電位Vsn及びVsp、Vlow及びVhighについて説明する。
第1のスピントランジスタ2をオンすることができる電圧をVn on、オフすることができる電圧をVn off、第2のスピントランジスタ3をオンすることができる電圧をVp on、オフすることができる電圧をVp offとすると、以下の4つの式が得られる。
式(5)は、VinとしてVlowが入力したとき、第1のスピントランジスタ2をオフするためのVsn及びVn offを求める式である。また、式(6)は、VinとしてVlowが入力したとき、第2のスピントランジスタ3をオンするためのVsp及びVp onを求める式である。式(7)は、VinとしてVhighが入力したとき、第1のスピントランジスタ2をオンするためのVsn及びVn onを求める式である。また、式(8)は、VinとしてVhighが入力したとき、第2のスピントランジスタ3をオフするためのVsp及びVp offを求める式である。この式(5)〜(8)により、インバータ回路を構成する両トランジスタのチャネル長を任意に選んだとき、オフ電位は例えば、上記の式(2)より決まるので、基板電位を与えることで、直ちにインバータ回路の電源電圧Vlow、Vhighが決定され、オン電位も同時に決められる。即ち、上式(5)〜(8)によってスピントランジスタのインバータ回路の構造が全て尽くせているのである。
以下に、本実施の形態に係る集積回路の動作について説明する。
(動作)
図4(a)は、第1の実施の形態に係るVinとしてVlowが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(b)は、VinとしてVlowが入力した場合の第2のスピントランジスタの動作に関する概略図であり、(c)は、VinとしてVhighが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(d)は、VinとしてVhighが入力した場合の第2のスピントランジスタの動作に関する概略図である。以下では、第1のスピントランジスタ2のチャネル長L1をL、第2のスピントランジスタ3のチャネル長L2をL/2とする。まず、Vin=Vlowの場合を説明する。
図4(a)は、第1の実施の形態に係るVinとしてVlowが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(b)は、VinとしてVlowが入力した場合の第2のスピントランジスタの動作に関する概略図であり、(c)は、VinとしてVhighが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(d)は、VinとしてVhighが入力した場合の第2のスピントランジスタの動作に関する概略図である。以下では、第1のスピントランジスタ2のチャネル長L1をL、第2のスピントランジスタ3のチャネル長L2をL/2とする。まず、Vin=Vlowの場合を説明する。
(Vin=Vlowの場合)
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、図4(a)に示すように、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、図4(a)に示すように、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル24と出力ノード23の境界に到達する。
到達した電子5は、出力ノード23の大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
一方、スピン偏極した電子5が、図4(b)に示すように、第2のスピントランジスタ3の出力ノード33から2DEGチャネル34に注入される。
この電子5は、図4(b)に示すように、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。歳差運動の角度がπ/2であるのは、第2のスピントランジスタ3のチャネル長L2が、第1のスピントランジスタ2のチャネル長L1の半分の長さであることよる。
到達した電子5は、Vhighノード32の大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。
よって、集積回路1は、Vin=Vlowの場合、第1のスピントランジスタ2には電流が流れず、第2のスピントランジスタ3には電流が流れるので、Voutからは、第2のスピントランジスタ3のVhighノード32に入力するVhighが出力される。
(Vin=Vhighの場合)
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、図4(c)に示すように、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、図4(c)に示すように、2DEGチャネル24内の磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル24と出力ノード23の境界に到達する。
到達した電子5は、出力ノード23の大多数スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
一方、スピン偏極した電子5が、図4(d)に示すように、第2のスピントランジスタ3の出力ノード33から2DEGチャネル34に注入される。
この電子5は、図4(d)に示すように、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
よって、集積回路1は、Vin=Vhighの場合、第1のスピントランジスタ2には電流が流れ、第2のスピントランジスタ3には電流が流れないので、Voutからは、第1のスピントランジスタ2のVlowノード22に入力するVlowが出力される。
従って、集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第1の実施の形態の効果)
第1の実施の形態に係る集積回路1は、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOS(Complementary Metal Oxide Semiconductor)トランジスタにより構成されたインバータ回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
第1の実施の形態に係る集積回路1は、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOS(Complementary Metal Oxide Semiconductor)トランジスタにより構成されたインバータ回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
[第2の実施の形態]
第2の実施の形態は、Vlow=Vsn=Vspとする点で第1の実施の形態と異なっている。なお、以下に示す各実施の形態において、第1の実施の形態と同じ機能及び構成を有する部分は、同一の符号を付し、その説明は省略するものとする。
第2の実施の形態は、Vlow=Vsn=Vspとする点で第1の実施の形態と異なっている。なお、以下に示す各実施の形態において、第1の実施の形態と同じ機能及び構成を有する部分は、同一の符号を付し、その説明は省略するものとする。
図5は、第2の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路1は、図5に示すように、半導体基板10に設けられた端子10aと端子10bが接続され、さらに、第1のスピントランジスタ2のVlowノード22の端子22aとも接続されている。よって、Vlow=Vsn=Vspが成立する。
Vlow=Vsn=Vspを用いると、上記に記載の式(5)〜(8)より、以下の式が導かれる。
この式(9)及び(10)により、チャネル長に応じたデジタル信号Vlow、Vhigh、基板電位Vsn、Vsp、電圧Vn on、Vn off、Vp on、Vp offが求められる。
また、本実施の形態に係る集積回路1は、端子10a、10b、22aが接続されていること以外の構成は、第1の実施の形態と同様である。よって、本実施の形態に係る集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第2の実施の形態の効果)
第2の実施の形態に係る集積回路1は、基板電位Vsn、Vspと第1のスピントランジスタ2のVlowノード22が同電位であるので、CMOSトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
第2の実施の形態に係る集積回路1は、基板電位Vsn、Vspと第1のスピントランジスタ2のVlowノード22が同電位であるので、CMOSトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
[第3の実施の形態]
第3の実施の形態は、第2のスピントランジスタ3のチャネル長L2が、第1のスピントランジスタ2のチャネル長L1のn倍となり、Vhigh=Vsn=Vspが成り立つ点で上記の各実施の形態と異なっている。
第3の実施の形態は、第2のスピントランジスタ3のチャネル長L2が、第1のスピントランジスタ2のチャネル長L1のn倍となり、Vhigh=Vsn=Vspが成り立つ点で上記の各実施の形態と異なっている。
図6は、第3の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路1は、図6に示すように、端子10a及び10bが第2のスピントランジスタ3のVhighノード32の端子32aと接続されている。よって、Vhigh=Vsn=Vspが成立する。
Vhigh=Vsn=Vspを用いると、上記に記載の式(5)〜(8)より、以下の式が導かれる。
この式(11)及び(12)により、チャネル長に応じたデジタル信号Vlow、Vhigh、基板電位Vsn、Vsp、電圧Vn on、Vn off、Vp on、Vp offが求められる。
また、第2のスピントランジスタ3のチャネル長L2が、第1のスピントランジスタ2のチャネル長L1のn倍となっている。
以下に、本実施の形態に係る集積回路1の動作について説明する。
(動作)
図7(a)は、第3の実施の形態に係るVinとしてVlowが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(b)は、VinとしてVlowが入力した場合の第2のスピントランジスタの動作に関する概略図であり、(c)は、VinとしてVhighが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(d)は、VinとしてVhighが入力した場合の第2のスピントランジスタの動作に関する概略図である。以下では、第1のスピントランジスタ2のチャネル長L1をL、第2のスピントランジスタ3のチャネル長L2をnLとする。ただし、簡単のため、1<n<3であるものとする。まず、Vin=Vlowの場合を説明する。
図7(a)は、第3の実施の形態に係るVinとしてVlowが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(b)は、VinとしてVlowが入力した場合の第2のスピントランジスタの動作に関する概略図であり、(c)は、VinとしてVhighが入力した場合の第1のスピントランジスタの動作に関する概略図であり、(d)は、VinとしてVhighが入力した場合の第2のスピントランジスタの動作に関する概略図である。以下では、第1のスピントランジスタ2のチャネル長L1をL、第2のスピントランジスタ3のチャネル長L2をnLとする。ただし、簡単のため、1<n<3であるものとする。まず、Vin=Vlowの場合を説明する。
(Vin=Vlowの場合)
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、図7(a)に示すように、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、図7(a)に示すように、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル24と出力ノード23の境界に到達する。
到達した電子5は、出力ノード23の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
一方、スピン偏極した電子5が、図7(b)に示すように、第2のスピントランジスタ3の出力ノード33から2DEGチャネル34に注入される。
この電子5は、図7(b)に示すように、1<n<3であることから、2DEGチャネル34内の実効磁場によってz軸を中心にπ<θ<3πの範囲内で歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向とπ<θ<3πの範囲内で異なるスピン方向となっているので、境界を透過する。
よって、集積回路1は、Vin=Vlowの場合、第1のスピントランジスタ2には電流が流れず、第2のスピントランジスタ3には電流が流れるので、Voutからは、第2のスピントランジスタ3の出力ノード33に入力するVhighが出力される。
(Vin=Vhighの場合)
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、図7(c)に示すように、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、図7(c)に示すように、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル24と出力ノード23の境界に到達する。
到達した電子5は、出力ノード23の大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
一方、スピン偏極した電子5が、図7(d)に示すように、第2のスピントランジスタ3の出力ノード33から2DEGチャネル34に注入される。
この電子5は、図7(d)に示すように、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、角度3πの歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向と角度3π異なるスピン方向となっているので、境界で反射する。
よって、集積回路1は、Vin=Vhighの場合、第1のスピントランジスタ2には電流が流れ、第2のスピントランジスタ3には電流が流れないので、Voutからは、第1のスピントランジスタ2のVlowノード22に入力するVlowが出力される。
従って、集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第3の実施の形態の効果)
第3の実施の形態に係る集積回路1は、基板電位Vsn、Vspと第2のスピントランジスタ3のVhighノード32が同電位であるので、CMOSトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
第3の実施の形態に係る集積回路1は、基板電位Vsn、Vspと第2のスピントランジスタ3のVhighノード32が同電位であるので、CMOSトランジスタによりインバータ回路を構成する場合と比べて、構成が簡略化され、製造コストが削減される。
[第4の実施の形態]
第4の実施の形態は、Vsn=Vhigh及びVsp=Vlowとする点で上記の各実施の形態と異なっている。
第4の実施の形態は、Vsn=Vhigh及びVsp=Vlowとする点で上記の各実施の形態と異なっている。
図8は、第4の実施の形態に係る集積回路の概略図である。この集積回路1は、端子10aが第2のスピントランジスタ3のVhighノード32の端子32aに接続されている。また、この集積回路1は、端子10bが第1のスピントランジスタ2のVlowノード22の端子22aに接続されている。よって、Vsn=Vhigh及びVsp=Vlowが成立する。なお、チャネル長L1、L2は、第3の実施の形態と同じであるものとする。ただし、簡単のため、1<n<3であるものとする。
Vsn=Vhigh及びVsp=Vlowを用いると、上記に記載の式(5)〜(8)より、以下の式が導かれる。
式(13)は、絶対値の等しい電位差により、第1及び第2のスピントランジスタ2、3のオフ状態を作り出すことを示している。この式(13)及び(14)により、チャネル長に応じたデジタル信号Vlow、Vhigh、基板電位Vsn、Vsp、電圧Vn on、Vn off、Vp on、Vp offが求められる。
また、本実施の形態に係る集積回路1の動作は、チャネル長L1、L2を第3の実施の形態と同じチャネル長にしたことから、第3の実施の形態と同様である。よって、本実施の形態に係る集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第4の実施の形態の効果)
第4の実施の形態に係る集積回路1は、絶対値が等しい電圧(−Vn off=Vp off)で動作するので、CMOS回路によりインバータ回路を構成する場合と比べて、オン電流密度の偏りを小さくすることができる。
第4の実施の形態に係る集積回路1は、絶対値が等しい電圧(−Vn off=Vp off)で動作するので、CMOS回路によりインバータ回路を構成する場合と比べて、オン電流密度の偏りを小さくすることができる。
[第5の実施の形態]
第5の実施の形態は、第1のスピントランジスタ2のドレイン領域と第2のスピントランジスタ3のドレイン領域を共用する点で上記の各実施の形態と異なっている。
第5の実施の形態は、第1のスピントランジスタ2のドレイン領域と第2のスピントランジスタ3のドレイン領域を共用する点で上記の各実施の形態と異なっている。
図9は、第5の実施の形態に係る集積回路の概略図である。この集積回路1は、図9に示すように、基板電位VsnとVspが同じであることから、上記の各実施の形態における素子分離領域4を省略することが可能となる。よって、この集積回路1は、図9に示すように、第1のスピントランジスタ2のドレイン領域と、第2のスピントランジスタ3のドレイン領域を一体としたドレイン領域6を備えている。
このドレイン領域6は、例えば、Vlowノード22、32と同じ材料を用いて形成される。
また、出力ノード6は、例えば、端子6aを有する。この端子6aは、Voutを出力する。
半導体基板10は、端子10aを有する。この端子10aは、第1のスピントランジスタ2のVlowノード22の端子22aと接続されている。よって、Vlow=Vsn=Vspが成立する。
Vlow=Vsn=Vspを用いると、上記に記載の式(9)及び(10)が導かれる。この式(9)及び(10)により、チャンネル長に応じたデジタル信号Vlow、Vhigh、基板電位Vsn、Vsp、電圧Vn on、Vn off、Vp on、Vp offが求められる。
以下に、本実施の形態に係る集積回路1の動作について説明する。
(動作)
以下では、チャネル長L1、L2は、第3の実施の形態と同じであるものとする。ただし、簡単のため、1<n<3であるものとする。まず、Vin=Vlowの場合を説明する。
以下では、チャネル長L1、L2は、第3の実施の形態と同じであるものとする。ただし、簡単のため、1<n<3であるものとする。まず、Vin=Vlowの場合を説明する。
(Vin=Vlowの場合)
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル24と出力ノード6の境界に到達する。
到達した電子5は、出力ノード6の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
一方、スピン偏極した電子5が、第2のスピントランジスタ3の出力ノード6から2DEGチャネル34に注入される。
この電子5は、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、π<θ<3πの範囲内で歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向とπ<θ<3πの範囲内で異なるスピン方向となっているので、境界を透過する。
よって、集積回路1は、Vin=Vlowの場合、第1のスピントランジスタ2には電流が流れず、第2のスピントランジスタ3には電流が流れるので、Voutからは、出力ノード6に入力するVhighが出力される。
(Vin=Vhighの場合)
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル24と出力ノード6の境界に到達する。
到達した電子5は、出力ノード6の大多数スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
一方、スピン偏極した電子5が、出力ノード6から2DEGチャネル34に注入される。
この電子5は、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、角度3πの歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向と角度3π異なるスピン方向となっているので、境界で反射する。
よって、集積回路1は、Vin=Vhighの場合、第1のスピントランジスタ2には電流が流れ、第2のスピントランジスタ3には電流が流れないので、Voutからは、第1のスピントランジスタ2のVlowノード22に入力するVlowが出力される。
従って、集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第5の実施の形態の効果)
第5の実施の形態に係る集積回路1は、基板電位Vsn、Vspが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
第5の実施の形態に係る集積回路1は、基板電位Vsn、Vspが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
[第6の実施の形態]
第6の実施の形態は、基板電位を第2のスピントランジスタ3のVhighノード32の電位と同電位とする点で、第5の実施の形態と異なっている。
第6の実施の形態は、基板電位を第2のスピントランジスタ3のVhighノード32の電位と同電位とする点で、第5の実施の形態と異なっている。
図10は、第6の実施の形態に係る集積回路の概略図である。この集積回路1は、図10に示すように、端子10aが、第2のスピントランジスタ3のVhighノード32の端子32aに接続されている。よって、Vsn=Vsp=Vhighである。よって、上記に記載の式(10)及び(11)により、チャネル長に応じたデジタル信号Vlow、Vhigh、基板電位Vsn、Vsp、電圧Vn on、Vn off、Vp on、Vp offが求められる。
以下に、本実施の形態に係る集積回路1の動作を説明する。
(Vin=Vlowの場合)
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVlowが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル24と出力ノード6の境界に到達する。
到達した電子5は、出力ノード6の大多数スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
一方、スピン偏極した電子5が、第2のスピントランジスタ3の出力ノード6から2DEGチャネル34に注入される。
この電子5は、2DEGチャネル34内の実効磁場によってz軸を中心にπ<θ<3πの範囲内で歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向とπ<θ<3πの範囲内で異なるスピン方向となっているので、境界を透過する。
よって、集積回路1は、Vin=Vlowの場合、第1のスピントランジスタ2には電流が流れず、第2のスピントランジスタ3には電流が流れるので、Voutからは、第2のスピントランジスタ3のVhighノード32に入力するVhighが出力される。
(Vin=Vhighの場合)
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
まず、VinとしてVhighが、第1のスピントランジスタ2のゲート電極26、及び第2のスピントランジスタ3のゲート電極36に入力する。
スピン偏極した電子5が、第1のスピントランジスタ2のVlowノード22から2DEGチャネル24に注入される。
この電子5は、2DEGチャネル24内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル24と出力ノード6の境界に到達する。
到達した電子5は、出力ノード6の大多数スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
一方、スピン偏極した電子5が、第2のスピントランジスタ3の出力ノード6から2DEGチャネル34に注入される。
この電子5は、2DEGチャネル34内の実効磁場によってz軸を中心に、例えば、角度3πの歳差運動を行い、2DEGチャネル34とVhighノード32の境界に到達する。
到達した電子5は、Vhighノード32の大多数スピンの方向と角度3π異なるスピン方向となっているので、境界で反射する。
よって、集積回路1は、Vin=Vhighの場合、第1のスピントランジスタ2には電流が流れ、第2のスピントランジスタ3には電流が流れないので、Voutからは、第1のスピントランジスタ2のVlowノード22に入力するVlowが出力される。
従って、集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第6の実施の形態の効果)
第6の実施の形態に係る集積回路1は、基板電位Vsn、Vspが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
第6の実施の形態に係る集積回路1は、基板電位Vsn、Vspが等しいことから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくすることができる。
[第7の実施の形態]
第7の実施の形態は、Vsn=Vsp=GNDとした点で上記の他の実施の形態と異なっている。
第7の実施の形態は、Vsn=Vsp=GNDとした点で上記の他の実施の形態と異なっている。
図11は、第7の実施の形態に係る集積回路の概略図である。本実施の形態に係る集積回路1は、図11に示すように、第1の実施の形態の集積回路の端子10a及び端子10bをGNDに接続したものである。よって、上記の式(5)〜(8)により、Vlow=Vn off、Vlow=Vp on、Vhigh=Vn on、及びVhigh=Vp offが成り立つ。従って、例えば、デジタル信号Vlow、Vhighを設定することで、電圧Vn on、Vn off、Vp on、Vp offを同時に設定することができる。
本実施の形態に係る集積回路1の動作は、基板電位をVsn=Vsp=GNDとした以外は第1の実施の形態と同じであるので、その動作も第1の実施の形態と同様である。従って、本実施の形態に係る集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第7の実施の形態の効果)
第7の実施の形態に係る集積回路1は、基板電位をVsn=Vsp=GNDとすることで、デジタル信号Vlow、Vhigh、電圧Vn on、Vn off、Vp on、Vp offを容易に設定することができる。
第7の実施の形態に係る集積回路1は、基板電位をVsn=Vsp=GNDとすることで、デジタル信号Vlow、Vhigh、電圧Vn on、Vn off、Vp on、Vp offを容易に設定することができる。
[第8の実施の形態]
第8の実施の形態は、第5の実施の形態に係る集積回路の基板電位をGNDに接続した点で上記の各実施の形態と異なっている。
第8の実施の形態は、第5の実施の形態に係る集積回路の基板電位をGNDに接続した点で上記の各実施の形態と異なっている。
図12は、第8の実施の形態に係る集積回路の概略図である。第8の実施の形態に係る集積回路1は、図12に示すように、第5の実施の形態に係る集積回路の端子10aをGNDに接続したものである。よって、第7の実施の形態と同様に、上記の式(5)〜(8)により、Vlow=Vn off、Vlow=Vp on、Vhigh=Vn on、及びVhigh=Vp offが成り立つ。従って、例えば、デジタル信号Vlow、Vhighを設定することで、電圧Vn on、Vn off、Vp on、Vp offを同時に設定することができる。
本実施の形態に係る集積回路1の動作は、基板電位をVsn=Vsp=GNDとした以外は第5の実施の形態と同じであるので、その動作も第5の実施の形態と同様である。従って、本実施の形態に係る集積回路1は、VinとしてVlowが入力すると、VoutとしてVhighを出力し、VinとしてVhighが入力すると、VoutとしてVlowを出力するインバータ回路を構成している。
(第8の実施の形態の効果)
第8の実施の形態に係る集積回路1は、基板電位をVsn=Vsp=GNDとすることから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくできると共に、デジタル信号Vlow、Vhigh、電圧Vn on、Vn off、Vp on、Vp offを容易に設定することができる。
第8の実施の形態に係る集積回路1は、基板電位をVsn=Vsp=GNDとすることから、素子分離領域を必要とせず、素子分離領域を必要とする集積回路に比べて、設置のための面積を小さくできると共に、デジタル信号Vlow、Vhigh、電圧Vn on、Vn off、Vp on、Vp offを容易に設定することができる。
[第9の実施の形態]
第9の実施の形態は、スピントランジスタで構成した相補型回路を用いてNAND回路を構成する点で上記の他の実施の形態と異なっている。
第9の実施の形態は、スピントランジスタで構成した相補型回路を用いてNAND回路を構成する点で上記の他の実施の形態と異なっている。
(NAND回路100aの構成)
図13(a)は、第9の実施の形態に係るNAND回路の概略図であり、(b)は、NAND回路の論理演算表である。本実施の形態に係るNAND回路100aは、素子分離領域4を挟んでスピントランジスタで構成された第1の素子101及び第2の素子102が電源電圧Vlowと電源電圧Vhighの間に直列に接続されている。
図13(a)は、第9の実施の形態に係るNAND回路の概略図であり、(b)は、NAND回路の論理演算表である。本実施の形態に係るNAND回路100aは、素子分離領域4を挟んでスピントランジスタで構成された第1の素子101及び第2の素子102が電源電圧Vlowと電源電圧Vhighの間に直列に接続されている。
第1の素子101は、図13(a)に示すように、Vlowノード200、中間ノード201b及び出力ノード202bが、それぞれのチャネル長がL1となるように半導体基板10に並んで形成されている。Vlowノード200と中間ノード201bの間には、チャネル長がL1の2DEGチャネル203が形成され、中間ノード201bと出力ノード202bの間には、チャネル長がL1の2DEGチャネル204が形成されている。
2DEGチャネル203の上方には、半導体層205及びゲート絶縁膜207を挟んでゲート電極209が形成されている。
2DEGチャネル204の上方には、半導体層206及びゲート絶縁膜208を挟んでゲート電極210が形成されている。
Vlowノード200は、端子200aを有し、電源回路から電源電圧Vlowが供給される。出力ノード202bは、端子202aを有する。
ゲート電極209は、端子209aを有する。ゲート電極210は、端子210aを有する。
第1の素子101の基板電位V1は、接地されている。
第2の素子102は、図13(a)に示すように、Vhighノード300b、出力ノード301b及びVhighノード302が、それぞれチャネル長がL2となるように半導体基板10に並んで形成されている。Vhighノード300bと中間ノード301の間には、チャネル長がL2の2DEGチャネル303が形成され、出力ノード301bとVhighノード302の間には、チャネル長がL2の2DEGチャネル304が形成されている。
2DEGチャネル303の上方には、半導体層305及びゲート絶縁膜307を挟んでゲート電極309が形成されている。
2DEGチャネル304の上方には、半導体層306及びゲート絶縁膜308を挟んでゲート電極310が形成されている。
Vhighノード300bは、端子300aを有する。出力ノード301bは、端子301aを有し、第1の素子101の出力ノード202bの端子202aに接続され、Voutを出力する。Vhighノード302は、端子302aを有し、電源回路から電源電圧Vhighが供給される。この端子302aは、Vhighノード300bの端子300aと第2の素子102の半導体基板10の端子102aとに接続されている。
ゲート電極309は、端子309aを有する。この端子309aは、第1の素子101のゲート電極210の端子210aと接続され、デジタル信号Vin2が入力する。ゲート電極310は、端子310aを有する。この端子310aは、第1の素子101のゲート電極209の端子209aと接続され、デジタル信号Vin1が入力する。
第2の素子102の基板電位V2は、接地されている。
以下に、図13(b)に示す論理演算表に基づいてNAND回路100aの動作について説明する。
(動作)
以下では、第1の素子101のチャネル長L1をL、第2の素子102のチャネル長L2をL/2とする。つまり、ゲート電極に電圧Vlowが印加された場合、チャネル長L1を有する2DEGチャネルを走行する電子5は、例えば、角度πの歳差運動を行う。また、ゲート電極に電圧Vhighが印加された場合、チャネル長L1を有する2DEGチャネルを走行する電子5は、例えば、角度2πの歳差運動を行う。また、ゲート電極に電圧Vlowが印加された場合、チャネル長L2を有する2DEGチャネルを走行する電子5は、例えば、角度π/2歳差運動を行う。また、ゲート電極に電圧Vhighが印加された場合、チャネル長L2を有する2DEGチャネルを走行する電子5は、例えば、角度πの歳差運動を行う。
以下では、第1の素子101のチャネル長L1をL、第2の素子102のチャネル長L2をL/2とする。つまり、ゲート電極に電圧Vlowが印加された場合、チャネル長L1を有する2DEGチャネルを走行する電子5は、例えば、角度πの歳差運動を行う。また、ゲート電極に電圧Vhighが印加された場合、チャネル長L1を有する2DEGチャネルを走行する電子5は、例えば、角度2πの歳差運動を行う。また、ゲート電極に電圧Vlowが印加された場合、チャネル長L2を有する2DEGチャネルを走行する電子5は、例えば、角度π/2歳差運動を行う。また、ゲート電極に電圧Vhighが印加された場合、チャネル長L2を有する2DEGチャネルを走行する電子5は、例えば、角度πの歳差運動を行う。
(Vin1=Vlow、Vin2=Vlowの場合)
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル203と中間ノード201bの境界に達する。
到達した電子5は、中間ノード201bの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子5は、中間ノード201bを透過できないので、第1の素子101には、電流が流れない。
一方、スピン偏極した電子5が、第2の素子102の出力ノード301bから2DEGチャネル303及び2DEGチャネル304に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル303とVhighノード300bの境界に到達する。歳差運動の角度がπ/2であるのは、第2の素子102のチャネル長L2が、第1の素子101のチャネル長L1の半分の長さであることよる。
到達した電子5は、Vhighノード300bの大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。
また、電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。つまり、出力ノード301bは、電位がVhighとなる。
よって、集積回路1は、Vin1=Vlow、Vin2=Vlowの場合、第1の素子101には電流が流れず、第2の素子102には電流が流れるので、Voutからは、Vhighが出力される。
(Vin1=Vlow、Vin2=Vhighの場合)
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル203と中間ノード201bの境界に達する。
到達した電子5は、中間ノード201bの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、電子5は、中間ノード201bを透過できないので、第1の素子101には、電流が流れない。
一方、スピン偏極した電子5が、第2の素子102の出力ノード301bから2DEGチャネル303及び2DEGチャネル304に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル303とVhighノード300bの境界に到達する。
到達した電子5は、Vhighノード300bの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
また、電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。つまり、出力ノード301bは、電位がVhighとなる。
よって、集積回路1は、Vin1=Vlow、Vin2=Vlowの場合、第1の素子101には電流が流れず、第2の素子102には電流が流れるので、Voutからは、Vhighが出力される。
(Vin1=Vhigh、Vin2=Vlowの場合)
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル203と中間ノード201bの境界に達する。
到達した電子5は、中間ノード201bの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
続いて、スピン偏極した電子5が、第1の素子101の中間ノード201bから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル204と出力ノード202bの境界に達する。
到達した電子5は、出力ノード202bの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第1の素子101には、電流が流れない。
一方、スピン偏極した電子5が、第2の素子102の出力ノード301bから2DEGチャネル303及び2DEGチャネル304に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル303とVhighノード300bの境界に到達する。
到達した電子5は、Vhighノード300bの大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。
また、電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、出力ノード301bとVhighノード300b間には、電流が流れるので、出力ノード301bの電位はVhighとなる。
よって、集積回路1は、Vin1=Vhigh、Vin2=Vlowの場合、第1の素子101には電流が流れず、第2の素子102の出力ノード301bとVhighノード302間に電流が流れるので、Voutからは、Vhighが出力される。
(Vin1=Vhigh、Vin2=Vhighの場合)
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル203と中間ノード201bの境界に達する。
到達した電子5は、中間ノード201bの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
続いて、スピン偏極した電子5が、第1の素子101の中間ノード201bから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル204と出力ノード202bの境界に達する。
到達した電子5は、出力ノード202bの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード202bは、電位がVlowとなる。
一方、スピン偏極した電子5が、第2の素子102の出力ノード301bから2DEGチャネル303及び2DEGチャネル304に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル303とVhighノード300bの境界に到達する。
到達した電子5は、出力ノード300cの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。
また、電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。つまり、第2の素子102には、電流が流れない。
よって、集積回路1は、Vin1=Vhigh、Vin2=Vhighの場合、第1の素子101に電流が流れ、第2の素子102には電流が流れないので、Voutからは、Vlowが出力される。
従って、NAND回路100aは、図13(b)に示す論理演算表を満足するので、NAND回路を構成している。
(第9の実施の形態の効果)
第9の実施の形態に係るNAND回路100aは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOSトランジスタにより構成されたNAND回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
第9の実施の形態に係るNAND回路100aは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOSトランジスタにより構成されたNAND回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
[第10の実施の形態]
第10の実施の形態は、スピントランジスタで構成した相補型回路を用いてNOR回路を構成する点で上記の他の実施の形態と異なっている。
第10の実施の形態は、スピントランジスタで構成した相補型回路を用いてNOR回路を構成する点で上記の他の実施の形態と異なっている。
(NOR回路100bの構成)
図14(a)は、第9の実施の形態に係るNOR回路の概略図であり、(b)は、NOR回路の論理演算表である。本実施の形態に係るNOR回路100bは、第9の実施の形態に係るNAND回路100aと、基本構成は同じであるが、端子の接続が異なっている。本実施の形態では、主に、第9の実施の形態と異なる点について説明する。
図14(a)は、第9の実施の形態に係るNOR回路の概略図であり、(b)は、NOR回路の論理演算表である。本実施の形態に係るNOR回路100bは、第9の実施の形態に係るNAND回路100aと、基本構成は同じであるが、端子の接続が異なっている。本実施の形態では、主に、第9の実施の形態と異なる点について説明する。
第1の素子101は、図14(a)に示すように、電源回路からVlowノード200に電源電圧Vlowが供給される。また、Vlowノード200の端子200aは、Vlowノード202cの端子202aと接続されている。出力ノード201cの端子201aは、第2の素子102の出力ノード300cの端子300aと接続されている。また、基板電位V1は接地されている。
第2の素子102は、電源回路からVhighノード302に電源電圧Vhighが供給される。また、基板電位V2は、接地されている。
以下に、図14(b)に示す論理演算表に基づいてNOR回路100bの動作について説明する。
(動作)
以下では、第1の素子101のチャネル長L1をL、第2の素子102のチャネル長L2をL/2とする。
以下では、第1の素子101のチャネル長L1をL、第2の素子102のチャネル長L2をL/2とする。
(Vin1=Vlow、Vin2=Vlowの場合)
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル203と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
また、スピン偏極した電子5が、第1の素子101のVlowノード202cから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル204と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。つまり、第1の素子101には、電流が流れない。
一方、スピン偏極した電子5が、第2の素子102の出力ノード300cから2DEGチャネル303に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル303と中間ノード301cの境界に到達する。
到達した電子5は、中間ノード301cの大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。
続いて、スピン偏極した電子5が、第2の素子102の中間ノード301cから2DEGチャネル304に注入される。
この電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。つまり、出力ノード300cは、電位がVhighとなる。
よって、集積回路1は、Vin1=Vlow、Vin2=Vlowの場合、第1の素子101には電流が流れず、第2の素子102には電流が流れるので、Voutからは、Vhighが出力される。
(Vin1=Vlow、Vin2=Vhighの場合)
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVlowが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル203と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界で反射する。
また、スピン偏極した電子5が、第1の素子101のVlowノード202cから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル204と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード201cは、電位がVlowとなる。
一方、スピン偏極した電子5が、第2の素子102の出力ノード300cから2DEGチャネル303に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル303と中間ノード301cの境界に到達する。
到達した電子5は、中間ノード301cの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第2の素子102には、電流が流れない。
よって、集積回路1は、Vin1=Vlow、Vin2=Vhighの場合、第1の素子101には電流が流れ、第2の素子102には電流が流れないので、Voutからは、Vlowが出力される。
(Vin1=Vhigh、Vin2=Vlowの場合)
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVlowが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル203と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
また、スピン偏極した電子5が、第1の素子101のVlowノード202cから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル204とVlowノード202cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。しかし、Vlowノード200と出力ノード201c間には電流が流れるので、出力ノード201cの電位はVlowとなる。
一方、スピン偏極した電子5が、第2の素子102の出力ノード300cから2DEGチャネル303に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度π/2の歳差運動を行い、2DEGチャネル303と中間ノード301cの境界に到達する。
到達した電子5は、中間ノード301cの大多数スピンの方向と角度π/2異なるスピン方向となっているので、境界を透過する。
続いて、スピン偏極した電子5が、第2の素子102の中間ノード301cから2DEGチャネル304に注入される。
この電子5は、2DEGチャネル304内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル304とVhighノード302の境界に到達する。
到達した電子5は、Vhighノード302の大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第2の素子102には、電流が流れない。
よって、集積回路1は、Vin1=Vhigh、Vin2=Vlowの場合、第1の素子101には電流が流れ、第2の素子102には電流が流れないので、Voutからは、Vlowが出力される。
(Vin1=Vhigh、Vin2=Vhighの場合)
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
まず、Vin1としてVhighが、第1の素子101のゲート電極209、及び第2の素子102のゲート電極310に入力する。また、Vin2としてVhighが、第1の素子101のゲート電極210、及び第2の素子102のゲート電極309に入力する。
スピン偏極した電子5が、第1の素子101のVlowノード200から2DEGチャネル203に注入される。
この電子5は、2DEGチャネル203内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル203と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。
また、スピン偏極した電子5が、第1の素子101のVlowノード202cから2DEGチャネル204に注入される。
この電子5は、2DEGチャネル204内の実効磁場によってz軸を中心に、例えば、角度2πの歳差運動を行い、2DEGチャネル204と出力ノード201cの境界に達する。
到達した電子5は、出力ノード201cの大多数電子スピンの方向と角度2π異なるスピン方向となっているので、境界を透過する。つまり、出力ノード201cは、電位がVlowとなる。
一方、スピン偏極した電子5が、第2の素子102の出力ノード300cから2DEGチャネル303に注入される。
この電子5は、2DEGチャネル303内の実効磁場によってz軸を中心に、例えば、角度πの歳差運動を行い、2DEGチャネル303と中間ノード301cの境界に到達する。
到達した電子5は、中間ノード301cの大多数スピンの方向と角度π異なるスピン方向となっているので、境界を反射する。よって、第2の素子102は、電流が流れない。
よって、集積回路1は、Vin1=Vhigh、Vin2=Vhighの場合、第1の素子101には電流が流れ、第2の素子102には電流が流れないので、Voutからは、Vlowが出力される。
従って、NOR回路100aは、図14(b)に示す論理演算表を満足するので、NOR回路を構成している。
(第10の実施の形態の効果)
第10の実施の形態に係るNOR回路100bは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOSトランジスタにより構成されたNOR回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
第10の実施の形態に係るNOR回路100bは、異なるチャネル長を有するスピントランジスタを直列に接続することにより構成されるため、CMOSトランジスタにより構成されたNOR回路と比べて、p型及びn型トランジスタを作り分ける必要がなく、製造工程が少なくなり、製造コストが低減する。
以上説明した各実施の形態によれば、異なるチャネル長を有するスピントランジスタを用いて論理演算回路を形成することができる。
また、以上説明した各実施の形態によれば、ソース領域及びドレイン領域を強磁性体によって形成するので、ゲートリークやDIBL(障壁低下効果:Drain Induced-Barrier Lowering)等の短チャンネル効果、及び短チャンネル効果を抑制するために生じるGIDL(接合リーク電流:Gate Induced Drain Leakage)等を防止することができる。各実施の形態に係る集積回路1は、第1及び第2のスピントランジスタ2、3をオン、オフするためのVhigh及びVlowの幅が小さくてすむので、低消費電力となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1…集積回路、2…第1のスピントランジスタ、2a…スピントランジスタ、3…第2のスピントランジスタ、22a…ソース領域、22、200、202c…Vlowノード、32、300a、302…Vhighノード、201a、301c…中間ノード、23、33、201c、202a、300c、301a…出力ノード、24、34、203、204、303、304…2DEGチャネル、26、36、209、210、309、310…ゲート電極、Vsn、Vsp、V1、V2…基板電位、L、L1、L2…チャネル長
Claims (5)
- 第1のチャネル長を有する第1のスピントランジスタと、
前記第1のチャネル長とは異なる第2のチャネル長を有する第2のスピントランジスタと、
を直列に接続した回路を含む集積回路。 - 前記第1のスピントランジスタは、第1の電圧が供給される第1のノード、前記第1のノードと離れて形成される第2のノード、前記第1のノードと前記第2のノードの間に形成される第1のチャネル領域、及び前記第1のチャネルの上方に形成される第1のゲート電極を有し、
前記第2のスピントランジスタは、第2の電圧が供給される第3のノード、前記第3のノードと離れて形成される第4のノード、前記第3のノードと前記第4のノードの間に形成される第2のチャネル領域、及び前記第2のチャネル領域の上方に形成される第2のゲート電極を有し、
前記第1及び第2のゲート電極が電気的に接続され、前記第1のスピントランジスタの基板電位、前記第2のスピントランジスタの基板電位、及び前記第1のノード又は前記第3のノードの電位、が同電位である請求項1に記載の集積回路。 - 前記第1のスピントランジスタは、第1の電圧が供給される第1のノード、前記第1のノードと離れて形成される第2のノード、前記第1のノードと前記第2のノードの間に形成される第1のチャネル領域、及び前記第1のチャネルの上方に形成される第1のゲート電極を有し、
前記第2のスピントランジスタは、第2の電圧が供給される第3ののノード、前記第3のノードと離れて形成される第4のノード、前記第3のノードと前記第4のノードの間に形成される第2のチャネル領域、及び前記第2のチャネル領域の上方に形成される第2のゲート電極を有し、
前記第1及び第2のゲート電極が電気的に接続され、前記第1のスピントランジスタの基板電位と前記第3のノードの電位が同電位であり、前記第2のスピントランジスタの基板電位と前記第1のノードの電位が同電位である請求項1に記載の集積回路。 - 第1の電圧が供給される第1のノードと、前記第1のノードと離れて形成される第2のノードと、前記第1のノードと前記第2のノードの間に形成され、第1のチャネル長を有する第1のチャネル領域と、第1のゲート電極と、を備える第1のスピントランジスタと、
前記第1のスピントランジスタの前記第2のノードを共用し、第2の電圧が供給される第3のノードと、前記第2のノードと前記第3のノードの間に形成され、前記第1のチャネル長と異なる第2のチャネル長を有する第2のチャネル領域と、第2のゲート電極と、を備える第2のスピントランジスタと、
を含む集積回路。 - 前記第1及び第2のゲート電極が電気的に接続され、前記第1のスピントランジスタの基板電位、前記第2のスピントランジスタの基板電位、及び前記第1のノード又は前記第3のノードの電位、が同電位である請求項4に記載の集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208272A JP2012064798A (ja) | 2010-09-16 | 2010-09-16 | 集積回路 |
US13/230,066 US20120068235A1 (en) | 2010-09-16 | 2011-09-12 | Integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010208272A JP2012064798A (ja) | 2010-09-16 | 2010-09-16 | 集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012064798A true JP2012064798A (ja) | 2012-03-29 |
Family
ID=45816955
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010208272A Withdrawn JP2012064798A (ja) | 2010-09-16 | 2010-09-16 | 集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120068235A1 (ja) |
JP (1) | JP2012064798A (ja) |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6741494B2 (en) * | 1995-04-21 | 2004-05-25 | Mark B. Johnson | Magnetoelectronic memory element with inductively coupled write wires |
US5654566A (en) * | 1995-04-21 | 1997-08-05 | Johnson; Mark B. | Magnetic spin injected field effect transistor and method of operation |
US5847993A (en) * | 1997-06-23 | 1998-12-08 | Xilinx, Inc. | Non-volatile programmable CMOS logic cell and method of operating same |
US7339818B2 (en) * | 2004-06-04 | 2008-03-04 | Micron Technology, Inc. | Spintronic devices with integrated transistors |
US7626236B2 (en) * | 2005-06-28 | 2009-12-01 | Purdue Research Foundation | Transistor including paramagnetic impurities and having anti-parallel ferromagnetic contacts |
JP4455558B2 (ja) * | 2006-09-08 | 2010-04-21 | 株式会社東芝 | スピンmosfet |
KR20100044330A (ko) * | 2008-10-22 | 2010-04-30 | 강희전 | 야외용 대기실 |
JP5155907B2 (ja) * | 2009-03-04 | 2013-03-06 | 株式会社東芝 | 磁性膜を用いた信号処理デバイスおよび信号処理方法 |
JP5326841B2 (ja) * | 2009-06-10 | 2013-10-30 | Tdk株式会社 | スピン伝導素子 |
-
2010
- 2010-09-16 JP JP2010208272A patent/JP2012064798A/ja not_active Withdrawn
-
2011
- 2011-09-12 US US13/230,066 patent/US20120068235A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20120068235A1 (en) | 2012-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8125247B2 (en) | Complementary spin transistor logic circuit | |
KR101016437B1 (ko) | 스핀 축적과 확산을 이용한 다기능 논리 소자 | |
JP2014525144A (ja) | トンネル電界効果トランジスタ | |
JP2008166689A (ja) | 漏れ磁場を用いたスピントランジスタ | |
US8058676B2 (en) | Spin transistor using double carrier supply layer structure | |
JP2009188230A (ja) | 半導体装置 | |
JP2015061045A (ja) | スピンmosfet | |
JP5260810B1 (ja) | 整流装置、トランジスタおよび整流方法 | |
Trommer et al. | Reconfigurable germanium transistors with low source-drain leakage for secure and energy-efficient doping-free complementary circuits | |
KR20200094869A (ko) | FinFET 소자 | |
JP6268007B2 (ja) | 半導体装置 | |
KR101084020B1 (ko) | 이중 전하 공급층 구조를 이용한 스핀 트랜지스터 | |
JP2012064798A (ja) | 集積回路 | |
JP2012069757A (ja) | 集積回路 | |
US11398473B2 (en) | Semiconductor device | |
Purches et al. | A planar Al-Si Schottky barrier metal–oxide–semiconductor field effect transistor operated at cryogenic temperatures | |
Yoon et al. | Sub-10 nm Ge/GaAs heterojunction-based tunneling field-effect transistor with vertical tunneling operation for ultra-low-power applications | |
US9831245B1 (en) | Complementary logic device using spin-orbit interaction difference and method for manufacturing the same | |
US10622490B2 (en) | Reconfigurable logic device using electrochemical potential | |
CN107078099A (zh) | 肖特基钳位的射频开关 | |
Inokuchi et al. | Reconfigurable characteristics of spintronics-based MOSFETs for nonvolatile integrated circuits | |
JP5092626B2 (ja) | スピントランジスタ | |
JPS5931072A (ja) | 高移動度電界効果トランジスタ | |
KR101041372B1 (ko) | InSb 기반 스위칭 소자 및 그의 형성 방법 | |
JP2011243716A (ja) | スピントランジスタ及び集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20131203 |