JP2012058876A - 記憶処理装置 - Google Patents
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Abstract
【課題】適切に待機電力を抑制する。
【解決手段】NAS10は、ハードウェアの構成において、OSI参照モデルの物理層の処理を行うPHYチップ102と、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行うSOC104とが別々に設けられている。待機状態の場合であって、スイッチ107−1がオンの状態である場合には、NAS10の電源をPC20の電源に連動させ、NAS10を稼動状態に遷移させるために、SOC104及びNAS10の各部に電力が供給される。
【選択図】図2
【解決手段】NAS10は、ハードウェアの構成において、OSI参照モデルの物理層の処理を行うPHYチップ102と、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行うSOC104とが別々に設けられている。待機状態の場合であって、スイッチ107−1がオンの状態である場合には、NAS10の電源をPC20の電源に連動させ、NAS10を稼動状態に遷移させるために、SOC104及びNAS10の各部に電力が供給される。
【選択図】図2
Description
本発明は、記憶媒体を接続可能であって、通信ネットワークを介して他の機器に接続可能である記憶処理装置に関する。
近年、NAS(Network Attached Storage)と称される記憶処理装置が普及しつつある。NASは、複数のハードディスクを接続可能であり、当該ハードディスクに映像や音声等の様々なコンテンツデータを記憶させることができる。NASは、端末装置からのコンテンツデータの要求を、ネットワークを介して受信すると、要求されたコンテンツデータを、ネットワークを介して端末装置へ送信する。端末装置では、受信されたコンテンツデータの再生が行われる。
ところで、近年、地球温暖化対策等の観点から各種の電気機器の待機電力を抑制することが求められている。例えば、欧州共同体では、EuP指令と称する環境配慮設計に関する指令が存在する。
待機電力を抑制するために、例えば、特許文献1に記載のデータ処理装置は、省電力状態が解除された後に受信されたデータが所定の種類のデータである場合には、再び、省電力状態に移行する。
NASも電気機器であるため、待機電力の抑制が要求されるが、発明者による各種の実験によれば、現状のNASの回路構成では、必ずしも適切に待機電力を抑制できない。
上記問題点に鑑み、本発明は、適切に待機電力を抑制した記憶処理装置を提供することを目的とする。
上述した課題を解決するために、本発明は以下のような特徴を有している。
本発明の特徴は、記憶媒体(ハードディスク122、ハードディスク124)を接続可能であって、通信ネットワーク(通信ネットワーク60)を介して他の機器(パーソナルコンピュータ20)に接続可能である記憶処理装置(NAS10)であって、電源装置(主電源装置106)と、OSI参照モデルの物理層の処理を行う物理層デバイス(PHYチップ102)と、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行う通信制御用デバイス(SOC104)と、前記記憶処理装置の電源のオンオフを行うスイッチ装置(スイッチ107−1)と、前記スイッチ装置の状態に応じて、前記電源装置からの電力を前記通信制御用デバイスへ供給する制御と、供給しない制御とを選択的に行う電源制御用デバイス(電源制御ユニット101)とを備えることを要旨とする。
このような記憶処理装置は、ハードウェアの構成において、OSI参照モデルの物理層の処理を行う物理層デバイスと、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行う通信制御用デバイスとが別々に設けられており、スイッチ装置の状態に応じて、通信制御用デバイスに電力を供給する制御と、供給しない制御とを選択的に行うようにすることで、待機電力の抑制が可能となる。
本発明の特徴は、前記物理層デバイスに電力が供給され、且つ、前記電源制御用デバイスにより前記電源装置からの電力を前記通信制御用デバイスへ供給しない制御が行われている間に、前記スイッチ装置が前記記憶処理装置の電源をオフにする状態からオンにする状態に切り替わった場合に、前記電源制御用デバイスは、前記通信制御用デバイスに電力を供給する制御に切り替えることを要旨とする。
本発明の特徴は、前記スイッチ装置は、自身が前記記憶処理装置の電源をオフにする状態であるか、オンにする状態であるかを示す状態信号を前記電源制御用デバイスへ送信することを要旨とする。
本発明の特徴は、前記電源制御用デバイスは、外部機器からの情報、及び、前記スイッチ装置又は前記記憶処理装置が有する他のスイッチ装置(スイッチ107−2)の操作状態の何れかに基づいて、前記電源装置からの電力を前記通信制御用デバイスへ供給する制御と、供給しない制御とを行うか否かを決定することを要旨とする。
本発明によれば、適切に待機電力を抑制できる。
次に、図面を参照して、本発明の実施形態を説明する。具体的には、コンテンツ配信システムの構成、NASの構成、NASの動作、作用・効果、その他の実施形態について説明する。以下の実施形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
(1)コンテンツ配信システムの構成
図1は、コンテンツ配信システムの全体概略構成図である。図1に示すコンテンツ配信システムは、記憶処理装置としてのNAS(Network Attached Storage)10と、他の機器としてのパーソナルコンピュータ(PC)20と、NAS10とPC20を接続する、LANケーブルによって構成される通信ネットワーク60とにより構成される。
図1は、コンテンツ配信システムの全体概略構成図である。図1に示すコンテンツ配信システムは、記憶処理装置としてのNAS(Network Attached Storage)10と、他の機器としてのパーソナルコンピュータ(PC)20と、NAS10とPC20を接続する、LANケーブルによって構成される通信ネットワーク60とにより構成される。
本実施形態のコンテンツ配信システムにおいて、NAS10は、画像や音声等のコンテンツデータを記憶し、通信ネットワーク60を介してPC20へ配信する。PC20は、受信したコンテンツデータを再生する。
(2)NASの構成
図2は、NAS10の構成図である。図2に示すように、NAS10は、記憶媒体であるハードディスク122及びハードディスク124を接続する。NAS10は、電源制御ユニット101と、PHYチップ102と、SOC(System On a Chip)104と、主電源装置106と、スイッチ107−1と、スイッチ107−2と、バス120とを含んで構成される。
図2は、NAS10の構成図である。図2に示すように、NAS10は、記憶媒体であるハードディスク122及びハードディスク124を接続する。NAS10は、電源制御ユニット101と、PHYチップ102と、SOC(System On a Chip)104と、主電源装置106と、スイッチ107−1と、スイッチ107−2と、バス120とを含んで構成される。
電源制御ユニット101、PHYチップ102、SOC104、スイッチ107−1及びスイッチ107−2は、バス120に接続されている。
電源制御ユニット101は、主電源装置106を制御する半導体チップである。PHYチップ102は、OSI参照モデルの物理層の処理を行う半導体チップである。PHYチップ102は、レジスタ103を備える。
SOC104は、OSI参照モデルのデータリンク層の処理とネットワーク層以上の何れかの層までの処理を行う半導体チップである。本実施形態では、SOC104は、データリンク層からアプリケーション層までの処理を行う。SOC104は、マイクロプロセッサ、メモリ、周辺機器であるハードディスク122及びハードディスク124とのインタフェース部等を1つの半導体チップに集積したものである。また、SOC104は、コンテンツデータを記憶するハードディスク122及びハードディスク124を接続する。
スイッチ107−1は、NAS10の電源のオンオフのために、利用者によって操作される操作部である。スイッチ107−2は、後述する電力供給判定モードの設定のために、利用者によって操作される操作部である。
電源制御ユニット101は、単一の半導体チップ又は複数の半導体チップにより構成される。電源制御ユニット101は、NAS10が待機状態及び稼動状態のいずれにおいても、主電源装置106から電力が供給されて作動する。
ここで、待機状態とは、NAS10内の図示しない電源コンセントが家庭用電源に接続され、電源装置108がNAS10内の各部に電力を供給可能な状態になってから、SOC104に電力が供給されるまでの間の状態を意味し、稼動状態とは、SOC104に電力が供給された後の状態を意味する。
NAS10内の図示しない電源コンセントが家庭用電源に接続され、NAS10が待機状態になると、電源制御ユニット101は、スイッチ107−1及びスイッチ107−2の状態を検出可能となる。
また、電源制御ユニット101は、SOC104に対する電力供給の要否、換言すれば、待機状態から稼動状態へ遷移することの要否を判定するためのモード(電力供給判定モード)を設定する。ここで、電力供給判定モードとは、PHYチップ102が受信ビット列と基準ビット列が一致するか否かを判定するモード(第1モード)と、電源制御ユニット101がスイッチ107−1のオンオフを判定するモード(第2モード)である。
具体的には、SOC104は、予め、稼動状態において、外部機器(例えばインターネットを介して接続されるパーソナルコンピュータ)からのモード設定情報を受信する。更に、SOC104は、受信したモード設定情報を、電源制御ユニット101へ送信する。電源制御ユニット101は、SOC104からのモード設定情報を受信すると、当該モード設定情報に基づいて、電力供給判定モードを第1モード又は第2モードを設定し、設定した電力供給判定モードの情報を電源制御ユニット101内の図示しないレジスタに記憶しておく。
その後、NAS10内の図示しない電源コンセントが家庭用電源から外され、再度、家庭用電源に接続されて、NAS10が待機状態になると、電源制御ユニット101は、電力供給判定モードが設定済みであるか否かを判定する。具体的には、電源制御ユニット101は、当該電源制御ユニット101内のレジスタに設定した電力供給判定モードの情報が記憶されている場合には、電力供給判定モードを設定済みであると判定する。
一方、電力供給判定モードが設定済みでない場合、電源制御ユニット101は、スイッチ107−2から送信される、当該スイッチの状態を示す信号(ステータス信号)に基づいて、電力供給判定モードを、第1モード及び第2モードの何れかに設定する。例えば、スイッチ107−2が、第1モード及び第2モードの切替スイッチである場合には、スイッチ107−2が第1モードを設定する状態であれば、第1モードが設定され、第2モードを設定する状態であれば、第2モードが設定される。また、例えば、スイッチ107−2が押しボタンである場合には、押下時間が所定時間未満であれば、第1モードが設定され、所定時間以上であれば、第2モードが設定される。
上述したように、NAS10の待機状態において、電源制御ユニット101が第1モード又は第2モードを選択した後は、以下の処理が行われる。
(第1モードにおける処理)
電源制御ユニット101は、PHYチップ102に対して電力を供給させるための信号(第1電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第1電源制御信号に応じて、PHYチップ102へ電力を供給する。PHYチップ102は、主電源装置106から供給される電力により作動する。
電源制御ユニット101は、PHYチップ102に対して電力を供給させるための信号(第1電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第1電源制御信号に応じて、PHYチップ102へ電力を供給する。PHYチップ102は、主電源装置106から供給される電力により作動する。
次に、電源制御ユニット101は、電力供給判定モードが第1モードであることを示す信号(第1モード信号)をPHYチップ102へ送信する。
第1モード信号を受信したPHYチップ102は、通信ネットワーク60を介して送信されるPC20からの信号を監視する。PHYチップ102は、PC20からの信号を受信した場合、当該信号についてアナログ/デジタル変換等を行い、ビット列を取得する。更に、PHYチップ102は、取得したビット列(受信ビット列)と、レジスタ103に記憶されている基準ビット列とを照合し、受信ビット列の全体あるいは一部が基準ビット列と一致するか否かを判定する。ここで、基準ビット列は、NAS10の電源をPC20の電源と連動してオン、オフとさせるために、PC20からNAS10へ送信されるパケット(PC電源連動用パケット)のビット列である。
受信ビット列の全体あるいは一部が基準ビット列と一致する場合、NAS10の電源をPC20の電源に連動させ、NAS10を稼動状態に遷移させる必要がある。このため、PHYチップ102は、バス120を介して、電源制御ユニット101に対して、NAS10のその他の各部(PHYチップ102及びSOC104以外の構成部)へ電力を供給することを要求する割り込み信号である電力供給要求信号を送信する。
電源制御ユニット101は、PHYチップ102からの電力供給要求信号を受信すると、以下の処理を行う。すなわち、電源制御ユニット101は、NAS10を待機状態から稼動状態に遷移させるために、PHYチップ102への電力供給を継続するとともに、SOC104、及び、NAS10のその他の各部に対して電力を供給させるための信号(第2電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第2電源制御信号に応じて、PHYチップ102への電力供給を継続するとともに、SOC104、及び、NAS10のその他の各部への電力供給を開始する。
NAS10のその他の各部は、主電源装置106から供給される電力によって作動する。
(第2モードにおける処理)
電源制御ユニット101は、PHYチップ102に対して電力を供給させるための信号(第1電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第1電源制御信号に応じて、PHYチップ102へ電力を供給する。PHYチップ102は、主電源装置106から供給される電力により作動する。なお、第1モードの場合と異なり、PHYチップ102は、その後、第1モード信号を受信しない。従って、PHYチップ102は、上述した第1モードにおける処理を行わない。
電源制御ユニット101は、PHYチップ102に対して電力を供給させるための信号(第1電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第1電源制御信号に応じて、PHYチップ102へ電力を供給する。PHYチップ102は、主電源装置106から供給される電力により作動する。なお、第1モードの場合と異なり、PHYチップ102は、その後、第1モード信号を受信しない。従って、PHYチップ102は、上述した第1モードにおける処理を行わない。
一方、電源制御ユニット101は、スイッチ107−1からのステータス信号を受信すると、以下の処理を行う。すなわち、電源制御ユニット101は、ステータス信号に基づいて、スイッチ107−1がオンの状態にあるか、オフの状態にあるかを判定する。スイッチ107−1がオンの状態にある場合、電源制御ユニット101は、NAS10を待機状態から稼動状態に遷移させるために、PHYチップ102への電力供給を継続するとともに、SOC104、及び、NAS10のその他の各部に対して電力を供給させるための信号(第2電源制御信号)を、主電源装置106へ送信する。主電源装置106は、第2電源制御信号に応じて、PHYチップ102への電力供給を継続するとともに、SOC104、及び、NAS10のその他の各部への電力供給を開始する。
SOC104、及び、NAS10のその他の各部は、主電源装置106から供給される電力によって作動する。
NAS10が稼動状態になると、PHYチップ102は、以下の処理を行う。すなわち、PHYチップ102は、通信ネットワーク60を介して、PC20からの信号を受信する。次に、PHYチップ102は、受信した信号についてアナログ/デジタル変換等を行い、データリンク層の通信フレームであるイーサネット(登録商標)フレームを取得する。PHYチップ102は、取得したイーサネット(登録商標)フレームを、バス120を介してSOC104へ送信する。また、PHYチップ102は、SOC104からのイーサネット(登録商標)フレームを、バス120を介して受信する。PHYチップ102は、受信したイーサネット(登録商標)フレームについて、デジタル/アナログ変換等を行い、信号を取得する。更に、PHYチップ102は、取得した信号を、通信ネットワーク60を介して、PC20へ送信する。
また、NAS10が稼動状態になると、SOC104は、以下の処理を行う。すなわち、SOC104は、PHYチップ102からのイーサネット(登録商標)フレームを受信すると、データリンク層以上の処理を行い、コンテンツデータを取得する。更に、SOC104は、取得したコンテンツデータを、ハードディスク122やハードディスク124に記憶させる処理を行う。また、SOC104は、NAS10が稼動状態の場合、ハードディスク122やハードディスク124からコンテンツデータを読み出し、データリンク層以上の処理を行って、イーサネット(登録商標)フレームを取得する。更に、SOC104は、取得したイーサネット(登録商標)フレームを、バス120を介してPHYチップ102へ送信する。
(3)NASの動作
図3は、電源制御ユニット101による電力供給判定モードの設定の動作を示すフローチャートである。
図3は、電源制御ユニット101による電力供給判定モードの設定の動作を示すフローチャートである。
ステップS11において、電源制御ユニット101は、NAS10が待機状態になると、外部機器からのモード設定情報に基づく電力供給判定モードが設定済みであるか否かを判定する。
外部機器からのモード設定情報に基づく電力供給判定モードが設定済みである場合には、後述する図4の動作又は図5の動作に移行する。一方、外部機器からのモード設定情報に基づく電力供給判定モードが設定済みでない場合には、ステップS12において、電源制御ユニット101は、利用者によるスイッチ107−2に対するモード設定操作に基づく電力供給判定モードを設定する。その後、後述する図4の動作又は図5の動作に移行する。
図4は、NAS10の第1モード時の動作を示すシーケンス図である。
ステップS101及びステップS102において、電源制御ユニット101は、PHYチップ102へ電力を供給する制御を行い、第1電源制御信号を主電源装置106へ送信する。主電源装置106は、第1電源制御信号を受信する。
ステップS103において、主電源装置106は、第1電源制御信号の受信に応じて、PHYチップ102へ電力を供給する。ステップS104において、PHYチップ102は、主電源装置106から供給される電力によって作動する。
ステップS105において、電源制御ユニット101は、第1モード信号を送信する。PHYチップ102は、第1モード信号を受信する。
ステップS106において、PHYチップ102は、通信ネットワーク60を介して、PC20からの信号を受信したか否かを判定する。PC20からの信号を受信した場合、ステップS107において、PHYチップ102は、受信した信号からビット列(受信ビット列)を取得する。ステップS108において、PHYチップ102は、受信ビット列と、基準ビット列とを照合し、受信ビット列の全体あるいは一部が基準ビット列と一致するか否かを判定する。
受信ビット列の全体あるいは一部が基準ビット列と一致しない場合には、ステップS106以降の動作が繰り返される。
一方、受信ビット列の全体あるいは一部が基準ビット列と一致する場合、ステップS109において、PHYチップ102は、NAS10のその他の各部へ電力を供給することを要求する信号(電力供給要求信号)を送信する。電源制御ユニット101は、電力供給要求信号を受信する。
ステップS110及びステップS111において、電源制御ユニット101は、SOC104、及び、NAS10のその他の各部に対して電力を供給する制御を行い。第2電源制御信号を主電源装置106へ送信する。主電源装置106は、第2電源制御信号を受信する。
ステップS112において、主電源装置106は、第2電源制御信号の受信に応じて、SOC104、及び、NAS10のその他の各部へ電力を供給する。ステップS113において、SOC104は、主電源装置106から供給される電力によって作動する。また、NAS10のその他の各部も、主電源装置106から供給される電力によって作動する。更に、PHYチップ102は、作動を継続する。
図4は、NAS10の第2モード時の動作を示すシーケンス図である。
ステップS201及びステップS202において、電源制御ユニット101は、PHYチップ102へ電力を供給する制御を行い、第1電源制御信号を主電源装置106へ送信する。主電源装置106は、第1電源制御信号を受信する。
ステップS203において、主電源装置106は、第1電源制御信号の受信に応じて、PHYチップ102へ電力を供給する。ステップS204において、PHYチップ102は、主電源装置106から供給される電力によって作動する。
ステップS205において、スイッチ107−1は、利用者による操作に応じて、ステータス信号を送信する。電源制御ユニット101は、ステータス信号を受信する。
ステップS206において、電源制御ユニット101は、ステータス信号に基づいて、スイッチ107−1がオンであるか否かを判定する。スイッチ107−1がオフである場合には、ステップS205におけるステータス信号の送受信以降の動作が繰り返される。
一方、スイッチ107−1がオンである場合、ステップS207において、電源制御ユニット101は、SOC104、及び、NAS10のその他の各部に対して電力を供給する制御を行う。
ステップS208において、電源制御ユニット101は、第2電源制御信号を主電源装置106へ送信する。主電源装置106は、第2電源制御信号を受信する。
ステップS209において、主電源装置106は、第2電源制御信号の受信に応じて、SOC104、及び、NAS10のその他の各部へ電力を供給する。ステップS210において、SOC104は、主電源装置106から供給される電力によって作動する。また、NAS10のその他の各部も、主電源装置106から供給される電力によって作動する。更に、PHYチップ102は、作動を継続する。
(4)作用・効果
本実施形態のコンテンツ配信システムでは、NAS10は、ハードウェアの構成において、OSI参照モデルの物理層の処理を行うPHYチップ102と、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行うSOC104とが別々に設けられている。
本実施形態のコンテンツ配信システムでは、NAS10は、ハードウェアの構成において、OSI参照モデルの物理層の処理を行うPHYチップ102と、OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行うSOC104とが別々に設けられている。
更に、NAS10では、待機状態となった場合に、PHYチップ102に対して電力が供給される一方、SOC104には電力が供給されず、物理層の処理のみが行われる。従って、待機状態における消費電力(待機電力)の抑制が可能となる。
また、NAS10では、待機状態において、作動しているPHYチップ102によって受信された信号から得られる受信ビット列の全体あるいは一部が、PC電源連動用パケットのビット列である基準ビット列と一致する場合には、NAS10を稼動状態に遷移させるために、SOC104及びNAS10のその他の各部に電力が供給される。従って、待機電力を抑制しつつ、NAS10の電源をPC20の電源に連動させ、NAS10は稼動状態へ適切に遷移することができる。
また、NAS10では、待機状態において、スイッチ107−1がオンの状態である場合には、NAS10の電源をPC20の電源に連動させ、NAS10を稼動状態に遷移させるために、PHYチップ102、SOC104及びNAS10のその他の各部に電力が供給される。従って、待機電力を抑制しつつ、NAS10は稼動状態へ適切に遷移することができる。
(5)その他の実施形態
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなる。
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなる。
上述した実施形態では、スイッチ107−2が電力供給判定モードの設定のために操作されるスイッチであるとしたが、スイッチ107−2を設けず、スイッチ107−1が電力供給判定モードの設定のために操作されるスイッチであってもよい。
また、図3では、モード設定情報に基づく電力供給判定モードの設定が、モード設定操作に基づく電力供給判定モードの設定よりも優先されたが、モード設定操作に基づく電力供給判定モードの設定がモード設定情報に基づく電力供給判定モードの設定よりも優先されてもよい。
上述した実施形態では、NAS10には、ハードディスクが接続されたが、接続される記憶媒体はこれに限定されない。例えば、SSD(Solid State Drive)、フラッシュメモリ、SDカード等の記憶媒体が接続されてもよい。
また、上述した実施形態では、通信ネットワーク60はLANケーブルによって構成されたが、無線LANによる構成でもよく、USBケーブル等の他の通信ケーブルによって構成されてもよい。
このように本発明は、ここでは記載していない様々な実施形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
10…NAS、20…PC、60…通信ネットワーク、101…電源制御ユニット、102…PHYチップ、103…レジスタ、104…SOC、106…主電源装置、107−1、107−2…スイッチ、120…バス、122、124…ハードディスク
Claims (4)
- 記憶媒体を接続可能であって、通信ネットワークを介して他の機器に接続可能である記憶処理装置であって、
電源装置と、
OSI参照モデルの物理層の処理を行う物理層デバイスと、
OSI参照モデルのデータリンク層の処理を行うとともに、OSI参照モデルのネットワーク層以上の何れかの層までの処理を行う通信制御用デバイスと、
前記記憶処理装置の電源のオンオフを行うスイッチ装置と、
前記スイッチ装置の状態に応じて、前記電源装置からの電力を前記通信制御用デバイスへ供給する制御と、供給しない制御とを選択的に行う電源制御用デバイスと、
を備える記憶処理装置。 - 前記物理層デバイスに電力が供給され、且つ、前記電源制御用デバイスにより前記電源装置からの電力を前記通信制御用デバイスへ供給しない制御が行われている間に、前記スイッチ装置が前記記憶処理装置の電源をオフにする状態からオンにする状態に切り替わった場合に、前記電源制御用デバイスは、前記通信制御用デバイスに電力を供給する制御に切り替える請求項1に記載の記憶処理装置。
- 前記スイッチ装置は、自身が前記記憶処理装置の電源をオフにする状態であるか、オンにする状態であるかを示す状態信号を前記電源制御用デバイスへ送信する請求項2に記載の記憶処理装置。
- 前記電源制御用デバイスは、外部機器からの情報、及び、前記スイッチ装置又は前記記憶処理装置が有する他のスイッチ装置の操作状態の何れかに基づいて、前記電源装置からの電力を前記通信制御用デバイスへ供給する制御と、供給しない制御とを行うか否かを決定する請求項1乃至3の何れかに記載の記憶処理装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015156061A (ja) * | 2014-02-19 | 2015-08-27 | 富士通フロンテック株式会社 | 配付サーバ、拠点設備、情報配付システム、情報配付方法およびプログラム |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260108A (ja) * | 2005-03-16 | 2006-09-28 | Ricoh Co Ltd | システム装置およびローカルエリアネットワークシステム |
JP2008123128A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | 情報処理装置 |
JP2009116503A (ja) * | 2007-11-05 | 2009-05-28 | Buffalo Inc | ネットワーク接続型デバイスおよびプログラム |
-
2010
- 2010-09-07 JP JP2010199595A patent/JP2012058876A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006260108A (ja) * | 2005-03-16 | 2006-09-28 | Ricoh Co Ltd | システム装置およびローカルエリアネットワークシステム |
JP2008123128A (ja) * | 2006-11-09 | 2008-05-29 | Fuji Xerox Co Ltd | 情報処理装置 |
JP2009116503A (ja) * | 2007-11-05 | 2009-05-28 | Buffalo Inc | ネットワーク接続型デバイスおよびプログラム |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015156061A (ja) * | 2014-02-19 | 2015-08-27 | 富士通フロンテック株式会社 | 配付サーバ、拠点設備、情報配付システム、情報配付方法およびプログラム |
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