JP2012049202A - トンネル接合素子の製造方法 - Google Patents

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Abstract

【課題】大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供すること。
【解決手段】半導体層10の表面を大気に曝す工程と、前記半導体層10の前記表面を還元性ガスに曝す工程と、前記表面を還元性ガスに曝す工程の後前記半導体層10の前記表面を大気に曝すことなく、前記半導体層10の前記表面上にトンネル絶縁膜12を形成する工程と、前記トンネル絶縁膜12上に強磁性体層14を形成する工程と、を含むトンネル接合素子の製造方法。
【選択図】図1

Description

本発明は、トンネル接合素子の製造方法に関し、例えば、半導体層上にトンネル絶縁膜および強磁性体層が形成されたトンネル接合素子の製造方法に関する。
トンネル接合素子として、半導体層上に強磁性体を設け、半導体層と強磁性体との間に、キャリアがトンネル伝導可能なトンネル絶縁膜を設けることが知られている。このようなトンネル接合素子を用いることにより、半導体内に強磁性体からスピン偏極したキャリアを注入することができる。このように、トンネル絶縁膜を設けることにより、スピン注入効率が増大する。
非特許文献1には、発光ダイオードにスピン偏極したキャリアを注入するため、半導体層上にAlからなるトンネル絶縁膜、トンネル絶縁膜上に強磁性体層を形成する技術が記載されている。
Appl. Phys. Lett. Vol. 81, pp694-696 (2002)
非特許文献1によれば、半導体層、トンネル絶縁膜および強磁性体層をマルチチャンバMBE(Molecular Beam Epitaxy)法を用い形成している。このように、半導体層を形成後、半導体層の表面を大気に曝すことなく、トンネル絶縁膜および強磁性体層を形成している。半導体層へのスピン注入を実現するためには、半導体層、トンネル絶縁膜および強磁性体層は高品質に作製することが求められる。
しかしながら、半導体層の表面を大気に曝した後、トンネル絶縁膜を形成すると、トンネル絶縁膜と半導体層との間の界面に凹凸が生じる。トンネル絶縁膜は、キャリアがトンネル可能な程度の薄い膜厚を有している。このため、トンネル絶縁膜と半導体層との界面の凹凸がトンネル絶縁膜の膜厚に対し無視できない程度に大きい場合、半導体層に注入されるキャリアのスピン偏極率が小さくなってしまう。例えば、トンネル接合素子と半導体装置とを集積化する場合、半導体層の表面が大気に露出した後、トンネル絶縁膜および強磁性体層を形成せざる終えない場合がある。例えば、半導体層の表面にパターニングを行なった後トンネル絶縁膜を形成する場合、または、半導体層にイオン注入を行なった後トンネル絶縁膜を形成する場合、半導体層の表面を大気に露出させた後トンネル絶縁膜を形成することとなる。また、例えば、半導体層とトンネル絶縁膜とを形成する装置が異なる場合、半導体層を形成した後、半導体層を形成した基板を装置の外に出し、トンネル絶縁膜を形成する装置に導入する。このため、半導体層の表面は大気に曝される。このように、大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供することが求められている。
本発明は、上記課題に鑑みされたものであり、大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供することを目的とする。
本発明は、半導体層の表面を大気に曝す工程と、前記半導体層の前記表面を還元性ガスに曝す工程と、前記表面を還元性ガスに曝す工程の後前記半導体層の前記表面を大気に曝すことなく、前記半導体層の前記表面上にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に強磁性体層を形成する工程と、を含むことを特徴とするトンネル接合素子の製造方法である。本発明によれば、還元性ガスにより半導体層の表面に形成された酸化膜を除去することにより、大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供することができる。
上記構成において、前記トンネル絶縁膜と前記半導体層との界面は、前記表面を前記還元性ガスに曝す前の前記表面より平坦である構成とすることができる。
上記構成において、前記還元性ガスは、前記トンネル絶縁膜を形成する際に用いる金属化合物ガスである構成とすることができる。
上記構成において、前記トンネル絶縁膜を形成する工程は、ALD法を用い前記トンネル絶縁膜を形成する工程である構成とすることができる。
上記構成において、前記表面を還元性ガスに曝す工程は、前記トンネル絶縁膜を形成する工程と同じチャンバ内で行なう構成とすることができる。
上記構成において、前記半導体層を大気に曝す工程は、前記半導体層に半導体装置の製造工程の少なくとも一部を施す工程である構成とすることができる。
上記構成において、前記還元性ガスはトリメチルアルミニウムである構成とすることができる。
上記構成において、大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供することができる。
本発明によれば、大気に曝した半導体層の表面上にトンネル絶縁膜を形成した場合であっても、半導体層にスピン偏極率の大きなキャリアを注入できるトンネル接合素子を提供することができる。
図1(a)から図1(d)は、実施例1に係る半導体装置の製造工程の断面図である。 図2(a)はサンプルAのTEM観察写真、図2(b)はサンプルBのTEM観察写真である。 図3(a)から図3(d)は、実施例2に係るサンプルの作製方法を示す断面図である。 図4は、実施例2に係るサンプルを用いスピン偏極を評価するための評価システムのブロック図である。 図5は、実施例2に係るサンプルの発光を示すサンプルの断面図である。 図6は、左回り円偏光σおよび右回り円偏光σのスペクトル特性を示す図である。 図7は、磁界Hに対する偏光率Pを示す図である。 図8(a)から図8(c)は、実施例3に係る半導体装置の製造工程を示す断面図(その1)である。 図9(a)から図9(c)は、実施例3に係る半導体装置の製造工程を示す断面図(その2)である。
以下、本発明の実施例を、図面を参照に説明する。
図1(a)から図1(d)は、実施例1に係る半導体装置の製造工程の断面図である。図1(a)のように、半導体層10の表面を大気に曝す。例えば、基板上に半導体層10を形成する装置と、トンネル絶縁膜12を形成する装置が異なる場合、半導体層10の表面は大気に曝される。また、例えば、半導体装置の製造工程の途中にトンネル絶縁膜12および強磁性体層14を形成する場合、半導体層10の表面は大気に曝される。半導体層10の表面に酸化膜11が形成される。
図1(b)のように、基板をトンネル絶縁膜を形成する装置のチャンバ内に導入する。例えば、ALD(Atomic Layer Deposition)装置内に導入する。半導体層10の表面を金属化合物ガスに曝す。これにより、半導体層10表面の酸化膜11が除去される。図1(c)のように、その後、半導体層10の表面を大気に曝すことなく、半導体層10の表面上にキャリアがトンネル可能な膜厚を有するトンネル絶縁膜12を形成する。ALD装置のチャンバ内において、半導体層10の表面に金属化合物ガスと酸化ガスを交互に供給する。半導体層10表面に金属化合物ガスが供給されると、半導体層10表面には金属層が1原子層形成される。その後、酸化ガスが供給されると、金属層が酸化される。このようにして、トンネル絶縁膜12として金属酸化層が1原子層ずつ形成される。図1(d)のように、トンネル絶縁膜12上に強磁性体層14を形成する。
半導体層10としてGaAs層、トンネル絶縁膜12としてAl(酸化アルミニウム)膜、強磁性体層14としてFe層を用い、以下のように、サンプルを作製した。図1(a)のように、半導体層10であるGaAs層の表面にはGaAsの酸化膜が形成されている。GaAs層が形成されたGaAs基板に対し脱脂工程を行なった。脱脂工程は、アセトンを用い1分間超音波洗浄した。次に、エタノールを用い1分間の超音波洗浄した。その後、窒素ブローを用い、アセトンおよびエタノールを揮発させた。
図1(b)のように、GaAs基板をALD装置のチャンバ内に導入し、チャンバ内を真空とした。基板温度を350℃に上昇させた後、高純度の窒素によりチャンバ内をパージした。ここで、窒素等の不活性ガスでパージするのは、加熱により脱離した不純物や大気中の不純物を取り除くためである。再度、チャンバ内を真空にした後、GaAs層表面に金属化合物ガスを供給した。金属化合物ガスの供給条件は以下である。
供給ガス:トリメチルアルミニウム(TMA)
ガス流量:200sccm
ガスフロー時間:0.1秒
ガスパージ時間:4秒
ガスフロー回数:30回
ガスパージとして、TMAを供給する(ガスフローする)間にNガスを流してTMAガスを置換した。すなわち、0.1秒のTMAのガスフローを30回行ない、ガスフローの間に4秒間のNによるガスパージを行なった。
次に、図1(c)のように、GaAs層上にトンネル絶縁膜12としてAl膜(酸化アルミニウム膜)を形成した。Al膜はアモルファス状に形成される。Al膜の形成条件は以下である。
原料ガス:トリメチルアルミニウム(TMA)、水
ガス流量:TMAが200sccm、水が200sccm
ガスフロー時間:TMAが0.1秒、水が0.1秒
ガスパージ時間:4秒
ガスフロー回数:TMA、水を交互に10回
膜厚 :1nm
ガスパージとして、TMAと水を交互に供給する間にNガスを流してガスを置換した。
図1(d)のように、基板をALD装置から取り出し、EB(Electron Beam)蒸着装置内に導入した。強磁性体層14としてFe層を形成した。Feの形成条件は以下である。
蒸着レート:0.2nm/秒
真空度 :6.0×10−7Torr
膜厚 :20nm
Fe層の酸化防止のため、Fe層上にAu層を形成した。Au層の形成条件は以下である。
蒸着レート:0.4nm/秒
真空度 :6.0×10−7Torr
膜厚 :10nm
以上のように作製したサンプルをサンプルB、比較例として、図1(b)の金属化合物ガスによる酸化膜除去を行なわなかったサンプルをサンプルAとした。サンプルAおよびBの断面TEM(Transmission Electron Microscope)観察を行なった。
図2(a)はサンプルAのTEM観察写真、図2(b)はサンプルBのTEM観察写真である。図2(a)のように、金属化合物ガスを用い処理していないサンプルAは、GaAs層とAl膜との間にGaAs層の格子像と同じ配列ながら白く観測される領域50が観察される。この領域50はGaAs層の酸化膜である。図2(b)のように、金属化合物ガスを用い処理していないサンプルBは、GaAs層とAl膜との間に領域50が観察されず、GaAs層の酸化膜はほとんど存在しないことがわかる。また、GaAs層とAl膜との界面が平らになっている。このように、金属化合物ガスを用い処理することにより、GaAs層とAl膜との界面にGaAsの酸化膜がほとんど形成されない。また、GaAs層とAl膜との界面が平坦となっている。
実施例1によれば、大気に曝された半導体層10表面を金属化合物ガスに曝した後、トンネル絶縁膜12を形成することにより、半導体層10とトンネル絶縁膜12との界面を酸化膜がほとんどなく、かつ平坦にすることができる。
実施例2は、トンネル絶縁膜を介し注入されたキャリアがスピン偏極されていることを確認した例である。実施例2においては、LED(Light Emitting Diode)を用い、エレクトロルミネッセンスにより発生した光の偏光を測定することにより、半導体層に注入されたキャリアがスピン偏極されていることを確認した。
図3(a)から図3(d)は、実施例2に係るサンプルの作製方法を示す断面図である。図3(a)を参照し、GaAs基板20上にMBE法を用い、表1のような構造を有するエピタキシャル層22を形成した。表1を参照し、p型GaAs基板上に、膜厚が200nm、ドーピング濃度が2×1018cm−3のp型GaAsバッファ層を形成する。p型GaAsバッファ層上に、膜厚が200nm、ドーピング濃度が2×1018cm−3、Al組成比が0.3のp型AlGaAs層を形成する。p型AlGaAs層上に、膜厚が100nm、ドーピング濃度が2×1018cm−3のp型GaAs層を形成する。p型GaAs層上に、膜厚が60nm、ドーピング濃度が1×1017cm−3、Al組成比が0.1のn型AlGaAs層を形成する。n型AlGaAs層上に、膜厚が30nm、ドーピング濃度が1×1018cm−3、Al組成比が0.1のn型AlGaAs層を形成する。
Figure 2012049202
図3(b)を参照し、GaAs基板20を10mm×10mmにへき開する。GaAs基板20の裏面にEB蒸着法を用い膜厚が150nmのAuZnからなる裏面電極28を形成する。オーミック接合を得るため、420℃の温度において7分間熱処理する。これにより、ZnがGaAs基板20に拡散し、裏面電極28とGaAs基板20とのオーミック接合が得られる。この工程において、エピタキシャル層22の表面は大気に曝露される。
次に、実施例1の図1(b)において説明したように、ALD装置内において、エピタキシャル層22の表面を金属化合物ガスに曝す。その後、図1(c)において説明したように、ALD法を用い膜厚が1nmのAl膜をトンネル絶縁膜12として形成する。図1(d)において説明したように、EB蒸着法を用い、膜厚が20nmのFe層26を形成する。Fe層上にEB蒸着法を用い膜厚が10nmのAu層(不図示)を形成する。
図3(c)を参照し、Arイオンミリング法およびフォトリソグラフィ法を用いメサを形成する。メサのサイズは300μm×300μmである。図3(d)を参照し、スパッタリング法およびフォトリソグラフィ法を用い、膜厚が400nmのSiOからなる絶縁膜25を形成する。EB蒸着法およびフォトリソグラフィ法を用い、パッド電極27を形成する。パッド電極27は、密着層として膜厚が20nmのCr層と、低抵抗層として膜厚が500nmのAu層とから形成される。その後、裏面電極28をAgペーストを用いチップキャリアに圧着する。パッド電極27および裏面電極28と引き出しリードとをそれぞれ接続するように金線を用いワイヤボンディングする。以上により、実施例2に係るサンプルが完成する。
図4は、実施例2に係るサンプルを用いスピン偏極を評価するための評価システムのブロック図である。図4のように、サンプル62は冷却機60内に設けられ、8K〜9Kに冷却される。サンプル62から出射した光65は冷却機の窓61を透過した後、レンズ64を通過する。光65は、右回りの円偏光と左回りの円偏光とが混合している。ソレイユ−バビネ位相補償版(3/4λ板)66を通過した光67において、右回り円偏光の光は直線偏光(P波)に、左回り円偏光の光は直線偏光(S波)に変換される。偏光ビームスプリッタ68を用い、直線偏光の光(P波)と直線偏光の光(S波)とを分離する。直線偏光の光(P波)は分光器72により分光される。直線偏光の光(S波)は分光器70により分光される。
図5は、実施例2に係るサンプルの発光を示すサンプルの断面図である。図5において、エピタキシャル層22として、p型AlGaAs層32、p型GaAs層34、n型AlGaAs層35およびn型GaAs層36を示している。その他の符号は図3(a)から図3(d)と同じであり説明を省略する。サンプルに磁界Hを印加した状態において、パッド電極27に負電圧および裏面電極28に正電圧を印加すると、Fe層26からスピン偏極した電子52がエピタキシャル層22に注入される。GaAs基板20からホール54がエピタキシャル層22に注入される。p型GaAs層34において、電子52とホール54が結合しエレクトロルミネッセンス光56が出射する。エピタキシャル層22に注入された電子がスピン偏極している場合、エレクトロルミネッセンス光56は、右回り円偏光と左回り円偏光との強度差が生じる。そこで、図4の方法で直線偏光の光(S波)と直線偏光の光(P波)との光強度を測定することにより、エレクトロルミネッセンス光56の右回り円偏光と左回り円偏光との強度差を測定できる。よって、エピタキシャル層22に注入された電子がスピン偏極しているか確認できる。
図6は、左回り円偏光σおよび右回り円偏光σのスペクトル特性を示す図である。サンプルの温度は8K、磁界Hは3T、印加電圧は2.4Vである。ルミネッセンス光の中心波長は833nm、分光器のスリット幅は50μmである。左回り円偏光σと右回り円偏光σのピークの光強度をそれぞれIおよびIとした場合、偏光率Pを以下の式により計算した。
P=(I−I)/(I+I)×100 %
図7は、磁界Hに対する偏光率Pを示す図である。図7において、実線(EL23)は、パッド電極27と裏面電極28との間に2.3Vを印加した場合、破線(EL22)は2.2Vを印加した場合の偏光率Pを示している。図7のように、最大4%程度の偏光率が得られた。
強磁性体を光が通過すると円偏光する。このため、エピタキシャル層22に注入された電子のスピン偏極に起因する円偏光か、強磁性体を通過した際の円偏光かを分離するため、サンプル62からのフォトルミネッセンス光の円偏光の強度を図4と同様の方法で測定した。サンプル62の発光は、レーザ励起によって行なった。用いたレーザは直線偏光であり、波長が750nm、励起光の強度が2μWである。その他の測定方法はエレクトロルミネッセンス光と同じであり説明を省略する。図7の点線(PL)は、フォトルミネッセンス光の磁界Hに対する偏光率Pを示している。図7のように、フォトルミネッセンス光においても円偏光しているものの、エレクトロルミネッセンス光に比べると偏光率Pは小さい。このことから、実施例2に係るサンプルにおいては、Fe層26からスピン偏極した電子52がエピタキシャル層22に注入されていることが確認できた。
実施例1および実施例2によれば、図1(b)のように、基板をALD装置に導入した後に、大気に曝された半導体層の表面を金属化合物ガスに曝す。図1(c)のように、その後、表面を大気に曝すことなく、半導体層10の表面上にトンネル絶縁膜12を形成する。これにより、図2(b)のように半導体層10とトンネル絶縁膜12との間に酸化膜がほとんどない界面を形成することができた。また、図7のように、トンネル絶縁膜12を介し、半導体層(エピタキシャル層22)にスピン偏極したキャリアを注入することができることが確認できた。
また、実施例1および2においては、トンネル絶縁膜12と半導体層10との界面が半導体層10の表面を還元性ガスに曝す前の表面より平坦である。これにより、トンネル絶縁膜12を介し、半導体層10にスピン偏極したキャリアを注入することができる。
実施例1および2では、還元性ガスとして金属化合物ガスを例に説明したが、水素ガス等他の還元性ガスでもよい。還元性ガスとして金属化合物ガスを用いることにより、トンネル絶縁膜を形成する際に用いる原料ガスとの共用が可能となる。また、金属化合物ガスとしてトリメチルアルミニウムを説明した。トリメチルアルミニウムは、反応性が強くかつ酸化アルミニウム膜の原料として用いられるため、酸化膜を還元するために用いることが好ましい。また、反応後にメタンガスと水が生成されるのみであるので安全性の観点からも好ましい。
トンネル絶縁膜の形成にALD法を用いる例を説明したが、トンネル絶縁膜は例えばMOCVD(Metal Organic Chemical Vapor Deposition)法またはスパッタリング法を用いて形成してもよい。トンネル絶縁膜のように薄い膜を形成するためには、ALD法を用いることが好ましい。
トンネル絶縁膜12にピンホールが形成された場合、トンネル絶縁膜12の上面が大気に曝されると、ピンホールを介し半導体層10の表面が酸化されてしまう。実施例2によれば、トンネル絶縁膜12をALD法を用いることにより、トンネル絶縁膜12のピンホ−ルを抑制できる。これにより、トンネル絶縁膜12の上面が大気に曝された後、トンネル絶縁膜12の上面に強磁性体層14を形成することができる。よって、トンネル絶縁膜12と強磁性体層14とを異なる装置を用い形成することができる。
半導体層の表面を還元性ガスに曝す工程は、トンネル絶縁膜を形成する工程と同じチャンバ内で行なうことが好ましい。これにより、半導体層の表面を還元性ガスに曝した後、半導体層の表面を大気に曝すことなくトンネル絶縁膜を形成することができる。
トンネル絶縁膜としては、Al(酸化アルミニウム)以外にもHfO(酸化ハフニウム)、ZrO(酸化ジルコニウム)、TiO(酸化チタン)またはMgO(酸化マグネシウム)等を用いることができる。Alの原料ガスでありかつ還元性ガスとして、TMA以外にもAlClまたはAlBrを用いることができる。HfOの原料ガスでありかつ還元性ガスとして、HfCl、HfI、Hf(NMeまたはHf(NEtを用いることができる。ZrOの原料ガスでありかつ還元性ガスとして、ZrCl、ZrI、Zr(NMeまたはZr(NEtを用いることができる。TiOの原料ガスでありかつ還元性ガスとして、TiCl、TiI、Ti(OMeまたはTi(OEtを用いることができる。なお、Meはメチル基、Etはエチル基である。Hf(NMe、Zr(NMeまたはTi(OMeは、反応性が高く、反応後にメタンガスと水が生成されるのみであるので安全性の観点から好ましい。
半導体層としては、GaAs、AlGaAs以外にも、InAs、GaN、Si、Ge、InP、GaP、SiC、Graphene、ダイヤモンドまたはこれらの混晶を用いることができる。特に、GaAs、AlGaAs、InAsおよびInGaAs等の半導体は、化合物半導体デバイスとして最も利用されており、かつ表面に酸化膜が形成し易い。よって、実施例1および実施例2を用いることが好ましい。また、半導体層は半導体基板でもよい。
強磁性体層としては、Fe以外にもパーマロイ(Py)、CoFeB、CoFe、FePtまたはCoPtを用いることができる。特に、CoFeBは、トンネル磁気抵抗素子に用いられ高いスピン注入率を有するため、強磁性体層として用いることが好ましい。また、FePt、CoPtは垂直磁気記憶材料として用いられており、強磁性体層として用いることが好ましい。
実施例3は、半導体装置の製造工程を行なった後、トンネル絶縁膜を形成する例である。図8(a)から図9(c)は、実施例3に係る半導体装置の製造工程を示す断面図である。図8(a)のように、P型シリコン半導体基板40にイオン注入および熱処理を行なって、N型のソースおよびドレイン領域42を形成する。図8(b)のように、ソースおよびドレイン領域42に間の半導体基板40上にゲート酸化膜47を形成する。ゲート酸化膜47上にゲート電極48を形成する。図8(c)のように、ソースおよびドレイン領域42上に開口を有するマスク49を形成する。以上の工程において半導体基板40の表面は大気に曝される。よって、半導体基板40の表面には酸化膜が形成されている。
図9(a)を参照に、ALD装置内に導入し、TMAガスにマスク49の開口内の半導体基板40表面を曝す。これにより、半導体基板40表面の酸化膜が除去される。その後、ALD装置内でトンネル絶縁膜44としてAl膜(酸化アルミニウム膜)を形成する。図9(b)のように、EB蒸着法を用い、トンネル絶縁膜44上に強磁性体層46を形成する。図4(c)のように、その後、マスク49を除去する。これにより、ソースおよびドレインが強磁性体からなるFET(Field Effect Transistor)が完成する。
実施例3に係る半導体装置の製造方法においては、イオン注入を行なったソースおよびドレイン領域42上にトンネル絶縁膜44を形成する。また、半導体層の表面にパターニングを行なった後トンネル絶縁膜44を形成する。よって、非特許文献1のように、半導体層上に予めトンネル絶縁膜44を形成しておくことができない。イオン注入を行なったソースおよびドレイン領域42上にトンネル絶縁膜44を形成する場合、半導体層の表面にパターニングを行なった後トンネル絶縁膜44を形成する場合以外の理由により、半導体層上に予めトンネル絶縁膜44を形成しておくことが難しい場合もある。例えば、半導体層上に予めトンネル絶縁膜44が形成されている基板に高温における熱処理等が施されると、トンネル絶縁膜44が劣化してしまうことがある。これらの理由により、半導体装置の製造工程の一部を施してから半導体基板40の表面上にトンネル絶縁膜44を形成することとなる。よって、半導体基板40の表面が大気に曝されてしまう。これにより、これまでのトンネル絶縁膜44の形成方法においては、高品質なトンネル絶縁膜44を形成することが難しかった。実施例3によれば、トンネル絶縁膜44を形成する前に半導体基板40の表面を還元性ガスに曝すため、高品質なトンネル絶縁膜44を形成することができる。このように、半導体層を大気に曝す工程は、半導体層に半導体装置の製造工程の少なくとも一部を施す工程であることが好ましい。
以上、発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
10 半導体層
12 トンネル絶縁膜
14 強磁性体層

Claims (8)

  1. 半導体層の表面を大気に曝す工程と、
    前記半導体層の前記表面を還元性ガスに曝す工程と、
    前記表面を還元性ガスに曝す工程の後前記半導体層の前記表面を大気に曝すことなく、前記半導体層の前記表面上にトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜上に強磁性体層を形成する工程と、
    を含むことを特徴とするトンネル接合素子の製造方法。
  2. 前記トンネル絶縁膜と前記半導体層との界面は、前記表面を前記還元性ガスに曝す前の前記表面より平坦であることを特徴とする請求項1記載のトンネル接合素子の製造方法。
  3. 前記還元性ガスは、前記トンネル絶縁膜を形成する際に用いる金属化合物ガスであることを特徴とする請求項1または2記載のトンネル接合素子の製造方法。
  4. 前記トンネル絶縁膜を形成する工程は、ALD法を用い前記トンネル絶縁膜を形成する工程であることを特徴とする請求項3記載のトンネル接合素子の製造方法。
  5. 前記表面を還元性ガスに曝す工程は、前記トンネル絶縁膜を形成する工程と同じチャンバ内で行なうことを特徴とする請求項1から4のいずれか一項記載のトンネル接合素子の製造方法。
  6. 前記半導体層を大気に曝す工程は、前記半導体層に半導体装置の製造工程の少なくとも一部を施す工程であることを特徴とする請求項1から5のいずれか一項記載のトンネル接合素子の製造方法。
  7. 前記還元性ガスはトリメチルアルミニウムであることを特徴とする請求項1から6のいずれか一項記載のトンネル接合素子の製造方法。
  8. 前記トンネル絶縁膜は酸化アルミニウム膜であることを特徴とする請求項1から7のいずれか一項記載のトンネル接合素子の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569851B2 (ja) * 2012-08-14 2014-08-13 独立行政法人科学技術振興機構 スピン偏極トランジスタ素子
CN106611702A (zh) * 2015-10-21 2017-05-03 超科技公司 使用自组装单层形成ald抑制层的方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106424A (ja) * 1998-07-29 2000-04-11 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2004527099A (ja) * 2000-11-30 2004-09-02 エーエスエム インターナショナル エヌ.ヴェー. 磁気デバイス用薄膜
JP2010050297A (ja) * 2008-08-22 2010-03-04 Japan Science & Technology Agency トンネル素子およびその製造方法。

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000106424A (ja) * 1998-07-29 2000-04-11 Semiconductor Energy Lab Co Ltd Soi基板の作製方法及び半導体装置の作製方法
JP2004527099A (ja) * 2000-11-30 2004-09-02 エーエスエム インターナショナル エヌ.ヴェー. 磁気デバイス用薄膜
JP2010050297A (ja) * 2008-08-22 2010-03-04 Japan Science & Technology Agency トンネル素子およびその製造方法。

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5569851B2 (ja) * 2012-08-14 2014-08-13 独立行政法人科学技術振興機構 スピン偏極トランジスタ素子
US9190500B2 (en) 2012-08-14 2015-11-17 Japan Science And Technology Agency Spin polarization transistor element
CN106611702A (zh) * 2015-10-21 2017-05-03 超科技公司 使用自组装单层形成ald抑制层的方法
JP2017098539A (ja) * 2015-10-21 2017-06-01 ウルトラテック インク 自己組織化単分子層を用いたald抑制層の形成方法
US10316406B2 (en) 2015-10-21 2019-06-11 Ultratech, Inc. Methods of forming an ALD-inhibiting layer using a self-assembled monolayer

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