JP2012043198A - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP2012043198A JP2012043198A JP2010184090A JP2010184090A JP2012043198A JP 2012043198 A JP2012043198 A JP 2012043198A JP 2010184090 A JP2010184090 A JP 2010184090A JP 2010184090 A JP2010184090 A JP 2010184090A JP 2012043198 A JP2012043198 A JP 2012043198A
- Authority
- JP
- Japan
- Prior art keywords
- sequencer
- interface unit
- clock
- memory
- data engine
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 230000015654 memory Effects 0.000 claims abstract description 179
- 238000012545 processing Methods 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims description 29
- 230000006870 function Effects 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 230000008859 change Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000001514 detection method Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 3
- 239000003245 coal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012806 monitoring device Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 102100032982 CCR4-NOT transcription complex subunit 9 Human genes 0.000 description 1
- 102100021765 E3 ubiquitin-protein ligase RNF139 Human genes 0.000 description 1
- 101000942590 Homo sapiens CCR4-NOT transcription complex subunit 9 Proteins 0.000 description 1
- 101001106970 Homo sapiens E3 ubiquitin-protein ligase RNF139 Proteins 0.000 description 1
- 101001026582 Homo sapiens KAT8 regulatory NSL complex subunit 3 Proteins 0.000 description 1
- 101000668416 Homo sapiens Regulator of chromosome condensation Proteins 0.000 description 1
- -1 RCB1 Proteins 0.000 description 1
- 102100039977 Regulator of chromosome condensation Human genes 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3287—Power saving characterised by the action undertaken by switching off individual functional units in the computer system
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Computing Systems (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Image Processing (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】継続的に入力されるデータに対して所定の処理を順次行う半導体LSI100において、ホストCPU110、複数のシーケンサ、データエンジン190は、ホストCPU110とデータエンジン190を夫々最上段と最下段にして階層的に接続されている。各シーケンサは、自身の実行用のパラメータを格納するメモリ、メモリコントローラ、ループカウンタ、シーケンスコントローラ、該シーケンサの外部との信号の送受信を行うインタフェース部を備える。これらの複数のシーケンサのインタフェース部は、同一の仕様を有する。
【選択図】図1
Description
<第1の実施の形態>
クロック/電源制御部200は、クロックCLKが入力され、シーケンサ130、シーケンサ160、データエンジン190へのクロックの供給を制御すると共に、これらの機能ブロックへの電源供給も制御する。なお、この制御は、ホストCPU110、シーケンサ130、シーケンサ160からの後述するクロック/電源制御信号に従って行われる。
<第2の実施の形態>
データエンジン390は、上記所定の処理を実行するものである。
<第3の実施の形態>
本発明にかかる技術は、並列して処理を行うデータエンジンの数が多い場合に大きなメリットを有する。第3の実施の形態として、この場合の半導体LSIの1例を説明する。
<第4の実施の形態>
12 シーケンサ 13 入力装置
14 記憶装置 15 ディスプレイ
16 キーボード 17 マウス
31 符号化LSI 32 全体制御シーケンサ
33 システムバスI/F 34 画像バスI/F
35 ラインメモリ部 36 変化点検出&モード判定処理部
37 符号生成部 38 符号パック部
39 符号出力FIFO 40 符号化演算部
41 画像データ入力装置 42 制御MPU
100 半導体LSI 110 ホストCPU
111 第1のマスタインタフェース部 112 第2のマスタインタフェース部
113 クロック/電源制御インタフェース部 115 クロック/電源制御バス
119 インタフェース部 121 メモリバス
122 制御バス 123 第1のライン
124 第2のライン 125 クロック/電源制御バス
130 シーケンサ 131 メモリ
132 メモリコントローラ 133 シーケンスコントローラ
134 ループカウンタ 141 第1のスレーブインタフェース部
142 第2のスレーブインタフェース部 143 第1の入力インタフェース部
144 第1のマスタインタフェース部 145 第2のマスタインタフェース部
146 クロック/電源制御インタフェース部 147 第2の入力インタフェース部
149 インタフェース部 151 メモリバス
152 制御バス 153 第1のライン
154 第2のライン 155 クロック/電源制御バス
160 シーケンサ 161 メモリ
162 メモリコントローラ 163 シーケンスコントローラ
164 ループカウンタ 171 第1のスレーブインタフェース部
172 第2のスレーブインタフェース部 173 第1の入力インタフェース部
174 第1のマスタインタフェース部 175 第2のマスタインタフェース部
176 クロック/電源制御インタフェース部 177 第2の入力インタフェース部
179 インタフェース部 181 メモリバス
182 制御バス 183 第1のライン
184 第2のライン 190 データエンジン
191 第1のスレーブインタフェース部 192 第2のスレーブインタフェース部
193 第1の入力インタフェース部 194 第2の入力インタフェース部
195 メモリ 199 インタフェース部
200 クロック/電源制御部 300 半導体LSI
310 ホストCPU 311 第1のマスタインタフェース部
312 第2のマスタインタフェース部
313 クロック/電源制御インタフェース部
330 シーケンサ 331 メモリ
331A 第1のメモリ 331B 第2のメモリ
332 メモリコントローラ 333 シーケンスコントローラ
334 ループカウンタ 341 第1のスレーブインタフェース部
342 第2のスレーブインタフェース部 343 第1の入力インタフェース部
344 第1のマスタインタフェース部 345 第2のマスタインタフェース部
346 クロック/電源制御インタフェース部 347 第2の入力インタフェース部
360 シーケンサ 361 メモリ
361A 第1のメモリ 361B 第2のメモリ
362 メモリコントローラ 363 シーケンスコントローラ
364 ループカウンタ 371 第1のスレーブインタフェース部
372 第2のスレーブインタフェース部 373 第1の入力インタフェース部
374 第1のマスタインタフェース部 375 第2のマスタインタフェース部
376 クロック/電源制御インタフェース部 377 第2の入力インタフェース部
390 データエンジン 391 第1のスレーブインタフェース部
392 第2のスレーブインタフェース部 393 第1の入力インタフェース部
394 第2の入力インタフェース部 395 メモリ
395A 第1のメモリ 395B 第2のメモリ
396 第1のマスタインタフェース部 400 クロック/電源制御部
500 半導体LSI 510 クロック/電源制御部
520 トップマクロ 530 サブマクロ
600 半導体LSI 610 左上ドメイン
611 左上ドメイン 612 右上ドメイン
613 左下ドメイン 614 右下ドメイン
620 右上ドメイン 630 左下ドメイン
640 右下ドメイン
Claims (9)
- 継続的に入力されるデータに対して所定の処理を順次行う半導体集積回路において、
ホストCPUと、
前記所定の処理を実行するデータエンジンと、
複数のシーケンサとを備え、
前記ホストCPUと前記データエンジンと前記複数のシーケンサは、前記ホストCPUと前記データエンジンを夫々最上段と最下段にして階層的に接続されており、
各前記シーケンサは、
自身の実行用のパラメータを格納するメモリと、
メモリコントローラと、
ループカウンタと、
シーケンスコントローラと、
該シーケンサの外部との信号の送受信を行うインタフェース部とを備え、
前記データエンジンは、
自身の実行用のパラメータを格納するメモリと、
該データエンジンの外部との信号の送受信を行うインタフェース部とを備え、
前記ホストCPUは、該ホストCPUの外部との信号の送受信を行うインタフェース部を備え、
前記複数のシーケンサのインタフェース部は、同一の仕様を有し、それぞれが、
該シーケンサの外部の機能ブロックにおけるメモリにアクセスするための第1のマスタインタフェース部と、
該シーケンサの外部の機能ブロックの実行を制御するための第2のマスタインタフェース部と、
該シーケンサの外部の機能ブロックにより該シーケンサのメモリをアクセスされるための第1のスレーブインタフェース部と、
該シーケンサの外部の機能ブロックにより該シーケンサの実行を制御されるための第2のスレーブインタフェース部とを有し、
前記ホストCPUのインタフェース部は、前記複数のシーケンサの第1のマスタインタフェース部と第2のマスタインタフェース部と夫々同一の仕様を有する第1のマスタインタフェース部と第2のマスタインタフェース部とを有し、
前記データエンジンのインタフェース部は、前記複数のシーケンサの第1のスレーブインタフェース部と第2のスレーブインタフェース部と夫々同一の仕様を有する第1のスレーブインタフェース部と第2のスレーブインタフェース部とを有し、
前記ホストCPUと、前記複数のシーケンサと、前記データエンジンは、
上段が、自身の第1のマスタインタフェース部と、1つまたは複数の下段の第1のスレーブインタフェース部とを介して、該1つまたは複数の下段のメモリにアクセスし、
上段が、自身の第2のマスタインタフェース部と、直下段の第2のスレーブインタフェース部とを介して、該直下段の実行を制御するように接続されていることを特徴とする半導体集積回路。 - 前記複数のシーケンサと前記データエンジンは、自身のメモリに設定された前記パラメータを参照しながら処理を実行し、
前記ホストCPUと前記複数のシーケンサは、
1つまたは複数の下段のメモリに前記パラメータを設定すると共に、
直下段のメモリに格納された、前記処理の進行に伴って変化する前記パラメータの状態を参照して、該直下段の実行を制御することを特徴とする請求項1に記載の半導体集積回路。 - 前記複数のシーケンサと前記データエンジンの夫々のメモリは、第1のメモリと第2のメモリを有し、
前記複数のシーケンサと前記データエンジンは、
自身の第1のメモリに設定された前記パラメータを第2のメモリにコピーして、該第2のメモリにコピーされた前記パラメータを参照しながら処理を実行し、
前記ホストCPUと前記複数のシーケンサは、
1つまたは複数の下段に対して前記パラメータを設定する際に、該1つまたは複数の下段の第1のメモリに前記パラメータを設定し、
直下段の実行を制御する際に、該直下段の第2のメモリにおける前記パラメータの状態を参照することを特徴とする2に記載の半導体集積回路。 - 前記ホストCPUと前記複数のシーケンサは、
下段が前記処理を実行しているときに、
該下段に対して次に設定するパラメータを自身のメモリに一時的に格納し、
該下段が前記処理を完了したときに、
自身のメモリに一時的に格納した前記次に設定するパラメータを前記下段のメモリに転送することを特徴とする請求項2に記載の半導体集積回路。 - 前記複数のシーケンサと前記データエンジンに対して、クロック供給の制御を行うクロック制御部をさらに備え、
前記複数のシーケンサのインタフェース部は、夫々が、
前記クロック制御部からのクロックの供給を受けて該シーケンサに供給するクロック入力インタフェース部と、
該シーケンサと、該シーケンサの直下段のいずれか一方または両方に対するクロックの供給を制御可能なクロック制御信号を前記クロック制御部に出力するクロック制御インタフェース部とをさらに有し、
前記データエンジンのインタフェース部は、前記クロック制御部からのクロックの供給を受けて該データエンジンに供給するクロック入力インタフェース部をさらに有し、
前記クロック制御部は、各前記シーケンサからの前記クロック制御信号に従って、該シーケンサまたは該シーケンサの直下段へのクロックの供給の制御を行うことを特徴とする請求項1から4のいずれ1項に記載の半導体集積回路。 - 前記複数のシーケンサと前記データエンジンに対して、電源供給の制御を行う電源制御部をさらに備え、
前記複数のシーケンサの前記インタフェース部は、夫々が、
前記電源制御部からの電源の供給を受けて該シーケンサに供給する電源入力インタフェース部と、
該シーケンサと、該シーケンサ直下段のいずれか一方または両方に対する電源の供給を制御可能な電源制御信号を前記電源制御部に出力する電源制御インタフェース部とをさらに有し、
前記データエンジンのインタフェース部は、前記電源制御部からの電源の供給を受けて該データエンジンに供給する電源入力インタフェース部をさらに有し、
前記電源制御部は、各前記シーケンサからの前記電源制御信号に従って、該シーケンサまたは該シーケンサの直下段への電源の供給を行うことを特徴とする請求項1から5のいずれか1項に記載の半導体集積回路。 - 前記複数のシーケンサと前記データエンジンは、
直上段により実行を制御されて開始した処理の完了時に、前記直上段にトリガ信号を送信することを特徴とする請求項5または6に記載の半導体集積回路。 - 前記複数のシーケンサは、
下段のシーケンサが、自身の第1のマスタインタフェース部と、1つまたは複数の上段のシーケンサの第1のスレーブインタフェース部とを介して、該1つまたは複数の上段のシーケンサのメモリにアクセス可能に接続されていることを特徴とする請求項1から7のいずれか1項に記載の半導体集積回路。 - 前記データエンジンのインタフェース部は、前記複数のシーケンサの前記第1のマスタインタフェース部と同一の仕様を有する第1のマスタインタフェース部をさらに備え、
前記データエンジンは、
自身の第1のマスタインタフェース部と、1つまたは複数のシーケンサの第1のスレーブインタフェース部とを介して、該1つまたは複数のシーケンサのメモリにアクセス可能に接続されていることを特徴とする請求項1から8のいずれか1項に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010184090A JP5517830B2 (ja) | 2010-08-19 | 2010-08-19 | 半導体集積回路 |
US13/137,349 US8732493B2 (en) | 2010-08-19 | 2011-08-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010184090A JP5517830B2 (ja) | 2010-08-19 | 2010-08-19 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012043198A true JP2012043198A (ja) | 2012-03-01 |
JP5517830B2 JP5517830B2 (ja) | 2014-06-11 |
Family
ID=45595005
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010184090A Expired - Fee Related JP5517830B2 (ja) | 2010-08-19 | 2010-08-19 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8732493B2 (ja) |
JP (1) | JP5517830B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019170624A (ja) * | 2018-03-28 | 2019-10-10 | 株式会社日立製作所 | 磁気共鳴イメージング装置およびその制御方法 |
CN112292076A (zh) * | 2018-04-11 | 2021-01-29 | 弗劳恩霍夫应用研究促进协会 | 用于确定物品在管状结构之内的位置的位置确定设备 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB201211340D0 (en) * | 2012-06-26 | 2012-08-08 | Nordic Semiconductor Asa | Control of semiconductor devices |
US10310476B2 (en) * | 2017-04-26 | 2019-06-04 | Analog Devices Global Unlimited Company | Using linked-lists to create feature rich finite-state machines in integrated circuits |
US11544203B2 (en) | 2019-12-30 | 2023-01-03 | Micron Technology, Inc. | Sequencer chaining circuitry |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4754393A (en) * | 1984-12-21 | 1988-06-28 | Advanced Micro Devices, Inc. | Single-chip programmable controller |
US5289116A (en) * | 1990-05-31 | 1994-02-22 | Hewlett Packard Company | Apparatus and method for testing electronic devices |
JPH06253157A (ja) | 1993-03-02 | 1994-09-09 | Hitachi Ltd | 2値画像信号符号化lsi |
JP3188840B2 (ja) * | 1996-06-14 | 2001-07-16 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | コンピュータ・システムに用いられる周辺装置及びその制御方法 |
JPH10198421A (ja) | 1997-01-13 | 1998-07-31 | Ishikawajima Harima Heavy Ind Co Ltd | 設備の故障状態モニタリング方法および装置並びに揚運炭設備の故障状態モニタリング方法および装置 |
JP2005346502A (ja) * | 2004-06-03 | 2005-12-15 | Canon Inc | メモリアクセス制御装置、情報処理システム、メモリアクセス制御方法、及び制御プログラム |
JP5261993B2 (ja) * | 2007-06-15 | 2013-08-14 | 富士通セミコンダクター株式会社 | ディスプレイ制御回路およびディスプレイ装置 |
-
2010
- 2010-08-19 JP JP2010184090A patent/JP5517830B2/ja not_active Expired - Fee Related
-
2011
- 2011-08-08 US US13/137,349 patent/US8732493B2/en active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019170624A (ja) * | 2018-03-28 | 2019-10-10 | 株式会社日立製作所 | 磁気共鳴イメージング装置およびその制御方法 |
JP7032195B2 (ja) | 2018-03-28 | 2022-03-08 | 富士フイルムヘルスケア株式会社 | 磁気共鳴イメージング装置およびその制御方法 |
CN112292076A (zh) * | 2018-04-11 | 2021-01-29 | 弗劳恩霍夫应用研究促进协会 | 用于确定物品在管状结构之内的位置的位置确定设备 |
Also Published As
Publication number | Publication date |
---|---|
JP5517830B2 (ja) | 2014-06-11 |
US20120047376A1 (en) | 2012-02-23 |
US8732493B2 (en) | 2014-05-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5517830B2 (ja) | 半導体集積回路 | |
US9785211B2 (en) | Independent power collapse methodology | |
US20240118924A1 (en) | Controlling scheduling of a gpu | |
US11853796B2 (en) | Controlling operation of a GPU | |
JP2014505310A (ja) | バス相互接続のためのバスクロック周波数スケーリング、ならびに関係するデバイス、システム、および方法 | |
US10289787B2 (en) | Control program and control method for programmable logic device and information processing apparatus including the same | |
CN104699642A (zh) | 信息处理装置、数据传送装置及数据传送装置的控制方法 | |
CN104641412A (zh) | 用于选择性显示刷新的方法和设备 | |
CN107068177B (zh) | 控制存储器的控制设备及其控制方法 | |
US10198301B2 (en) | Semiconductor device | |
JP2002268941A (ja) | 半導体装置 | |
US20220343878A1 (en) | Synchronous Display Pipeline Systems and Methods | |
US9013948B2 (en) | Memory architecture for display device and control method thereof | |
CN116862756B (zh) | 行数据处理方法、行缓存器、电子设备及存储介质 | |
JP2006202172A (ja) | バスタイミング制御回路 | |
JP2008113295A (ja) | 映像信号処理装置 | |
WO2021166063A1 (ja) | 情報処理装置、情報処理システム、および情報処理方法 | |
US8164973B2 (en) | Storage apparatus and method of controlling storage apparatus | |
JP6711590B2 (ja) | メモリを制御する情報処理装置 | |
JP4149345B2 (ja) | データ転送制御装置および該データ転送制御装置を備えるデータ駆動型プロセッサ | |
JP2014154000A (ja) | メモリ制御装置、その制御方法、および制御プログラム | |
CN115777098A (zh) | 通过循环fifo分散和聚集流式传输数据 | |
JP2010231719A (ja) | データ転送方法 | |
JP2011108020A (ja) | 信号処理装置 | |
JP2014182510A (ja) | データ処理装置及びクロック供給方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130327 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131210 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140204 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140325 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140401 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5517830 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |