JPH06253157A - ２値画像信号符号化ｌｓｉ - Google Patents

Abstract

(57)【要約】 【目的】演算処理部のパイプライン処理の分割と制御部
の分割を、制御周期に着目して、ライン単位制御と符号
語単位制御を別ブロックにし、高速回路設計に適し、か
つ回路設計が容易な、高コストパフォーマンスな符号化
ＬＳＩの提供を目的とする。 【構成】効率的なタスク分割のため、制御ブロックをラ
イン周期で制御する全体制御ブロックと、制御の高速化
要求が厳しくなる符号語単位の制御を分割して、符号語
単位のシーケンス制御を符号化演算ブロック内に組込ん
だ。パイプライン処理化する演算ブロックは、画像デー
タの入力ブロック，入力した画像データの読みだし処
理，変化点を検出し符号モードを決定するブロック，符
号を生成するブロック，符号を符号パス幅にあわせて整
列させるブロック，ＦＩＦＯメモリから構成される符号
出力ブロックに分割した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＭＨ，ＭＲ，ＭＭＲ符
号化する２値画像信号符号化ＬＳＩに関する。

【０００２】

【従来の技術】ファクシミリでは、画像伝送時の伝送効
率を向上させるため、ＣＣＩＴＴ（国際電信電話諮問委
員会）で勧告されているように、ＭＨ，ＭＲ，ＭＭＲ符
号化方式を用いてドキュメント伝送している。該符号化
方式は、画像の白黒の変化点を符号に対応させるもので
あり、同じ画像ビット数符号化する場合、単位長さ当り
の白黒の変化点数が多いとそれだけ処理量が増加し、画
像の符号化スピードが低下してしまう性質がある。この
ため、画像の白黒が密な場合でも、高速に符号化を行え
るようにすることを目的として、実行方法の改良が進め
られている。この種のものには、例えば特開昭58−2046
73号記載のように、参照ラインメモリと符号化ラインメ
モリから画像データを読みだし、符号検出回路と符号語
変換回路の間に回路規模が大きなＦＩＦＯメモリを具備
して、符号化速度の変化を該FIFO部で吸収して処理の流
れをスムーズ化して高速化を図ったものがある。また、
特開昭64−61173 号記載に記載されている参照ラインと
符号化ラインの画像データを読みだした後にＦＩＦＯメ
モリ、さらに該双方のラインの画像データの変化点を検
出する回路の後にもＦＩＦＯメモリを配置して、その後
方に符号化回路を配置して高速化を図ったものがある。

【０００３】

【発明が解決しようとする課題】しかし、上記従来例で
は下記する問題点があった。例えば、紙を媒体としたド
キュメントを読み込み符号化して伝送するＦＡＸの読み
込みスピードを考慮して１つのシステムとしてのコスト
を考えた場合、紙搬送につてはコスト負担の大きな大掛
かりな高速読取機構を取り込むことはできない。また、
オフィスや家庭でＦＡＸユーザが使用する一度の送信で
の送信枚数は、大型計算機で打ち出されるような膨大な
ドキュメントを伝送するわけではなく、大型計算機から
打ち出されるときのような紙搬送スピードは必要とされ
ない。以上のような諸条件を考えた場合、符号化ＬＳＩ
についてもコストパフォーマンス的に最適な処理構成が
考えられ、上記従来例では、回路規模的にも大きくなる
と考えられるＦＩＦＯメモリを符号化実行回路の途中に
用いなければならない等、配慮が不足していた。また、
いずれも高速化のためには、パイプライン処理的なハー
ド構成とすることを基本としているが、この流れを制御
する制御部についての構成や制御周期に着目して、より
容易な回路構成で高性能を実現し高コストパフォーマン
ス化を図る点で言及されていない。また、符号を生成す
る参照ラインと符号化ラインの細かな変化点の位置関係
に着目して高速化する手法については、開示されていな
い。

【０００４】本発明の目的は、演算処理部のパイプライ
ン処理の分割と制御部の制御処理分割を効率的に行い、
少ない回路規模で十分な実用符号化スピードを達成でき
る高コストパフォーマンスな符号化ＬＳＩを提供するこ
とにある。

【０００５】本発明の他の目的は、ＭＨ，ＭＲ，ＭＭＲ
符号化方式の制御周期を考慮し、回路設計が容易で高速
制御に適した符号化ＬＳＩを実現することにある。この
ために、制御周期に着目し階層性を持たせ、高速制御が
要求されるところの論理を浅くでき、素子遅延にたいし
て有効な回路構成を持った符号化ＬＳＩを提供すること
にある。

【０００６】本発明の他の目的は、符号化方式を考慮し
て少ない回路規模で効率的に高速化が図れるＭＨ，Ｍ
Ｒ，ＭＭＲ符号化ＬＳＩを提供することにある。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、ＭＨ，ＭＲ，ＭＭＲ符号化方式の変化点の位置と生
成符号の関係と、ＦＡＸなど本発明の符号化ＬＳＩを使
用するシステムの読み込みスピードについて十分に考慮
する必要がある。ＦＡＸ等のシステムでは、高速化のた
めに読取機構部に莫大なコストをかけることはできない
ので、ユーザの使用形態に合わせて、原稿の読み込みス
ピードはある程度ユーザが満足できるスピードを達成で
きればよい。そこで、符号化に要求されるスピードとし
ては、Ａ４,２００ｄｐｉ（dots per inch）の原稿を１
秒程度で、画像によらず１定速で符号化できる性能を達
成できる程度で、符号化ＬＳＩの高コストパフォーマン
ス化を実現できるタスク分割方式を発明し分割した。

【０００８】具体的には、効率的なタスク分割のため、
制御ブロックをライン周期で制御する全体制御ブロック
と、制御の高速化要求が厳しくなる符号語単位の制御を
分割して、符号語単位のシーケンス制御を符号化演算ブ
ロック内に組込んだ。パイプライン処理化する演算ブロ
ックは、画像データの入力ブロック，入力した画像デー
タの読みだし処理，変化点を検出し符号モードを決定す
るブロック，符号を生成するブロック，符号を符号バス
幅にあわせて整列させるブロック，ＦＩＦＯメモリから
構成される符号出力ブロックに分割した。

【０００９】また、符号化方式の原理から、ＭＨ，ＭＲ
符号化方式ではラインエンドになった場合に区切りをつ
けなければならないことから、ラインエンド判定する必
要があり、該ラインエンド信号がラインの最後の符号と
一緒に符号モード判定ブロックから出力できるようにし
た。

【００１０】さらに、ＭＲ，ＭＭＲ２次元符号化の場合
には、参照ラインと符号化ラインの変化点の位置関係か
ら、メモリから数ビット単位で読みだしてラッチして符
号化する場合に、符号化に必要な起点となる変化点の位
置が、現在ラッチされているデータよりも１アドレス前
の変化点を開始画素データとして再び開始しなければな
らない場合ががあり、パイプライン処理の障害となる。
該障害を解消するために、並列に読みだしビット数より
も高々３ビット分の多いラッチを具備する構成として本
発明の符号化ＬＳＩに組み込んだ。

【００１１】

【作用】ライン単位で制御する全体制御部と、符号語単
位でパイプライン制御する制御部を分割したので、シー
ケンス制御する部分の状態数と制御対象信号数が各々に
分解され、シーケンス変更部のロジックが各々減少し、
素子遅延が小さくなり、高速設計が容易となると同時
に、階層化論理設計ができるので設計負荷も減少する。
また、パイプライン処理的に符号化演算するブロック
も、実際に使用するシステムの読み込みスピードを考慮
して、パイプライン結合が効率良く高速化できるように
配置したので、高速性と少ゲート数が効率的に実現でき
る構成となっている。

【００１２】さらに、ブロック間の信号の受渡し信号の
タイミングの流れを、符号化方式上の原理に基づいて、
ラインエンド信号の受渡しや、ラインメモリからの画像
データの読みだしと生成符号の関係など細かく考慮して
おり、より洗練された高速符号化処理が実現できる。

【００１３】

【実施例】以下本発明の実施例を図面を用いて説明す
る。図１は、本発明の符号化ＬＳＩのブロック構成を示
したものである。以下構成と信号の流れについて説明す
る。本発明の符号化ＬＳＩ１は、画像データ入力装置１
１から画像データを入力する画像バスＩ／Ｆ４と、生成
した符号を出力する符号出力ＦＩＦＯと、制御マイクロ
プロセッサ（ＭＰＵ）と制御データの入出力をするため
のシステムバスＩ／Ｆ３を通して外部装置とＩ／Ｆす
る。符号化は制御ＭＰＵからの符号化方式選択信号によ
ってＭＨ或いはＭＲ或いはＭＭＲ符号化方式が設定さ
れ、該ＭＰＵからの符号化開始信号によって処理が開始
される。

【００１４】該符号化開始信号は、一旦全体制御シーケ
ンサ２に取り込まれ、以下説明する４つの演算ブロック
からなる符号化演算部１０の各処理部、及び画像バスＩ
／Ｆブロック４とラインメモリブロック５に送られる。
符号化開始が指示された後は、画像バスＩ／Ｆブロック
４で画像データ入力装置１１からのデータ入力要求を監
視し、該入力要求に従い画像データをラインメモリ部５
に蓄積する。１ライン分画像データがラインメモリ５に
蓄積されたことを全体制御シーケンサ２が検知すると、
該シーケンサ２は符号化演算部１０内の各演算ブロック
にたいして、符号化開始信号を発行する。該信号はライ
ン単位制御信号１３であり、ラインメモリ部に１ライン
分の新たな画像データが蓄積される毎に発行される。

【００１５】データ信号１５は、図１の左から右へ処理
が進行するにつれて矢印付き実線で示す順序に符号化が
進行し、符号出力ＦＩＦＯ９から符号として出力され
る。該画像データから符号データに変換する符号化演算
が符号化演算部１０で実行される。まず、ラインメモリ
５に蓄積された画像データを変化点検出＆モード判定ブ
ロック６で読みだし、設定された符号化方式に従いＭＨ
符号化では変化点位置アドレス、或いはＭＲ，ＭＭＲ２
次元符号化では２次元符号モードを出力する。符号生成
ブロック７では、符号モード或いは変化点のアドレスか
ら対応した符号を生成し、符号パックブロック８へ符号
を出力する。該符号パックブロック８では、生成された
符号は可変長符号であるため、該符号を符号バスのビッ
トバス幅にあわせてビット整列させる処理をする。整列
した符号を符号出力用ＦＩＦＯ９に転送し、符号バスへ
符号を出力する。この一連の処理で、符号化演算部１０
に属する各演算ブロックは、以下説明するパイプライン
処理結合により高速符号化処理が可能となっている。

【００１６】また本発明の符号化ＬＳＩ１は、システム
バスＩ／Ｆ以外は、ライン単位で符号化処理を制御する
全体制御シーケンサ２の制御のもとで、符号化のスター
ト／ストップが管理される構成となっている。すなわ
ち、制御ＭＰＵ１２からの信号にしたがって、符号化処
理が開始され、ストップは、ＭＰＵ１２からの指示や、
ページの終了や符号化すべきライン数の符号化終了で、
他の演算ブロック等に対して、全体制御シーケンサ２が
終了信号を出力し、処理をストップする。このような制
御体系としたことで、階層的な符号化処理制御が構築可
能となり、全体制御シーケンサでは、ライン単位周期の
制御だけを考慮して設計すれば良く、判り易い制御体系
で符号処理全体の構築が可能となった。また、符号化演
算部１０内の各演算ブロックでは、符号化のスタート／
ストップについて考慮する必要は無くなり、符号語単位
のパイプライン制御だけを対象としたシーケンス制御を
組み込むだけで良く、制御対象が判り易いシーケンサの
構築が可能となり、シーケンス論理も浅くなり、高速符
号化制御に適した構成とすることができる。

【００１７】次に図２を用いて、符号化演算部１０に属
する各ブロックに共通なパイプライン制御と、全体制御
シーケンサ２の関係について説明する。演算ブロック２
０は、符号化演算部１０に属する１つの演算ブロックで
あり、演算ブロック２５はそれに続く演算ブロックであ
る。全体制御シーケンサ２と各演算ブロックは、ライン
単位制御信号１３によって接続されている。演算ブロッ
クでは、全体制御シーケンサによって処理のスタート／
ストップが制御されるブロックシーケンサ、各々２１，
２６で該当ブロックの動作を制御している。演算ブロッ
ク２０，２５は、各々前のブロックの出力をラッチする
入力ラッチ２２，２７と該当ブロックに割り当てられた
処理を実行する演算部２３，２８と出力ラッチ２４，２
９から構成されている。どのタイミングで前のブロック
の出力を入力ラッチに取り込み、どのタイミングで出力
ラッチに新たなデータを設定するか、すべて各々のブロ
ックシーケンサである２１，２６が管理して、パイプラ
イン処理を可能としている。このタイミッグを図ってい
る信号が、符号語単位制御信号１４と、ブロック内の処
理の進行状態を管理しているブロックシーケンサ２１或
いは２６内の状態ロジックと各演算部２３或いは２８の
処理結果である。一旦符号化開始が指示されれば、変化
点検出＆モード判定ブロック６でデータをカウントし、
ラインエンドに達するまでは、隣接ブロック同士でデー
タの入出力タイミングを図り処理が進行する。

【００１８】図３は該符号化処理のタイミングの概要を
示しており、用いているクロックは４相クロックであ
り、図示するようにClock１からClock４を仮にタイミン
グＳ１からＳ４にとして、Ｓ１，Ｓ３タイミングを入出
力のタイミングとして使用している。各ブロックは、Ｓ
１からＳ４を１マシンサイクルとして処理を実行する。
しかし、ＭＨ，ＭＲ，ＭＭＲ符号化では、２値画像の白
から黒或いは黒から白への色の変化する画素を符号化す
る方式であり、色の変化しない部分は符号を生成する必
要はなく、また変化が密な部分ではそれだけ多く符号を
生成しなければならない。このため、符号化演算部１０
のようにブロック分割しても、各ブロックが一定のサイ
クルで処理を継続することはできず、処理の進行の度合
いを隣接ブロックにたいして知らせる必要がある。この
ため符号語単位制御信号１４で入出力タイミングを図っ
てパイプライン処理を実現している。図３の下側の部分
に処理各ブロックの演算部の処理とシーケンサ部の処理
のタイミングを示すが、演算はＳ１からＳ３のタイミン
グで実行し、シーケンスの次状態の決定は、Ｓ３の終了
時点からＳ１の立上りまでに決定し次の処理を実行でき
るようにしている。

【００１９】変化点検出＆モード判定ブロック６を例と
して、図４を用いて詳しく説明する。ここで仮に説明の
ために、演算ブロック２０と前記ブロック６が対応して
いるものとする。ブロックシーケンサ２１は、シーケン
サの状態を決定するためのランダムロジックであるブロ
ックシーケンサ論理５０と、符号化演算論理結果をラッ
チするための出力ラッチ５２と、シーケンスステートを
保持するための出力ステート５３と、次のステート変更
のために一旦状態を保持するための入力ステートラッチ
５１からなる。タイミングは図示するように、シーケン
サの状態をＳ１タイミングで確定して、符号化演算論理
の結果と該シーケンサ状態からＳ３タイミングまでに、
符号モード出力論理＆符号語単位制御信号生成論理５５
によって符号モード出力データと符号語単位制御信号を
生成して、Ｓ３タイミングで出力ラッチ２４でラッチし
て出力する。また、ブロック内の次の状態を決定するの
も同様のタイミングで、Ｓ３タイミングで出力ラッチ５
２にラッチされた出力と、Ｓ３タイミングで入力ステー
トラッチ５１にラッチされた現状態から次の状態をブロ
ックシーケンサ論理５０で決定する。ここで次の入力が
可能な状態となれば、Ｓ１タイミングで入力ラッチパル
スを発行し、入力ラッチ２２で新たなデータをラッチす
る。その他のブロックも同様なタイミングで構成してあ
り、Ｓ１からＳ４を１マシンサイクルとして、入出力制
御機能付きパイプライン符号化処理を実現している。

【００２０】図１，図４に示すように、符号モード出力
はラインメモリから画像データを読みだしてラッチし、
演算して符号モードを出力している。符号モードを決定
する際に、読みだしたラインメモリのアドレスと決定し
た符号モードから、ラインエンドに達したかどうか、符
号モード出力＆符号語単位制御信号生成論理５５によっ
て判定できる。本発明の該論理５５は、この機能も内蔵
した論理としており、ラインエンドに達した場合は、符
号モードと同時にラインエンド信号もデータ信号１５の
信号の一つとして出力できる。本機能によりラインの終
了時点での処理が最低でも１マシンサイクルは高速化で
き、符号化性能の向上が可能となっている。

【００２１】また、ライン単位での符号化処理のスター
ト／ストップを基本としていることから、全体制御シー
ケンサ２はライン単位で符号化処理の終了を管理する必
要があり、ラインエンド信号の入力を必要としている。
ラインエンドの検知は、変化点検出＆モード判定部６で
前述したように可能である。しかし、符号化の終了を考
慮すると、符号の出力を完了した時点が処理終了であ
り、新たな符号化の指示はできない。符号化演算部１０
では、前述したように検出したラインエンド信号を次ブ
ロックに転送して処理の停止はするが、新たな符号化を
開始することはできない構成としている。次のラインの
符号化開始を決定するブロックは、全体制御シーケンサ
２であり、該ブロックは符号パック部８からのライン終
了信号を検知して、次のラインの符号化を実行するかど
うか判定している。符号の出力は、符号出力ＦＩＦＯ部
９であるが、該ＦＩＦＯに符号が設定されれば符号を取
り出すかどうかは、制御ＭＰＵ１２の判断で、内部の符
号化には無関係であり、符号パック部８からのライン終
了信号をもとに、次のラインの符号化のスタート／スト
ップを判定する構成とした。該構成とすることで、外部
の符号取り出しスピードの影響を軽減でき、高速符号化
に適した構成となっている。

【００２２】次に図５，図６を用いて変化点検出処理の
高速化について説明する。ラインメモリに蓄積された画
像データは読みだし効率の向上を図り、数ビット単位で
並列に読みだす。ＭＲ，ＭＭＲ２次元符号化では参照ラ
インと符号化ラインの２本の画像データを必要とするこ
とから、参照ライン画像データと符号化ライン画像デー
タとを同時に読みだした方が効率的である。図４に示す
ように変化点検出＆符号モード判定部６には、各々２本
のデータ信号１５として入力している。この読みだしに
関して、ＭＲ，ＭＭＲ２次元符号化原理上、パイプライ
ン処理の障害となる場合が発生する可能性がある。図５
に該場合を示す。参照ライン画像データ１００と符号化
ライン画像データ１０１が図示するように、仮に８ビッ
ト単位で読みだし、区切り（バイトバウンダリ）がｋバ
イト目とｋ＋１バイト目で図示するようになっており、
斜線部が黒画素で白の正方形部が白画素であったと仮定
する。図示する記号は、ＣＣＩＴＴの勧告に準拠してお
り特に説明しなくても担当者であれば熟知しているもの
である。すなわち、ＶＬ(２)の符号を決定するために
は、ｋとＫ＋１バイトめの両方の変化点画素を用いなけ
れば符号化できないため、第Ｋ＋１バイト目も読みだ
す。しかし次の符号化は、起点画素ａ０がＫバイト目に
戻ってしまうため、ＶＲ(３)符号を生成するために再度
ｋバイト目をアクセスし直す必要が発生する。メモリの
アクセスは、通常ラインダムロッジクから読みだす場合
とは異なり、１，２マシンサイクル遅延することにな
る。この遅延を解消するために、図６に示す回路を発明
し入力ラッチ部２２に組み込んだ。

【００２３】ＣＣＩＴＴから勧告されているＭＲ，ＭＭ
Ｒ２次元符号化方式を解析すると、前述したような読み
だしアドレスを戻さなければならない場合は、ｂ１を検
出した位置から３画素前までの範囲に限られており、読
みだした画像データのうち、ライン中の画像の位置でよ
り右側にある３画素分保持していれば、アドレスを戻す
不都合は発生しないことになる。図６に示すように、次
の新たな画像データをラッチするラッチ回路７０以外
に、既にラッチしてあった右側画像データ３ビット分
を、次の画像データをラッチするタイミングに合わせて
再ラッチするためのライン７１と、ラッチ回路７２を組
込んだ。そして変化点を検出する際には、該再ラッチさ
れたデータをライン７３を通して符号化演算論理に入力
し、ラッチ７０のデータとともに利用して変化点検出す
る。該簡単な回路により、図６に示すような不都合が解
消され高速演算処理に好適な回路構成とすることができ
た。

【００２４】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。

【００２５】本発明の符号化ＬＳＩは、符号化制御部を
ライン単位制御と符号語単位制御の２階層に分割してブ
ロック化して組み込んでおり、各制御部の論理階層が明
確化され、制御部単位で簡素な設計が可能となり、素子
遅延による性能低下の問題が緩和され高速化論理設計に
適した回路であると同時に、符号化回路の制御設計が容
易となる効果がある。また、ＭＲ，ＭＭＲ２次元符号化
方式に適したラインメモリからの画像データの読みだし
と変化点検出及びパイプライン制御により、高速化が容
易に図れる効果がある。さらに、ラインエンド信号の受
渡しやライン符号化終了の判定時点等、細かな点につい
ても配慮してあり、より高速処理化に対して効果があ
る。

【図面の簡単な説明】

【図１】本発明の符号化ＬＳＩの全体ブロック構成図で
ある。

【図２】演算部の処理ブロック構成図である。

【図３】演算部のパイプライン処理タイミング概要を示
す図である。

【図４】変化点検出＆モード判定処理ブロック図であ
る。

【図５】符号化処理中に発生するパイプライン処理の障
害となるアドレス戻し発生パターン説明図である。

【図６】変化点検出＆モード判定処理部のデータ入力部
の構成図である。

【符号の説明】 １…本発明の符号化ＬＳＩ、２…全体制御シーケンサ、
３…システムバスＩ／Ｆ、４…画像バスＩ／Ｆ、５…ラ
インメモリ部、６…変化点検出＆モード判定処理部、７
…符号生成部、８…符号パック部、９…符号出力ＦＩＦ
Ｏ、１０…符号化演算部、１１…画像データ入力装置、
１２…制御ＭＰＵ、１３…ライン単位制御信号、１４…
符号語単位制御信号、１５…データ信号、２０…演算ブ
ロック、２１，２６…ブロックシーケンサ、２２，２７
…入力ラッチ、２３，２８…演算部、２４，２９…出力
ラッチ、２５…演算ブロック、５０…変化点検出＆モー
ド判定処理部のブロックシーケンサ論理、５１，５２，
５３…ラッチ回路、５４…変化点検出＆モード判定処理
部の符号化演算論理、５５…符号モード出力＆ハンドシ
ェイク信号生成論理、７０，７２…ラッチ回路、７１，
７３…信号ライン、１００…参照ライン画像データ、１
０１…符号化ライン画像データ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】２値画像信号をＭＨ或いはＭＲ或いはＭＭ
   Ｒ符号化する符号化ＬＳＩであって、２値画像データを
   入力するための画像データ入力手段と、該入力した画像
   データを一時記憶するために少なくとも主走査ラインの
   ３本分の２値画像データを記憶することのできるライン
   メモリと、該記憶した画像データを読みだして画像デー
   タの変化点を検出しＭＨ符号化では該ビットアドレスを
   生成し、ＭＲ或いはＭＭＲ２次元符号化方式では符号化
   ラインと参照ラインの変化点のビット距離と２次元符号
   モードを決定する手段と、符号バス幅にあわせて符号長
   を揃える手段と、符号を符号バスに出力する手段とを有
   し、前記各信号処理手段が符号語を単位として隣接ブロ
   ック間でパイプライン処理結合し、さらにマイクロプロ
   セッサとデータを授受するためのシステムバスインター
   フェイス（Ｉ／Ｆ）手段と、前記画像データの入力から
   符号出力までの処理を主走査ライン単位で制御する全体
   制御ロジックを有し、前記システムバスインターフェイ
   ス手段以外は該制御ロジックの符号化スタートストップ
   信号により符号化動作が制御されることを特徴とする２
   値画像信号符号化ＬＳＩ。
2. 【請求項２】請求項１記載の２値画像信号符号化ＬＳＩ
   であって、変化点ビットアドレス検出或いは２次元符号
   モード決定手段において、ＭＨ１次元符号化方式では変
   化点のビットアドレスに、ＭＲ，ＭＭＲ２次元符号では
   符号を生成するための符号モード信号とビットアドレス
   差信号に、１主走査ラインのラインエンドに達したとき
   は、ラインエンド信号を前記信号と同時に符号を生成す
   る手段へ出力することを特徴とする２値画像信号符号化
   ＬＳＩ。
3. 【請求項３】請求項１記載の２値画像信号符号化ＬＳＩ
   であって、全体制御ロジックの符号化スタート信号発行
   後は、符号長整列ブロックにおいてラインエンド信号を
   検出するまで、前記全体制御ロジックとは独立に符号化
   を継続し、次ラインの符号化は符号長整列ブロックから
   の１ライン符号化終了信号を前記全体制御ロジックが検
   出して、継続の有無を判定しライン単位で符号化処理を
   実行することを特徴とする２値画像信号符号化ＬＳＩ。
4. 【請求項４】２値画像信号をＭＨ或いはＭＲ或いはＭＭ
   Ｒ符号化する符号化ＬＳＩであって、２値画像データを
   複数ビットパラレルに入力するための画像データ入力手
   段と、入力した画像データを一時記憶するためのラッチ
   回路と、該ラッチした画像データを読みだして画像デー
   タの変化点を検出しＭＨ符号化では該ビットアドレスを
   生成し、ＭＲ或いはＭＭＲ２次元符号化方式では符号化
   ラインと参照ラインの変化点のビット距離と２次元符号
   モードを決定する手段を有し、ＭＲ或いはMMR２次元符
   号化方式においては、新たに次のアドレスの画像データ
   をラッチする場合に、既にラッチされていた画像データ
   の読取スキャン方向で時間的に遅くスキャンされた３ビ
   ットの画像データを、別に具備したラッチに設定して新
   たな画像データを入力ラッチすることを特徴とする２値
   画像信号符号化ＬＳＩ。