JP2012013473A

JP2012013473A - 半導体検査装置

Info

Publication number: JP2012013473A
Application number: JP2010148491A
Authority: JP
Inventors: Yuichi Sakurai; 祐市桜井; Tadanobu Toba; 忠信鳥羽; Hideki Yasumoto; 英樹安本; Ken Iizumi; 謙飯泉; Yoshiyuki Momiyama; 善幸籾山
Original assignee: Hitachi High Technologies Corp; Hitachi High Tech Corp
Current assignee: Hitachi High Tech Corp
Priority date: 2010-06-30
Filing date: 2010-06-30
Publication date: 2012-01-19
Also published as: US20130136334A1; WO2012001867A1

Abstract

【課題】
既製のInfiniBand（Ｒ）制御を用いる画像分配制御部は、単一ＣＰＵ上のＯＳでバッファメモリ制御と分配処理を行うため、競合が発生し分配レイテンシが変動してしまい、半導体外観検査装置には適用不可であった。
【解決手段】
検査部と、検出部と、前記検出部で検出された反射光に基づく画像を処理して該被検査対象の表面を検査する処理部とを備えた半導体検査装置であって、前記処理部は、該画像を分配する画像分配制御部と前記画像分配制御部により分配された画像を処理する画像処理部とを備え、前記画像分配制御部は、該画像の入力画像量をカウントする画像バッファカウンタと、該画像に関する情報を格納する分配制御テーブルと、入力画像量と前記分配制御テーブルからの該画像に関する情報に基づき該画像の分配開始タイミングを決定する分配タイミング制御回路と、を有することを特徴とする半導体検査装置である。
【選択図】図１

Description

本発明は半導体検査装置に関する。

今日の半導体集積回路装置の微細化、基板配線の高密度化等により、半導体ウェーハ上に形成される回路パターンは急速に微細化している。これに伴い、ウェーハ外観検査装置、走査型電子顕微鏡などに代表される半導体外観検査装置（半導体検査装置）では、要求される画像処理能力が年々増大しており、画像処理装置には、同時に処理できる画像データ量の増大に対応するスケーラビリティと、画像処理方式の更新に対応する画像処理装置構成のフレキシビリティの確保が求められている。

画像処理装置のスケーラビリティの確保に対応する検査装置として、特許文献１（特開２００５−２７４１７２号公報）には、「表面にパターンが形成された試料を載置して少なくとも一方向に連続的に移動可能なステージ手段と、該ステージ手段が一方向に連続的に移動しているときに該ステージ手段に載置した前記試料を撮像する撮像手段と、該撮像手段で撮像して得られた前記試料の画像を一部が重複する複数の連続した部分画像に分割する分割部と該分割部で分割された連続した部分画像を複数のプロセッサエレメントを用いて並列に処理する処理部を複数備えて前記試料表面のパターンの欠陥を検出する画像処理手段と、前記ステージ手段と前記撮像手段と前記画像処理手段とを制御する制御手段とを備えたことを特徴とするパターン検査装置。」が開示されており、複数のプロセッサエレメントを用いて並列に処理する処理部を複数備えることにより、同時に処理できる画像データ量の増大に対応するスケーラビリティを達成するパターン検査装置が報告されている。

また、非特許文献１（InfiniBand Trade Association http://www.infinibandta.com.）には、スケーラビリティとフレキシビリティの確保の観点では、データ分配ネットワークとして、汎用スーパコンピュータの分野でトレンドとなっているInfiniBand（Ｒ）アーキテクチャが多く用いられることが開示されている。

また、非特許文献２（NASA Advanced Supercomputing Division：NAS Computing Resources - Pleiades Supercomputer：http://www.nas.nasa.gov/Resources/Systems/pleiades.html（2009））には、InfiniBand（Ｒ）を汎用スーパコンピュータに適用した例が開示されている。

InfiniBand（Ｒ）は、データ伝送容量で複数世代に対応するスケーラビリティを有する。２００１年にＳＤＲ（Single Data Rate、2.5Gbps/1X）規格でスタートしたInfiniBand（Ｒ）は、ＥＤＲ（Eight x Data Rate、20Gbps/1X）までの規格が提示されている。また、最大で６万４千個のプロセッサノード（端末）を管理可能であり、要求処理性能増加に対するスケーラビリティも有している。また、スイッチ型のファブリックを採用するアーキテクチャであり、ネットワークトポロジに柔軟性がある。以上から、InfiniBand（Ｒ）アーキテクチャは、データ伝送容量、要求処理性能増加に対するスケーラビリティとネットワークトポロジの柔軟性を持ち、速度向上要求に対する複数世代に対応したスケーラビリティと、顧客要求、機能向上等による画像処理アルゴリズム開発に対する柔軟性の確保を達成し、半導体外観検査装置や科学システムが持つ高性能化ニーズに合致している。

InfiniBand（Ｒ）アーキテクチャを採用するネットワーク（以下InfiniBand（Ｒ）ネットワーク）は通常、ＣＰＵ、ＯＳおよびドライバソフトウェアを搭載したワークステーションで構成するが、リアルタイム性は考慮されていないため、半導体外観検査装置には適用不可であり、また、組み込み容易性の観点から、圧倒的な小型化の実現が必要であった。

InfiniBand（Ｒ）ネットワークのように汎用のネットワークプロトコルをリアルタイム性が要求される装置に適用した例としては、特許文献２（特開２００９−１８１２０３）が挙げられる。特許文献２には、「リアルタイム性を要求される処理を実施する場合、ＣＰＵの共通メモリへのアクセスの際の優先順位を、リアルタイム性の要求されない処理を実施する際の処理と比較して高く設定すると共に、ＣＰＵの優先度が高く設定されている場合は、共通メモリへアクセスする際の最大バースト長を通常と比較して短くするよう、バス調停を実施するバス調停装置。」が開示されている。

特開２００５−２７４１７２号公報特開２００９−１８１２０３号公報

InfiniBand Trade Association. http://www.infinibandta.com. NASA Advanced Supercomputing Division：NAS Computing Resources - Pleiades Supercomputer：http://www.nas.nasa.gov/Resources/Systems/pleiades.html （2009）

大容量データを複数のコンピュータでリアルタイムに処理する半導体外観検査装置では、入力したデータを一定サイズに分割し、並列の各コンピュータへ順次分配し処理を行う。ここで、各プロセッサへ順次分配するレイテンシにばらつきが生じた場合、並列処理装置の各プロセッサにおいて処理データの到着タイミングにずれが生じる。このずれが蓄積されると、データ処理の一貫性や制御シーケンスの破綻を招く。つまり、画像分配制御部から各コンピュータへデータを順次分配するレイテンシの時間管理が重要である。

しかし、特許文献２記載のバス調停装置によっては、単一のＣＰＵバスを複数の通信手段とＣＰＵとバス調停回路で共用しているため、大容量データを主記憶に書き込み（バッファリング）しそのデータを各コンピュータへデータを順次分配する場合、それぞれのデータの競合が発生し順次分配するレイテンシの時間管理ができないという課題と、ＣＰＵのソフトウェア制御による伝送スケジュール（タイミング）制御を行っているため大容量データの主記憶への書き込み（バッファリング）制御とソフトウェア処理による伝送スケジュール（タイミング）制御に競合が発生し、連続した大容量データの主記憶への書き込み（バッファリング）がソフトウェア処理により中断されるか、もしくは、ＣＰＵのソフトウェア制御が大容量データの主記憶への書き込み（バッファリング）等の割込みにより中断されるため順次分配するレイテンシの時間管理ができないという課題があり、主記憶へのデータのバッファリングと分配制御に関する競合の問題とＣＰＵのデータ伝送スケジュール（タイミング）制御により発生する競合の問題を解決することが必要である。

本発明は、汎用並列処理装置のリアルタイム性を高め高性能な半導体外観検査装置を低コストに実現することを目的とする。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば次のとおりである。
（１）被検査対象の表面を撮像する検査部と、前記検査部により撮像された該被検査対象の表面の反射光を検出する検出部と、前記検出部により検出された該被検査対象の表面からの反射光に基づく画像を処理して該被検査対象の表面を検査する処理部とを備えた半導体検査装置であって、前記処理部は、該画像を分配する画像分配制御部と前記画像分配制御部により分配された画像を処理する画像処理部とを備え、前記画像分配制御部は、該画像の入力画像量をカウントする画像バッファカウンタと、該画像に関する情報を格納する分配制御テーブルと、前記画像バッファカウンタにてカウントされた入力画像量と前記分配制御テーブルからの該画像に関する情報に基づき該画像の分配開始タイミングを決定する分配タイミング制御回路と、を有することを特徴とする半導体検査装置である。

本発明によれば、汎用並列処理装置のリアルタイム性を高め、高性能で低コストな半導体外観検査装置を提供することを目的とする。

本発明に係る半導体外観検査装置の第一の実施例の説明図である。本発明に係る半導体外観検査装置の並列画像処理の様子を示す説明図である。本発明に係る半導体外観検査装置の分配制御テーブルの一例である。本発明に係る半導体外観検査装置の分配制御シーケンス図（１）である。本発明に係る半導体外観検査装置の分配制御シーケンス図（２）である。本発明に係る半導体外観検査装置のプロセッサへの画像順次分配の流れを示す図である。 InfiniBand（Ｒ）ネットワーク制御を用いた従来の半導体外観検査装置の説明図である。 InfiniBand（Ｒ）ネットワーク制御を用いた従来の半導体外観検査装置における画像分配制御の流れの説明図である。

ここで、本発明に係る半導体製造装置の実施の形態について、半導体検査装置を例として、図面を参照して説明する。半導体検査装置の具体例としては、光学式やＳＥＭ式外観検査装置及びＳＥＭ測長装置などがある。

図１は本発明に係る半導体外観検査装置の第一の実施例の説明図である。半導体外観検査装置６２は、被検査基板１６に電子線を照射し、被検査基板１６から二次電子を発生させる検査室１、予備室（本実施例では図示せず）、被検査基板１６から発生する二次電子を検出する二次電子検出部５５、二次電子検出部５５で検出した二次電子に基づく画像データを処理して被検査基板上を検査する処理部、検査室１での検査条件を制御したり、画像処理装置６３により処理されたデータをモニタ表示等する制御部（全体制御部）３９とを備えて構成される。

ここで、処理部は、二次電子に基づく画像データを分配する画像分配制御部６０と、画像分配制御部６０で分配した画像データを処理する画像処理部（画像処理装置）６３とを備える。

検査室１は、真空排気され、照射系、検出系、ステージ系とにより構成される。
照射系は、電子銃４、電子線５の引き出し電極３、コンデンサレンズ２、ブランキング偏向器６、走査偏向器８、絞り７、対物レンズ１３、反射板９、ＥｘＢ偏向器１２とを備えて構成されている。
ステージ系は、被検査対象物である被検査基板１６を載置する試料台１５と、試料台１５の上に搭載されたＸステージ１７とＹステージ１８とを備えて構成され、照射系により被検査基板１６からの発生した二次電子１１を、検出系である二次電子検出器１０により検出して二次電子検出部５５に送る。

被検査基板１６は半導体ウェーハ、チップあるいは液晶、マスク等の微細回路パターンを有する基板である。

被検査基板１６の画像を取得するためには、細く絞った電子線５を該被検査基板１６に照射し、二次電子１１を発生させ、これらを電子線５の走査およびＸステージ１７、Ｙステージ１８の移動と同期して検出することで該被検査基板１６の画像を得る。
電子線５の加速は、電子銃４に高電圧の負の電位を印加することでなされる。これにより、電子線５はその電位に相当するエネルギーで試料台１５の方向に進み、コンデンサレンズ２で収束され、さらに対物レンズ１３により細く絞られて試料台１５の上のＸステージ１７、Ｙステージ１８の上に搭載された被検査基板１６に照射される。
被検査基板１６上に電子線５を照射することによって発生した二次電子１１は、被検査基板１６に印加された負の電圧により加速される。被検査基板１６の上方に、電界と磁界の両方によって電子線５の軌道へは影響を与えずに二次電子の軌道を曲げるためのＥｘＢ偏向器１２が配置され、これにより加速された二次電子１１は所定の方向へ偏向される。ＥｘＢ偏向器１２にかける電界と磁界の強度により、この偏向量を調整することができる。ＥｘＢ偏向器１２により偏向された二次電子１１は、所定の条件で反射板９に衝突する。

この反射板９に加速された二次電子１１が衝突すると、反射板９からは数ｅＶから５０ｅＶのエネルギーを持つ第二の二次電子が発生する。二次電子検出器１０は、二次電子１１が反射板９に衝突して発生した第二の二次電子を、電子線５の走査のタイミングと連動して検出するように構成されている。

ここで、装置各部の動作命令および動作条件は、全体制御部３９から入出力される。
ブランキング偏向器６には、走査信号およびブランキング信号を発生する偏向制御部２５が接続される。走査偏向器８による電子ビームの偏向の周波数や偏向幅等は、全体制御部３９からの指令に基づいて偏向制御部２５により、電子ビーム５を被対象基板１６上で２次元走査するよう制御される。なお、電子線５をブランキングする必要があるときには、ブランキング偏向器６により電子線５が偏向されて、電子線が絞り７を通過しないように制御できる。
また、対物レンズ１３の開口数等は、全体制御部３９からの指令に基づいて対物レンズ制御部２６により制御される。
ここで、Ｘステージ１７、Ｙステージ１８は、制御部（全体制御部）３９から得られるステージ制御信号を基にｘ−ｙ軸方向に駆動制御するステージ駆動制御部２８によって制御される。

二次電子検出部５５は、プリアンプ２０、ＡＤ変換器２１、高圧電源２４、プリアンプ駆動電源２２、ＡＤ変換器駆動電源２３、逆バイアス電源１９を備えて構成される。また、二次電子検出部５５の一部でもある二次電子検出器１０は、検査室１内の対物レンズ１３の上方に配置され、被検査基板１６からの二次電子を検出する。
二次電子検出器１０の出力信号は、二次電子検出部５５のプリアンプ２０で増幅され、ＡＤ変換器２１によりデジタルデータとなる。ＡＤ変換器２１は、二次電子検出器１０が検出したアナログ信号をプリアンプ２０によって増幅した後に直ちにデジタル信号に変換して、画像分配制御部６０に伝送するように構成されている。
このＡＤ変換されたＳＥＭ画像は、画像分配制御部６０を介して画像処理手段（画像処理装置）６３に送られ、処理される。例えば、測長用ＳＥＭの場合には、画像処理部６３において、指定された画像中のパターン間の距離の測定を行う。また観察用ＳＥＭ（ＳＥＭ画像に基づく外観検査）の場合には、画像処理部６３において、画像の強調等の処理が行われる。
そして、取り込まれた電子線画像あるいは光学画像はモニタ５３に表示される。

次に、画像分配制御部６０の詳細な実施形態を説明する。
画像分配制御部６０は、画像バッファカウンタ３２、分配制御テーブル３３、分配タイミング制御回路３５、ネットワークシーケンス制御回路３６、ネットワークインターフェース回路３７、ダイレクトメモリアクセス回路３８、メモリバス調停回路４０、主記憶４１とを備えて構成される。
画像分配制御部６０は、二次電子検出部５５から出力された連続画像データ３４を処理単位画像に分割し、画像処理装置６３に備えられた所定のプロセッサエレメント４８、４９、・・・５１に分配する機能を有する。
まず、連続画像データ３４が画像分配制御部６０に入力されると、画像バッファカウンタ３２にて入力画像量をカウントする。次に、画像バッファカウンタ３２にて入力画像量がカウントされた後の連続画像データ７０を分配制御テーブル３３に入力する。分配制御テーブル３３には、連続画像データ７０の分割範囲、分割サイズ、分配先プロセッサエレメントなどがまとめられている。分配制御テーブル３３に従い、連続画像データ７０を分割し、個々のプロセッサエレメントを示すＩＤ番号、画像サイズ、物理アドレスを意味するヘッダ情報を連続画像データ７０に付加した後、付加された連続画像データ７１はメモリバス調停回路４０、メモリバス７２を経て、画像分配制御部６０内の主記憶４１に格納される。ここで、メモリバス調停回路４０はバッファリング（書き込み）を行う連続画像データ７１、読み出しと書き込みを行う分配データ７４からの主記憶４１へのアクセスを調停する。調停方法は一例として、それぞれのアクセスを交互に処理するラウンドロビン方式であり、連続画像データ７１、分配データ７４のそれぞれのバス速度の倍の速さで調停処理を行う。

ここで、画像座標値とはウェハ上の画像位置を表す値である。分配制御テーブル３３に複数行格納された画像座標値は、画像処理装置６３に備えられた所定のプロセッサエレメント４８、４９、・・・５１で処理するそれぞれの画像データの固まりをウェハ上のスキャン画像座標の範囲として表している。すなわち、分配制御テーブル３３において画像座標値１００から２００の範囲の連続画像データ３４はプロセッサエレメントＩＤ３に画像分配するものとする。つまり、分配制御テーブル３３に複数行格納された画像座標値は分配開始の基準値として用いているといえる。

分配タイミング制御回路３５は、画像バッファカウンタ３２のカウンタ値７８と分配制御テーブル３３の情報７９とを入力されるため、画像バッファカウンタの出力（カウンタ値）７８と分配制御テーブル３３中の画像座標値とを比較し、両方の値が同値となった場合に、一定量の画像データが主記憶４１にバッファリングされたことを検知する。一定量の画像データのバッファリングを検知した後、分配タイミング制御回路３５はネットワークシーケンス制御回路３６に対し分配開始指示７７を送る。

ここで、特許文献２と本発明の分配タイミング制御と分配開始指示を行う制御の違いについて説明する。
特許文献２においては、ＰＬＣネットワークへのデータ伝送スケジュール（タイミング）をＣＰＵがソフトウェア処理にて生成する。そして、リアルタイム性を維持するためにスケジュール（タイミング）生成を行う際、バス調停回路は優先度をＣＰＵ側に一時的に高くする制御を行うと記載がある。この特許文献２のＣＰＵによるスケジューリング（タイミング）生成方式を、仮に本発明の半導体外観検査装置の画像分配に適用した場合を想定する。つまり、二次電子検出部５５から出力された連続画像データ３４を画像処理装置６３に備えられた所定のプロセッサエレメント４８、４９、・・・５１に分配するスケジューリング（タイミング）制御をＣＰＵが行うとする。
この場合、ＣＰＵの割込みによるスケジューリング（タイミング）制御が主記憶４１のメモリバス調停処理（５０５）において高い優先度で実行される。つまり、バス調停回路（５０５）は連続画像データ３４を停止し、ＣＰＵのスケジューリング（タイミング）制御による主記憶４１へのアクセスを優先する。しかし、本発明による半導体外観検査装置においては二次電子検出部５５から出力された連続画像データ３４を停止することは不可能であり、ＣＰＵのスケジューリング処理により画像入力側バスがオーバーフローするため、画像分配処理が不可能となり装置は処理を停止する。
また、スケジューリング（タイミング）制御のＣＰＵ処理中は、特許文献２ではＰＬＣネットワークのデータ伝送も行われていないことから、仮に、本発明の半導体外観検査装置の画像分配に適用した場合、プロセッサエレメント４８、４９、・・・５１への分配処理が停止することとなり、分配処理も遅延し分配レイテンシはばらつきが発生する。

以上より、本発明が対象とする半導体外観検査装置においては、画像分配処理のスケジューリング処理を特許文献２の制御方式であるＣＰＵを用いたソフトウェア処理で行うことは困難であり、これに対し本発明では、画像の入力画像量をカウントする画像バッファカウンタ３２と、画像に関する情報を格納する分配制御テーブル３３と、画像バッファカウンタ３２にてカウントされた入力画像量と前記分配制御テーブルからの画像に関する情報に基づき画像の分配開始タイミングを決定する分配タイミング制御回路３５を具備することで、スケジューリング（タイミング）制御を実現した。

ネットワークシーケンス制御回路３６はネットワークインタフェース回路３７を制御する回路であり、分配タイミング制御回路３５からの指示７７によって、画像処理装置６３内並列プロセッサ４８、４９、・・・、５１への画像データ分配処理を行うよう、ネットワークインタフェース回路３７を制御する。

次に、ネットワークシーケンス制御回路３６は、主記憶４１よりヘッダ付き画像データの読み出しを行う。この際、ダイレクトメモリアクセス回路３８を通じ主記憶４１の物理アドレスに対し直接アクセスを行う。主記憶４１より読み出されたヘッダ付き画像データをネットワークシーケンス制御回路３６はバス７６を通じて読み込み、ヘッダ情報の画像サイズ、転送先ＰＥ、転送先アドレス情報を読み込む。これら情報を用い、ネットワークシーケンス制御回路３６は、ネットワークインタフェース回路３７を制御する。ネットワークインタフェース回路３７はネットワークシーケンス制御回路３６により、画像分配ネットワーク４３を通じた画像データ分配処理を行う。

次に、画像処理装置６３の詳細な実施形態を説明する。

画像処理装置６３は、画像分配制御部６０で分割された画像データの経路を切り替える経路スイッチ４２、経路スイッチ４２により切り替えられた画像データの処理を行うプロセッサエレメント４８、４９、５０・・・５１で構成される。
画像分配制御部６０で連続画像データを基本画像単位への画像切出しを行い、画像処理装置６３の複数のプロセッサに割付けることで欠陥検査を行う。
二次電子検出器１０で検出された被検査基板１６の画像信号は、主記憶４１、あるいはプロセッサエレメント４８、４９、５０・・・５１に記憶される。

図２は、本発明に係る半導体外観検査装置の並列画像処理の様子を示す説明図である。
ここでは、ダイ単位入力画像を一定量に分割する処理について示す。
図２においては、５個のプロセッサエレメント４１０〜４１４（図１の４８・・・５１に相当）、各プロセッサエレメント４１０〜４１４内の画像データ分配および画像処理のタイミングを表している。
二次電子検出部５５から画像分配制御部６０に送られる連続画像データ３４のダイ（１）における最初の画像４１５をプロセッサエレメント４１０に、ダイスキャン連続画像データ（ダイ(１）)のうち２番目の画像４１６をプロセッサエレメント４１１に、というように、以下同様に、画像４１７〜４１９をそれぞれプロセッサエレメント４１２〜４１４に順次転送する。ここで、ダイ（１）に関する検出データでプロセッサエレメント４１０〜４１４にそれぞれ転送されたデータを第１画像データとする。
次に、被検査対象（ウェーハ）上のスキャンを引き続き行い、次のダイ（２）４０１のスキャン画像４０４を、プロセッサエレメント４１０〜４１４に転送する。ダイ（１）と同様に、ダイスキャン連続画像データのうち最初の画像４２０をプロセッサエレメント４１０に、２番目の画像４２１をプロセッサエレメント４１１に、以下同様に、画像４２２〜４２４をプロセッサエレメント４１２〜４１４まで順に転送する。

ダイ（２）に関する検出データでプロセッサエレメント４１０〜４１４にそれぞれ転送されたデータを第２画像データとする。
プロセッサエレメントでは分配されたデータを画像処理する。例えばプロセッサエレメント４１０においては、ダイ（２）４０１の画像４２０を分配４０７した後、画像処理４０８を連続して行う。
ここで、画像検出からプロセッサエレメントへの画像分配の間隔を、画像分配レイテンシ４０９と呼ぶことにする。
以上が、本発明に係る半導体外観検査装置における画像分割方法である。

図１において、プロセッサエレメント４８〜５１は、連続した画像データを入力として同一機能をもつ。各プロセッサエレメントは基本画像データ単位に分割して切り出した画像についてそれぞれ欠陥判定処理を行い、その中で検出された欠陥情報は経路スイッチ４２を通して全体制御部３９に格納される。モニタ５３にその位置や欠陥数等が表示される。

ここで、従来技術として、既存のInfiniBand（Ｒ）ネットワーク構成を用いた画像分配制御部を備える半導体外観検査装置の一実施例を図７および図８を用いて説明する。
図７はInfiniBand（Ｒ）ネットワーク制御を用いた従来の半導体外観検査装置の説明図、図８はInfiniBand（Ｒ）ネットワーク制御を用いた従来の半導体外観検査装置における画像分配制御の流れの説明図である。

画像分配制御部２００となるワークステーションは、単一のＣＰＵ２０１、オペレーティングシステム（ＯＳ）２０４とネットワークインタフェース回路１７を制御するドライバソフトウェア２０２が搭載される。

画像分配制御部２００は、一定サイズのデータをバッファ処理ソフトウェア２０３を用いてメモリ１４内にバッファリングした後、伝送制御ソフトウェア２０３を起動し、処理データを各コンピュータ４８、４９、・・・５１へInfiniBand（Ｒ）ネットワーク４３を通じ順次分配する。
制御の流れを、図８のシーケンス図を用いて説明する。ＳＥＭ画像検出処理によりウェハ表面画像が検出される（８００）。この検出画像データは画像分配制御部２００に入力される。データ入力により、ネットワークインタフェース回路を制御するネットワーク通信制御ドライバソフトウェアは、割込みを用いてＣＰＵに通知を行う（８０２）。

ＣＰＵはバッファ処理ソフトウェアを起動し、データのバッファリング処理を開始する（８０３）。分配制御ソフトウェアによる割り込みが発生していなければ（８０４）、入力された画像データを主記憶に格納開始する（８０５）。分配制御ソフトウェアによる割込みが発生していなければ（８０６）、ＯＳのインタフェースを用い画像データを主記憶に格納する。ＯＳは、ユーザ領域の仮想メモリアドレスから物理メモリアドレスへの変換を行い（８０７）、所望の画像データを主記憶に格納する（８０８）。
一定サイズの受信データを全て書き込み終了したら（８０９）、バッファ処理ソフトウェアは分配処理ソフトウェアを起動し、分配処理を開始する（８１０）。ここでバッファ処理ソフトウェアによる割込みが発生していなければ（８１２）、分配処理ソフトウェアはネットワーク通信制御ドライバソフトウェアを用い（８１１）、分配ネットワークを通じた、並列プロセッサへの順次分配を行う。

ネットワーク通信制御ドライバソフトウェアは、画像データを主記憶から読み出し開始する（８１３）。ここでバッファ処理ソフトウェアによる割込みが発生していなければ（８１４）、ＯＳのインタフェースを用い、画像データを主記憶から読み出す。
ＯＳは、ユーザ領域の仮想メモリアドレスから物理メモリアドレスへの変換を行い（８０７）、所望の画像データを主記憶から読み出す（８１５）。読み出された画像データはネットワークインタフェース回路を通じ、分配ネットワークを通じで、並列プロセッサに順次分配される。全ての分配画像データを読み出し終了したら（８１６）、画像分配制御を終了する（８１７）。
ここで、ネットワークシーケンス制御回路の立ち上がりから各プロセッサエレメントへの分配レイテンシ時間にはばらつきが生じる。この理由を図7を用いて説明する。

これは、単一ＣＰＵ２０１上のＯＳ２０４で分配処理とバッファメモリ制御を行うので、以下に示す２つの競合が発生し分配レイテンシが変動するためである。
１つ目の競合は、バッファメモリ制御に関する。ＯＳ２０４の管理下では、メモリアクセスの際、仮想メモリアドレスと物理メモリアドレスの変換処理２０５を行うが、分配制御部２００においてはバッファ処理と分配処理２０３でメモリアクセス２０８が発生するため競合状態となる。分配処理中にバッファ処理によるアドレス変換要求割込みが発生した場合、分配処理が停止し分配レイテンシが変動する。
２つ目の競合は、分配制御とバッファリング処理に関する。分配制御部２００において、各プロセッサ４８、４９、・・・５１へデータを順次分配中にも並行して処理データ３４をバッファリングするので、ネットワーク通信制御ドライバソフトウェア２００がＣＰＵ２０１に割り込みをかけ、タスクをバッファ処理２０３へ変更する。このため、データ分配が停止しレイテンシが変化する。

このように、単一ＣＰＵ２０１上のＯＳ２０４で動作するタスクとして分配制御とバッファリング処理が競合するので、割込みによる分配レイテンシの揺れが発生する。

ここで、本発明の特徴である、並列プロセッサへの画像データ順次分配レイテンシの揺れを抑える画像分配制御部を備える半導体外観検査装置の画像分配処理を説明する。
構成としては、図１に示す画像分配制御部および図３に示す分配制御テーブルを具備するものとする。

図４は、本発明に係る半導体外観検査装置の分配制御シーケンス図（１）である。
ＳＥＭ画像検出処理によりウェハ表面画像が検出される（５００）。この検出画像データは画像分配制御部６０に入力され、画像バッファカウンタを通過する。この際、画像バッファカウンタはカウンタの値を＋１する（５０１）。次に、画像データを分配制御テーブルに送り、分配制御テーブル情報を画像データに付加する（５０２）のと同時に、分配タイミング制御回路を起動する（５０４）。分配制御情報を付加した画像データは、メモリバス調停処理（５０５）を経て、画像データを主記憶に格納する（５０３）。画像データの主記憶への格納処理は以上である。

次に、分配タイミング制御回路が起動された後の処理を説明する。図５のシーケンス図を用いて説明する。分配タイミング制御回路が起動されたら（６００）、分配タイミング制御回路は画像バッファカウンタの値と分配制御テーブルの画像座標値を比較する（６０１）。もしこの結果がイコール（等値）であった場合、分配タイミング制御回路はネットワークシーケンス制御回路を起動する（６０２）。以上で、分配タイミング制御回路の処理を終了する（６０３）。

図６は、本発明に係る半導体外観検査装置のプロセッサへの画像順次分配の流れを示す図である。
ＳＥＭ画像検出処理により、ダイ（１）の検出データが出力される。この検出画像データは画像分配制御部に入力され画像バッファカウンタを通過する。次に、分配制御データを付加し、メモリバス調停回路に入力、メモリ書込み処理を行う。ここで、メモリバス調停回路は画像データの入力速度に対して倍速のバス速度を持ち、倍速で調停処理を行うものとする。分配タイミング制御回路によりネットワークシーケンス制御が立ち上がり、メモリバス調停回路に対し読み出しリクエストが発行される。メモリバス調停回路は、分配ネットワークの伝送速度の倍速で調停処理を行い、所望の画像データを読み出す。読み出された画像データはネットワークインタフェース回路により各プロセッサエレメントへ分配ネットワークを通じ順次分配される。この処理は、ダイ（１）、ダイ（２）をスキャンするカメラ７０２の移動に応じ、連続に行われる。
ここで、ネットワークシーケンス制御回路の立ち上がりから各プロセッサエレメントへの分配レイテンシ時間７１５、７１６、７１７、７１８はそれぞれほぼ同一となる。これを、図１を用いて説明する。

先ず、本実施例では、データバスの経路をバッファ処理３４、７０、７１と分配処理７４、７３、６１に分離し、メモリバス調停回路４０を持つバス構成とした。また、通信パケットを解析し物理メモリアドレスに直接アクセスするダイレクトメモリアクセス回路３８を具備した。これにより、バッファメモリ制御と分配処理からの主記憶４１へのアクセスにＣＰＵ、ＯＳを不要とし、独立制御を可能として競合を解決した。

次に、分配制御とバッファリング処理の競合による、分配処理レイテンシの変化を抑止するため、分配制御テーブル３３による分配タイミング制御３５を行うとともに、InfiniBand（Ｒ）ネットワーク通信処理をシーケンス制御回路３６で構成することとした。分配制御テーブル３３は、伝送データサイズ、分配先プロセッサ番号などを持ち、データ入力時にあらかじめこれらパラメタをデータに付加することで、分配制御処理の負荷を軽減する。

また、データ量を監視し、一定間隔で分配処理を起動する分配タイミング制御回路３５と連携するネットワーク通信処理シーケンス制御回路３６を具備する。これは、ＣＰＵとＯＳを用いないでネットワーク制御を実現し、InfiniBand（Ｒ）ネットワークへの分配制御時間が予測可能であり、途中の割り込み等による処理中断も発生しないことから、分配レイテンシ時間７１５、７１６、７１７、７１８はそれぞれほぼ同一となり、割込みによる分配レイテンシの揺れを抑える。

以上から、既存の方式では、分配レイテンシに揺れが生じていたのに対し、本特許では、レイテンシの揺れを一定化し、十分なリアルタイム性を持つ並列処理装置を実現可能とした。

本発明では、図１の画像バッファカウンタ３２と分配制御テーブル３３の値を用いる分配タイミング制御回路３５、分配タイミング制御回路３５により起動されるネットワークシーケンス制御回路３６を組み合わせてバススケジューリング機構を構成しており、これにより分配レイテンシの一定化を実現することが可能となり、十分なリアルタイム性を持つ並列処理装置を実現可能とした。また、ＣＰＵやＯＳを用いずネットワークインタフェース回路の制御をハードウェア化したことで、低レイテンシ化を実現しデータ処理完了までの時間を短縮し、半導体検査において高スループット化を達成可能とした。また、分配制御をＣＰＵとＯＳを用いずに実現でき、分配制御部の小型化を実現し、装置に組込み可能とした。また、リアルタイム性向上により、並列制御部のバッファメモリサイズを小さくすることで、装置の小型化と低コスト化を実現可能とした。また、以上より、リアルタイム性を高めた汎用並列処理装置を半導体外観検査装置に用い、高スループットな半導体外観検査装置を低コストに提供することを可能とした。

本発明に係る半導体検査装置の第二の実施の形態を以下に示す。
分配タイミング制御回路３５が画像バッファカウンタ３２と分配制御テーブル３３の条件により分配開始を決定したとき、ネットワークシーケンス回路３６がネットワークインタフェース回路３７を動作させ、分配制御途中であるとする場合、ネットワークシーケンス制御回路３６は分配タイミング制御回路３５からのリクエストをバッファに保持し、ネットワークインタフェース回路３７による分配制御終了の後、新たな分配制御を開始するバススケジューリング機構を備えた半導体検査装置を構成することで、分配レイテンシの一定化を実現することが可能となる。

本発明に係る半導体検査装置の第三の実施の形態を以下に示す。
ネットワークシーケンス制御回路３６にタイマを設け、一定間隔でネットワークインタフェース回路３７を用いた分配制御を起動する制御を行うバススケジューリング機構を備えた半導体検査装置を構成する。タイマにより一定間隔で分配タイミング制御回路３５からの分配起動信号７７を待機し、分配起動指示がある場合、ネットワークインタフェース回路３７を用い分配制御を行うことで、分配レイテンシの一定化を実現することが可能となる。

また、本発明に係る半導体検査装置は、既存の図７に示したInfiniBand（Ｒ）ネットワーク制御と異なり、ＣＰＵ、ＯＳ、ドライバソフトウェア、バッファ処理ソフトウェア、分配処理ソフトウェアを用いない構成であってもよい。この場合、ＣＰＵやＯＳを用いず、ネットワークインタフェース回路の制御をハードウェア化したことで、低レイテンシ化を実現し、データ処理完了までの時間を短縮し、半導体検査において高スループット化を達成可能とする効果と分配制御部の小型化を実現し、装置に組込み可能とする効果を得ることができる。
また、ネットワークシーケンス制御回路とネットワークインタフェース回路の組み合わせによるInfiniBand（Ｒ）ネットワークを具備する構成であってもよい。この場合は、InfiniBand（Ｒ）ネットワークで構成される汎用並列処理装置を画像処理装置として用いることが可能となるという効果を得ることができる。
また、InfiniBand（Ｒ）ネットワークではなく、ネットワークシーケンス制御回路とネットワークインタフェース回路の組み合わせによりプロトコル処理が必要な汎用のネットワークプロトコルを用いる構成であってもよい。この場合は、汎用のネットワークプロトコルで構成される汎用並列処理装置を画像処理装置として用いることが可能となる。

また、InfiniBand（Ｒ）ネットワークではなく、ネットワークシーケンス制御回路とネットワークインタフェース回路の組み合わせによりイーサネット(登録商標)プロトコルを用いる構成であってもよい。この場合は、イーサネットプロトコルで構成される汎用並列処理装置を画像処理装置として用いることが可能となる。
また、InfiniBand（Ｒ）ネットワークを用い、図１においてデータバスの経路をバッファ処理３４、７０、７１と分配処理７４、７３、６１に分離した構造とし、バッファメモリ制御と分配処理からの主記憶アクセスにＣＰＵ、ＯＳを不要とし、独立制御を実現する構成であってもよい。この場合は、主記憶へのデータのバッファリングと分配制御に関する競合の解決と、データ伝送スケジュール（タイミング）制御により発生する競合を解決することができる。
また、連続画像データが入力されるポートはネットワークインタフェース回路を介さずに、直接、分配制御部６０に画像を入力する構成であってもよい。この場合は、装置の低コスト化と、ネットワークインタフェースを介さないことによる低レイテンシ化を実現することができる。

１検査室、２コンデンサレンズ、３電子線の引き出し電極、４電子銃、５電子線、６ブランキング偏向器、７絞り、８走査偏向器、９反射板、１０二次電子検出器、１１二次電子、１２ＥｘＢ偏向器、１３対物レンズ、１５試料台、１６被対象基板、１７Ｘステージ、１８Ｙステージ、１９逆バイアス電源、２０プリアンプ、２１ＡＤ変換器、２２プリアンプ駆動電源、２３ＡＤ変換器駆動電源、２４高圧電源、２５偏向制御部、２６対物レンズ制御部、２８ステージ駆動制御部、３０バッファメモリ、３２画像分割制御部、３３分配テーブル、３９全体制御部（制御部）、４２経路スイッチ、４８、４９、５０、５１、９００プロセッサエレメント、５３モニタ、５５二次電子検出部、６２ＳＥＭ式外観検査装置、６３画像処理部、３０６、３０７、３０８、３０９、３１０プロセッサエレメント、８００転送先プロセッサエレメントのＩＤ、８０１ウェーハ上の分割番号、８０２ウェーハ上の画像座標、８０３転送画像サイズ、８０４ウェーハ画像データ、９０１入出力コントローラ、９０２画像メモリ、９０３プロセッサ装置、９０４プロセッサエレメントＩＤ

Claims

被検査対象の表面を撮像する検査部と、
前記検査部により撮像された該被検査対象の表面の反射光を検出する検出部と、
前記検出部により検出された該被検査対象の表面からの反射光に基づく画像を処理して該被検査対象の表面を検査する処理部とを備えた半導体検査装置であって、
前記処理部は、該画像を分配する画像分配制御部と前記画像分配制御部により分配された画像を処理する画像処理部とを備え、
前記画像分配制御部は、該画像の入力画像量をカウントする画像バッファカウンタと、該画像に関する情報を格納する分配制御テーブルと、前記画像バッファカウンタにてカウントされた入力画像量と前記分配制御テーブルからの該画像に関する情報に基づき該画像の分配開始タイミングを決定する分配タイミング制御回路と、を有することを特徴とする半導体検査装置。
請求項１記載の半導体検査装置であって、
さらに、前記画像分配制御部は、前記分配タイミング制御回路からの分配開始タイミングの指示に基づいて前記画像処理部への該画像の分配処理を行う指示を出すネットワークシーケンス制御回路と、前記ネットワークシーケンス制御回路からの該画像の分配処理に関する指示に基づき前記画像処理部への該データの分配を行うネットワークインターフェース回路と、を有することを特徴とする半導体検査装置。
請求項１または２に記載の半導体検査装置であって、
前記ネットワークシーケンス制御回路が前記分配タイミング制御回路からの分配開始タイミングの指示を受けた際に前記ネットワークインターフェース回路において画像の分配制御中であった場合には、前記ネットワークシーケンス制御回路は前記分配タイミング制御回路からの分配開始タイミングをバッファに保持し、前記ネットワークインターフェース回路における画像の分配制御終了後に分配開始タイミングの指示を前記ネットワークインターフェース回路に送信することを特徴とする半導体検査装置。
請求項１または２に記載の半導体検査装置であって、
前記ネットワークシーケンス制御回路はタイマを備え、前記タイマにより所定の間隔で前記分配タイミング制御回路からの分配開始タイミングの指示を前記ネットワークインターフェース回路に送信することを特徴とする半導体検査装置。
請求項２記載の半導体検査装置であって、
前記分配タイミング制御回路では、前記画像バッファカウンタからのカウンタ値と前記分配制御テーブルからの分配制御テーブルの座標位置とが等しい場合に前記ネットワークシーケンス制御回路を起動するための分配開始タイミングを指示することを特徴とする半導体検査装置。
請求項２記載の半導体検査装置であって、
前記検出部で検出された反射光に基づく画像は、前記ネットワークインターフェース回路を介さずに、前記検出部から直接前記画像分配制御部に送信されることを特徴とする半導体検査装置。
請求項１乃至６のいずれかに記載の半導体検査装置であって、
前記画像処理部は、前記画像分配制御部から送信される該画像を複数の並列プロセッサで処理することを特徴とする半導体検査装置。
請求項７記載の半導体検査装置であって、
前記画像処理部は、前記画像分配制御部により分割された該画像の経路を切替えて前記複数の並列プロセッサのいずれかに送信することを特徴とする半導体検査装置。