JP2012010107A - 電子回路 - Google Patents

Abstract

【課題】適切な利得制御を行うことが可能な電子回路を提供すること。
【解決手段】入力信号Ｉｉｎを増幅する増幅器１０と、増幅器１０から出力された出力信号Ｖｔｉａを、時定数に基づいて平均化して制御信号Ｖａｇｃを生成するとともに、時定数τｓ１と、時定数τｓ１より大きい時定数τｌ１との間で時定数を切り替え可能な制御回路２０と、制御信号Ｖａｇｃに基づいて第１時定数制御信号を生成し、制御回路２０の時定数を時定数τｓ１から時定数τｌ１に切り替える第１時定数制御回路３０と、増幅器１０から出力された出力信号Ｖｔｉａを、時定数τｓ１より大きく、かつ時定数τｌ１より小さい時定数τｌ２に基づいて平均化して第２時定数制御信号を生成し、制御回路２０の時定数を時定数τｌ１から時定数τｓ１へと切り替える第２時定数制御回路６０と、制御信号Ｖａｇｃに基づいて、入力信号Ｉｉｎをバイパスするバイパス回路４０と、を具備する電子回路。
【選択図】図６

Description

本発明は電子回路に関する。

近年、ＰＯＮ（Passive Optical Network）方式のＦＴＴＨ（Fiber to the home）が利用されている。ＦＴＴＨシステムでは、各家庭から送信される様々な振幅の光信号を受信して、電気信号として増幅することが求められている。また、増幅器の出力に基づき、増幅器のゲインを制御する自動利得制御（ＡＧＣ：Auto Gain Control）回路が知られている。特許文献１には、保持回路を用いて、増幅器に入力される参照信号の変動を抑制する電子回路が開示されている。

特開２０１０−５７０１４号公報

しかしながら、従来の技術では利得制御が適切に行われないことがあった。本発明は上記課題に鑑み、適切な利得制御を行うことが可能な電子回路を提供することを目的とする。

本発明は、入力信号を増幅する増幅器と、前記増幅器から出力された出力信号を、時定数に基づいて平均化して制御信号を生成するとともに、第１の時定数と、前記第１の時定数より大きい第２の時定数との間で前記時定数を切り替え可能な制御回路と、前記制御信号に基づいて第１時定数制御信号を生成し、前記制御回路の時定数を前記第１の時定数から前記第２の時定数に切り替える第１時定数制御回路と、前記増幅器から出力された出力信号を、前記第１の時定数より大きく、かつ前記第２の時定数より小さい第３の時定数に基づいて平均化して第２時定数制御信号を生成し、前記制御回路の時定数を前記第２の時定数から前記第１の時定数へと切り替える第２時定数制御回路と、前記制御信号に基づいて、前記入力信号をバイパスするバイパス回路と、を具備する電子回路である。本発明によれば、第２の時定数から第１の時定数への切り替えが早い時間で行われる。すなわち増幅回路の初期化が早く行われ、適切な利得制御を行うことが可能となる。

上記構成において、前記第２時定数制御回路は、前記第３の時定数と、前記第３の時定数より小さい第４の時定数との間で、前記第２時定数制御回路の時定数を切り替え可能であり、かつ前記第２時定数制御信号により、前記第２時定数制御回路の時定数を前記第３の時定数から前記第４の時定数に切り替える構成とすることができる。この構成によれば、第２時定数制御回路は速やかに初期化される。

上記構成において、前記第１時定数制御信号及び前記第２時定数制御信号の少なくとも一方が入力されることに応じて、前記制御回路の時定数を、前記第２の時定数から前記第１の時定数に切り替えるための信号を出力する切替回路を備え、前記第１時定数制御回路は、遅延回路を含み、前記第１時定数制御信号は前記遅延回路により遅延された後に、前記切替回路に入力される構成とすることができる。この構成によれば、前記第１の時定数から前記第２の時定数への切り替えは遅延され、前記第２の時定数から前記第１の時定数への切り替えは遅延されない。従って、バイパスを安定して行うことができ、かつ増幅回路の初期化を早く行うことができる。

上記構成において、前記入力信号は、プリアンブル期間と、前記プリアンブル期間の後に続くペイロード期間と、を有し、前記第２時定数制御回路は、前記ペイロード期間の後、次のプリアンブル期間までの期間に、前記制御回路の時定数を前記第２の時定数から前記第１の時定数へと切り替える構成とすることができる。この構成によれば、次のプリアンブル期間までに増幅回路の初期化が行われるため、増幅回路の応答速度が速くなり、またバイパスを安定して行うことが可能となる。

上記構成において、前記第１時定数制御回路は、前記プリアンブル期間中に、前記制御回路の時定数を前記第１の時定数から前記第２の時定数に切り替える構成とすることができる。この構成によれば、制御回路はプリアンブル期間中に出力信号を速やかに平均化し、ペイロード期間中は第２の時定数を維持する。従って、早期の安定化、及び安定したバイパスが可能となる。

上記構成において、前記第１時定数制御回路は、前記バイパス回路がバイパスを開始した後に、前記制御回路の時定数を前記第１の時定数から前記第２の時定数への切り替えを行う構成とすることができる。この構成によれば、バイパスをより安定して行うことができる。

上記構成において、前記バイパス回路は、前記制御信号が基準値以下になった場合、前記バイパスを開始する構成とすることができる。この構成によれば、増幅器の利得を制御することができる。

上記構成において、前記第２時定数制御回路は、前記制御回路の時定数が前記第１の時定数から前記第２の時定数に切り替わる以前に、前記第４の時定数から前記第３の時定数に時定数を切り替える構成とすることができる。この構成によれば、第２時定数制御回路は速やかに初期化される。また、第４の時定数による平均化が、第１の時定数による平均化より早く終了することで、制御回路の第２の時定数への切り替えが速く行われ、増幅回路の初期化が早く行われることになる。

上記構成において、前記第１時定数制御回路は、前記制御信号と閾値との比較結果に応じて、第１時定数制御信号を生成し、前記第２時定数制御回路は、前記第３の時定数に基づいて生成された信号と前記閾値との比較結果に応じて、前記第２時定数制御信号を生成する構成とすることができる。

上記構成において、前記第２時定数制御回路は、抵抗と容量とを備える第２保持回路を含み、前記第２保持回路が備える抵抗の値が変化することに応じて、前記第２時定数制御回路の時定数が切り替わる構成とすることができる。

上記構成において、前記制御回路は、抵抗と容量とを備える第１保持回路を含み、前記第１保持回路が備える抵抗の値が変化することに応じて、前記制御回路の時定数が切り替わる構成とすることができる。

本発明によれば、適切な利得制御を行うことが可能な電子回路を提供することができる。

図１（ａ）はＰＯＮ方式のシステムを例示するブロック図であり、図１（ｂ）はＰＯＮ方式の時間に対する光信号の模式図である。 図２は比較例に係る増幅回路を例示する回路図である。 図３は比較例に係る増幅回路のタイミングチャートを例示する図である。 図４は入力信号を例示する図である。 図５は実施例１に係る増幅回路を例示する回路図である。 図６は実施例１に係る増幅回路を例示する回路図である。 図７は実施例１に係る増幅回路のタイミングチャートを例示する図である。

まず、本発明が用いられるシステムの一例として、ＰＯＮ方式の通信システムについて説明する。図１（ａ）は、ＰＯＮ方式のブロック図である。局舎８０内の局側通信装置８２は、複数の家庭７０ａから７０ｃ内の各家庭側通信装置７２と光ファイバである通信経路Ｌ１およびＬ２を介し接続されている。局側通信装置８２とオプティカルスプリッタ７４とは１本の通信経路Ｌ１で接続されている。オプティカルスプリッタ７４と各家庭側通信装置７２との間は各通信経路Ｌ２を介し接続されている。オプティカルスプリッタ７４は、各家庭側通信装置７２から各通信経路Ｌ２を介し入出力された信号を通信経路Ｌ１に結合する。通信経路Ｌ１の信号は局側通信装置８２に入出力される。局側通信装置８２は制御回路８４、送信部８６および受信部８８を有している。送信部８６は、各家庭側通信装置７２に光信号を送信する送信回路である。受信部８８は、各家庭側通信装置７２からの光信号を受信する受信回路である。制御回路８４は送信部８６および受信部８８を制御する回路である。

図１（ｂ）は、受信部８８の受光素子（図２のフォトダイオード２参照）に入力される光信号を時間に対し示す模式図である。期間Ｔｏｎ１の間は家庭７０ａの家庭側通信装置７２からの光信号が入力される。期間Ｔｏｆｆ１の間には光信号は入力されず、期間Ｔｏｎ２において家庭７０ｂの家庭側通信装置（不図示）からの光信号が入力される。さらに、期間Ｔｏｆｆ２の間には光信号は入力されず、期間Ｔｏｎ３において家庭７０ｃの家庭側通信装置（不図示）からの光信号が入力される。各家庭側通信装置７２の出力信号の振幅および各通信経路Ｌ２での光信号の損失はそれぞれ異なる。このため、期間Ｔｏｎ１、Ｔｏｎ２およびＴｏｎ３（入力信号期間）の光信号の振幅はそれぞれ振幅Ａ１、Ａ２およびＡ３と異なる。このように、ＰＯＮ用の受信部８８には、異なる家庭から光信号が異なる振幅で不定期に入力される。なお、期間Ｔｏｆｆ１およびＴｏｆｆ２は通信経路Ｌ２を切り替える期間（インターバル期間）である。受信部８８に用いられる増幅回路においては、入力する光信号の振幅が異なるため、自動利得制御回路が用いられる。

次に比較例について説明する。図２は比較例に係る増幅回路１００を例示する回路図である。なお、実施例１においては制御回路２０の時定数をτ１と表す。

図２に示すように、増幅回路１００は、増幅器１０、制御回路２０、第１時定数制御回路３０、バイパス回路４０及び差動増幅器５０を備える。入力端子Ｔｉｎにはフォトダイオード２のアノードが接続されている。フォトダイオード２のカソードは電源Ｖｐｄに接続されている。入力端子Ｔｉｎに入力した通信信号である入力信号（入力電流）Ｉｉｎは、増幅器１０の入力信号（入力電流）Ｉｔｉａとなる。

増幅器１０は、アンプ１２と帰還抵抗Ｒ０とを備え、電流を電圧に変換するトランスインピーダンスアンプとして機能する。増幅器１０は、入力信号を増幅し、ノードＮｔｉａに出力信号（出力電圧）Ｖｔｉａを出力する。差動増幅器５０は、出力信号Ｖｔｉａと参照端子Ｔｒｅｆ１に印加された参照信号（参照電圧）Ｖｒｅｆ１とを差動増幅する。つまり差動増幅器５０は、出力信号Ｖｔｉａが参照信号Ｖｒｅｆ１より大きければ、出力端子Ｔｏｕｔに正の出力信号（出力電圧）Ｖｏｕｔを、出力端子Ｔｏｕｔｂに負の出力信号Ｖｏｕｔｂを、それぞれ出力する。また差動増幅器５０は、出力信号Ｖｔｉａが参照信号Ｖｒｅｆ１より小さければ、出力端子Ｔｏｕｔに負の出力信号Ｖｏｕｔを、出力端子Ｔｏｕｔｂに正の出力信号Ｖｏｕｔｂを出力する。出力信号ＶｏｕｔとＶｏｕｔｂとは、互いに相補信号である。差動増幅器５０をリミットアンプとすることにより、出力信号Ｖｏｕｔ及びＶｏｕｔｂを矩形信号とすることができる。

制御回路２０は、抵抗Ｒ１、Ｒ２及びＲ３、スイッチＳＷ１、容量Ｃ１、並びに差動増幅器３４を備える。抵抗Ｒ１及びＲ２、スイッチＳＷ１、並びに容量Ｃ１は保持回路２５を形成する。すなわち制御回路２０は保持回路２５を含む。保持回路２５は増幅器１０の出力に接続されている。抵抗Ｒ１及びＲ２は、ノードＮｔｉａとバイパス回路４０との間に接続されている。ノードＮｔｉａと抵抗Ｒ１との間にはスイッチＳＷ１が接続されている。なお、抵抗Ｒ２は抵抗Ｒ１より高い抵抗である。抵抗Ｒ１及びＲ２には、増幅器１０から出力された出力信号Ｖｔｉａが入力する。容量Ｃ１は、抵抗Ｒ１及び抵抗Ｒ２のバイパス回路４０側とグランドとの間に接続されており、抵抗Ｒ１の出力及び抵抗Ｒ２の出力を充電する。スイッチＳＷ１がオンである場合、抵抗Ｒ１及び抵抗Ｒ２は並列接続され、さらに容量Ｃ１と直列接続される。スイッチＳＷ１がオフである場合、抵抗Ｒ２と容量Ｃ１とが直列接続される。

保持回路２５は、出力信号Ｖｔｉａを抵抗Ｒ１，Ｒ２及び容量Ｃ１により規定される時定数を用いて平均化し、出力信号（出力電圧）Ｖｔｉａ２を出力する。差動増幅器３４は、抵抗Ｒ３を介して保持回路２５に接続されている。差動増幅器３４は、保持回路２５の出力信号Ｖｔｉａ２と参照信号Ｖｒｅｆ１とを差動増幅し、制御信号（制御電圧）ＶａｇｃをノードＮａｇｃに出力する。すなわち、制御回路２０は、出力信号Ｖｔｉａを平均化し、制御信号Ｖａｇｃを生成する。差動増幅器３４が接続されているノードＮａｇｃは、バイパス回路４０が備えるバッファ回路４３を介してトランジスタ４４のベースに接続され、また第１時定数制御回路３０が備えるヒステリシス・コンパレータ３２に接続されている。

第１時定数制御回路３０は、ヒステリシス・コンパレータ３２、抵抗Ｒ４、及び容量Ｃ２を備える。抵抗Ｒ４及び容量Ｃ２は遅延回路３５を構成する。すなわち第１時定数制御回路３０は遅延回路３５を含む。ヒステリシス・コンパレータ３２は、制御信号Ｖａｇｃと、参照端子Ｔｒｅｆ２に印加された参照信号（参照電圧）Ｖｒｅｆ２とを比較する。ヒステリシス・コンパレータ３２の遅延量は、遅延回路３５の遅延量より小さい。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より小さくなると、遅延回路３５に遅延された、ヒステリシス・コンパレータ３２の出力信号（出力電圧）Ｖｓｗ１はローとなる。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より大きくなると信号Ｖｓｗ１はハイとなる。例えばハイであるＶｓｗ１を、第１時定数制御信号とする。すなわち第１時定数制御回路３０は、制御信号Ｖａｇｃに基づいて第１時定数制御信号を生成する。第１時定数制御回路３０は、制御信号Ｖａｇｃと参照信号Ｖｒｅｆ２との比較結果に応じて、第１時定数制御信号を生成する（例えば信号Ｖｓｗ１をハイにする）。

第１時定数制御信号（ハイのＶｓｗ１）が入力することで、スイッチＳＷ１はオンになる。ＳＷ１がオンの場合、保持回路２５の抵抗は小さくなり、時定数も小さくなる。これに対し、ローのＶｓｗ１が入力するとＳＷ１はオフとなる。ＳＷ１がオフの場合、保持回路２５の抵抗は大きくなり、時定数も大きくなる。すなわち、制御回路２０の平均化の時定数τ１は、保持回路２５の抵抗の値が変化することに応じて、τｓ１（第１の時定数）と、τｓ１より長いτｌ１（第２の時定数）との間で切り替え可能である。また第１時定数制御回路３０は、制御回路２０の時定数τ１を切り替える。

入力端子Ｔｉｎとグランドとの間に、ダイオード４１及び電流源４２が接続されている。ダイオード４１のアノードは入力端子Ｔｉｎ、カソードは電流源４２に接続されている。バイパス回路４０はバッファ回路４３とトランジスタ４４とを備える。トランジスタ４４のコレクタは電源Ｖｄに接続されている、エミッタはダイオード４１と電流源４２との間に接続されている。ベースには、バッファ回路４３を介して制御信号Ｖａｇｃが入力される。制御信号Ｖａｇｃの電圧が低下すると、バイパス回路４０はダイオード４１と電流源４２との間のノードの電位を低くして、入力信号Ｉｉｎの一部をバイパス電流Ｉｂとしてバイパスする。このように、バイパス回路４０は、制御信号Ｖａｇｃに基づいて、入力信号をバイパスする。入力信号がバイパスされることで、増幅器１０に入力する信号Ｉｔｉａが減少する。よって、増幅回路１００の利得が減少する。すなわち、バイパス回路４０は、出力信号Ｖｔｉａが大きくなるとバイパス電流Ｉｂを大きくし、増幅器１０に入力する信号Ｉｔｉａが減少するような制御を行う。

図３は、比較例に係る増幅回路１００の動作を示すタイミングチャートである。各チャートは上から順に、入力信号Ｉｉｎ、制御信号Ｖａｇｃ、信号Ｖｓｗ１、スイッチＳＷ１、及び制御回路２０の時定数τ１を時間に対して示している。また信号Ｖｓｗ１の破線は、遅延回路３５を用いない場合の信号を仮想的に示している。スイッチＳＷ１は、実線が上にある場合にオンであり、実線が下にある場合にオフである。

図３に示すように、入力信号はプリアンブル信号とペイロード信号とを有している。プリアンブル信号は、制御信号Ｖａｇｃを安定化させる（出力信号Ｖｔｉａを平均化する）ための信号である。ペイロード信号は、データの送受信のための信号である。プリアンブル信号が入力し始める時間をｔ０、プリアンブル信号が終了しペイロード信号が始まる時間をｔ２、ペイロード信号が終了する時間をｔ３、次のプリアンブル信号が入力し始める時間をｔ５とする。また、制御回路２０の時定数τ１がτｓ１からτｌ１へ切り替わる時間をｔ１、τｌ１からτｓ１へ切り替わる時間をｔ４とする。

時間ｔ０において、制御信号Ｖａｇｃは入力信号が入力する前の初期状態の出力信号Ｖｔｉａである。また第１時定数制御回路３０からは、信号Ｖｓｗ１が出力されている。このときの平均化の時定数τ１は短い時定数であるτｓ１である。プリアンブル信号が入力し始めると、保持回路２５の出力信号Ｖｔｉａ２は、時定数τｓ１で出力信号Ｖｔｉａの平均値に近づいていく。出力信号Ｖｔｉａ２が参照信号Ｖｒｅｆ１（閾値Ｖｔｈ）より小さくなると、バイパス回路４０はバイパス電流Ｉｂを流し始め、自動利得制御が開始される（ＡＧＣオン）。

一方、制御信号Ｖａｇｃは出力信号Ｖｔｉａ２と同様に振舞い、出力信号Ｖｔｉａの平均値に近づく。第１時定数制御回路３０は、遅延回路３５を含むため、信号Ｖｓｗ１は制御信号Ｖａｇｃに対して遅延される。制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２（閾値）より小さくなると、遅延回路３５により遅延された後の時間ｔ１において、信号Ｖｓｗ１はローになる。すなわちスイッチＳＷ１がオフになり、制御回路２０の時定数τ１はτｓ１からτｌ１に切り替わる。

時間ｔ３において、ペイロード信号が終了すると、出力信号Ｖｔｉａ２及び制御信号Ｖａｇｃは大きくなり始め、時定数τｌ１で、初期状態に戻る。出力信号Ｖｔｉａ２が参照信号Ｖｒｅｆ１（閾値Ｖｔｈ）より大きくなると、バイパス回路４０はバイパス電流Ｉｂを遮断し、自動利得制御が終了する（ＡＧＣオフ）。信号Ｖｓｗ１は、参照信号Ｖｒｅｆ２より大きくなる。遅延回路３５による遅延の後の時間ｔ４において、信号Ｖｓｗ１はハイになる。すなわちスイッチＳＷ１がオンになり、制御回路２０の時定数τ１はτｌ１からτｓ１に切り替わる。時間ｔ５において、次の信号が入力する。

図４は入力信号を例示する図である。横軸は時間、縦軸は振幅を表す。図４に示すように、入力信号はプリアンブル期間と、プリアンブル期間の後に続くペイロード期間とを含み構成されたデータ列を有している。プリアンブル信号は、制御信号Ｖａｇｃを安定させるための信号であり、ハイ及びローが交互に一定周期で表われる。図１（ｂ）に示したように、各家庭から入力される入力信号の振幅は様々である。このため図４に示したように、プリアンブル信号が入力する期間に制御信号Ｖａｇｃは安定する。ペイロード信号は、送受信すべき信号であり、プリアンブル信号の後に入力される。ペイロード信号のハイおよびローは不定期であり、入力信号において同じビットが連続することがある。この場合、図４の領域７０のようにハイまたはローの期間が長く続く。

ペイロード信号において、ハイまたはローの期間が長く続いた場合、制御信号Ｖａｇｃが変動してしまうと増幅回路１００の利得が変わってしまい、増幅回路１００が不安定になってしまう。そこで、制御回路２０の抵抗を大きくして、平均化の時定数τ１を長くすることがある。しかし、時定数が長いと、制御信号Ｖａｇｃが安定するまでの時間が長くなり、プリアンブル信号が終了する時間ｔ２以降に自動利得制御が開始される結果となる。

図３に示すように比較例では、プリアンブル信号期間中は、ＳＷをオンにして、制御回路２０の抵抗を小さくし、時定数τ１を短いτｓ１としている。その一方で、ペイロード信号期間中は、ＳＷをオフにして、制御回路２０の抵抗を大きくし、時定数τ１を長いτｌ１としている。これにより、入力信号に応じて時定数の制御がなされる。

また、遅延回路３５により信号Ｖｓｗ１が遅延する。つまり図３の実線で示す信号Ｖｓｗ１が破線で示す場合より遅延する。これにより、ＳＷ１がオフになる時間が遅くなる。この結果、制御回路２０が短い時定数τｓ１で十分に動作した後、制御回路２０の時定数が長いτｌ１に切り替わる。また、時定数がτｓ１からτｌ１に切り替わる時間ｔ１は、自動利得制御が開始される時点よりも後である。言い換えれば、自動利得制御が開始される時点では、制御回路２０の時定数はτｓ１であるため、制御信号Ｖａｇｃは早期に安定化する。

信号を受信した後に次の信号を受信するためには、制御回路２０の時定数τ１を長い時定数であるτｌ１から短い時定数であるτｓ１に切り替えることが求められる。そのためには、制御回路２０の時定数τｌ１を、短い時定数であるτｓ１に、より早く切り替える必要がある。しかしながら、上述のように、ペイロード信号を受信するためにτｌ１は長くすることが求められている。従って、増幅回路１００の次の信号への応答速度が遅くなる可能性があった。

図２に示すように、増幅回路１００は遅延回路３５を備える。このため、図３の信号Ｖｓｗ及びＳＷ１に示すように、制御回路２０の時定数が、長いτｌ１から短いτｓ１に切り替わる時間が、遅延回路３５が設けられていない場合よりも遅くなる。すなわち、制御回路２０の初期化が遅くなり、増幅回路１００の次の信号への応答速度が遅くなる。つまり、遅延回路３５により、τｓ１からτｌ１への切り替えを遅くして、自動利得制御を安定して行える反面、τｌ１からτｓ１への切り替えが遅くなり、制御回路２０の初期化が遅くなる。この結果、次の信号が入力する時間ｔ５（図３参照）を早めた場合、信号の受信が困難になる恐れがあった。

また、リセット信号によって、制御回路２０の時定数をτｌ１からτｓ１に切り替えるシステムも検討されている。しかしながら、リセット信号を出力する回路を追加するため、構成が複雑になるという問題があった。またリセット信号と信号の終了時間とを同期させることが求められる。以下、このような課題を解決する実施例について説明する。

図面を用いて、本発明の実施例について説明する。図５及び図６は、実施例１に係る増幅回路１００ａを例示する回路図である。なお、実施例１においては、第２時定数制御回路６０の時定数をτ２、制御回路２０の時定数をτ３と表す。

図５及び図６に示すように、実施例１に係る増幅回路１００ａは、図３に示した増幅回路１００に、ＯＲ回路９０及び第２時定数制御回路６０を追加した構成となっている。図５に示すように、ＯＲ回路９０は、遅延回路３５の出力側とスイッチＳＷ１との間に設けられている。ＯＲ回路９０には、第１時定数制御回路３０から信号Ｖｓｗ１、及び第２時定数制御回路６０と接続される端子Ｔｓｗから信号Ｖｓｗ２が入力される。ＯＲ回路９０の出力信号（出力電圧）Ｖｓｗ３は、信号Ｖｓｗ１及びＶｓｗ２の少なくとも一方がハイであることに応じてハイになり、両方がローであることに応じてローになる。信号Ｖｓｗ３がローである場合は、スイッチＳＷ１の切り替えは起きず、信号Ｖｓｗ３がハイである場合は、スイッチＳＷ１は切り替えられる。つまりＯＲ回路９０が出力するハイの信号は、制御回路２０の時定数τ３をτｌ１からτｓ１に切り替えるための信号である。

図６に示すように、第２時定数制御回路６０は、抵抗Ｒ５及びＲ６、容量Ｃ３、スイッチＳＷ２、差動増幅器６２、並びにヒステリシス・コンパレータ６４を備える。抵抗Ｒ５及びＲ６、並びに容量Ｃ３は保持回路６５を構成する。つまり第２時定数制御回路６０は保持回路６５を含む。抵抗Ｒ５及びＲ６は、ノードＮｔｉａと容量Ｃ３との間に接続されている。抵抗Ｒ５と抵抗Ｒ６とは並列接続され、ノードＮｔｉａと抵抗Ｒ５との間にはスイッチＳＷ２が接続されている。ヒステリシス・コンパレータ６４とスイッチＳＷ２との間には、ノードＮｓｗ２が設けられており、ノードＮｓｗ２には参照端子Ｔｓｗ２が接続されている。なお抵抗Ｒ５は抵抗Ｒ６より小さい抵抗である。抵抗Ｒ５及びＲ６には、図５の増幅器１０から出力された出力信号Ｖｔｉａが入力される。容量Ｃ３は、抵抗Ｒ５及びＲ６の差動増幅器６２側と、グランドとの間に接続されており、抵抗Ｒ５の出力及び抵抗Ｒ６の出力を充電する。スイッチＳＷ２がオンである場合、抵抗Ｒ５及びＲ６は並列接続され、容量Ｃ３と直列接続される。スイッチＳＷ２がオフである場合、抵抗Ｒ６と容量Ｃ３とが直列接続される。

保持回路６５は、出力信号Ｖｔｉａを抵抗Ｒ５，Ｒ６及び容量Ｃ３により規定される時定数により平均化し、出力信号（出力電圧）Ｖｔｉａ３を出力する。差動増幅器６２は、保持回路６５の出力信号Ｖｔｉａ３と、参照端子Ｔｒｅｒ１に印加された参照信号Ｖｒｅｆ１とを差動増幅し、制御信号Ｖｃｏｎを出力する。すなわち、第２時定数制御回路６０は、出力信号Ｖｔｉａを平均化して、制御信号Ｖｃｏｎを生成する。ヒステリシス・コンパレータ６４は、制御信号Ｖｃｏｎと、参照端子Ｔｒｅｆ２に印加された参照信号Ｖｒｅｆ２（閾値）とを比較し、出力信号（出力電圧）Ｖｓｗ２を出力する。この出力信号（出力電圧）Ｖｓｗ２は、スイッチＳＷ２に入力されるとともに、ノードＮｓｗ２を介して参照端子Ｔｓｗ２に入力される。制御信号Ｖｃｏｎが参照信号Ｖｒｅｆ２より小さくなると、Ｖｓｗ２はローとなる。制御信号Ｖｃｏｎが参照信号Ｖｒｅｆ２より大きくなると、Ｖｓｗ２はハイとなる。例えばハイであるＶｓｗ２を、第２時定数制御信号とする。すなわち、第２時定数制御回路６０は、制御信号Ｖｃｏｎと参照信号Ｖｒｅｆ２との比較結果に応じて、第２時定数制御信号を生成する（例えば信号Ｖｓｗ２をハイにする）。

第２時定数制御信号（ハイのＶｓｗ２）が入力することで、スイッチＳＷ２はオンになる。スイッチＳＷ２がオンの場合、保持回路６５の抵抗は小さくなり、時定数も小さくなる。これに対し、ローのＶｓｗ２が入力すると、スイッチＳＷ２はオフになる。スイッチＳＷ２がオフの場合、保持回路６５の抵抗は大きくなり、時定数も大きくなる。すなわち、第２時定数制御回路６０の平均化の時定数τ２は、保持回路６５の抵抗の値が変化することに応じて、時定数τｌ２（第３の時定数）と、τｌ２より短いτｓ２（第４の時定数）との間で切り替え可能である。また既述したように、Ｖｓｗ２は図５に示したＯＲ回路９０に入力される。また既述したように、参照端子Ｔｓｗ２に出力されたＶｓｗ２は、図５に示した参照端子Ｔｓｗ２を介してＯＲ回路９０に入力される。

ここで、制御回路２０と第２時定数制御回路６０とにおける、容量、抵抗、及び時定数について説明する。第２時定数制御回路６０が備える容量Ｃ３は、例えば制御回路２０が備える容量Ｃ１と等しい容量である。抵抗Ｒ５は抵抗Ｒ１と等しく、かつ抵抗Ｒ２より低い抵抗である。なお抵抗Ｒ５は抵抗Ｒ１より小さくてもよい。抵抗Ｒ６は抵抗Ｒ１及びＲ５より大きく、抵抗Ｒ２より低い抵抗である。従って、ＳＷ１がオンである場合の制御回路２０の時定数τｓ１は、ＳＷ２がオンである場合の第２時定数制御回路６０の時定数τｓ２と等しい。又はτｓ２はτｓ１より小さい。ＳＷ１がオフである場合の制御回路２０の時定数τｌ１は、ＳＷ２がオフである場合の第２時定数制御回路６０の時定数τｌ２より大きい。また時定数τｌ２はτｓ１より大きい。これらの関係をまとめると、次の（１）式及び（２）式で表される。

Ｒ５≦Ｒ１＜Ｒ６＜Ｒ２ ・・・（１）
τｓ２≦τｓ１＜τｌ２＜τｌ１・・・（２）

なお、抵抗の関係は（１）式の関係に限定されず、容量Ｃ２は容量Ｃ１と等しい容量に限定されない。つまり、各抵抗、容量Ｃ１及びＣ２を調整し、時定数が（２）式の関係となるようにすればよい。次に、増幅回路１００ａの動作について説明する。

図７は、実施例１に係る増幅回路１００ａの動作を示すタイミングチャートである。各チャートは上から順に、入力信号Ｉｉｎ、出力信号Ｖｔｉａ２、制御信号Ｖａｇｃ及びＶｃｏｎ、スイッチＳＷ１及びＳＷ２、ＯＲ回路の出力信号Ｖｓｗ３、比較例における制御回路２０の時定数τ１（図中の破線）、第２時定数制御回路６０の時定数τ２、並びに実施例１における制御回路２０の時定数τ３を時間に対して示している。スイッチＳＷ１においては、比較例のスイッチＳＷ１を破線で、実施例１のスイッチＳＷ１を実線で示している。信号Ｖｓｗ３は、実線が上にある場合にハイであり、実線が下にある場合にローである。信号Ｖｓｗ１は、図３の場合と同様に振舞う。なお、図７の例では、抵抗Ｒ１と抵抗Ｒ５とは等しく、時定数τｓ１とτｓ２とは等しい。

図７に示すように、時間ｔ０において、実施例１の制御回路２０の時定数τ３はτｓ１であり、第２時定数制御回路６０の時定数τ２はτｓ２である。制御信号Ｖｃｏｎは、制御信号Ｖａｇｃと同様に振舞い、時定数τｓ１と等しい時定数τｓ２で、出力信号Ｖｔｉａの平均値に近づく。なお、時間ｔ０においては、信号Ｖｓｗ１及び信号Ｖｓｗ２はハイである。すなわち、第１時定数制御回路３０は第１時定数制御信号を生成し（例えば信号Ｖｓｗ１をハイにする）、第２時定数制御回路６０は第２時定数制御信号を生成する（例えば信号Ｖｓｗ２をハイにする）。第１時定数制御信号及び第２時定数制御信号はＯＲ回路９０に入力される。このため、ＯＲ回路９０が出力する信号Ｖｓｗ３はハイである。時間ｔ０の後、制御信号Ｖｃｏｎが参照信号Ｖｒｅｆ２（閾値）より小さくなると、信号Ｖｓｗ２はローになり、スイッチＳＷ２はオフになる。このとき、第１時定数制御信号は出力されている（Ｖｓｗ１がハイ、図３参照）。従って、ＯＲ回路９０が出力する信号Ｖｓｗ３はハイを維持し、スイッチＳＷ１はオンのままである。

また、図３と同様に、時間ｔ１において信号Ｖｓｗ１はローになる。すなわち、時間ｔ１においては、第１時定数制御回路３０は第１時定数制御信号を生成せず（例えば信号Ｖｓｗ１をローにする）、第２時定数制御回路６０は第２時定数制御信号を生成しない（例えば信号Ｖｓｗ２をローにする）。つまり第１時定数制御信号及び第２時定数制御信号の両方が、ＯＲ回路９０に入力されないことになる。このとき、ＯＲ回路９０が出力する信号Ｖｓｗ３はローになる。従って、スイッチＳＷ１がオフに切り替わり、制御回路２０の時定数τ３はτｓ１からτｌ１に切り替わる。時間ｔ３において、ペイロード信号が終了すると、出力信号Ｖｔｉａ２、制御信号Ｖａｇｃ及びＶｃｏｎは大きくなり始める。このとき、第２時定数制御回路６０の時定数τｌ２は、制御回路２０の時定数τｌ１より小さいため、制御信号Ｖｃｏｎは制御信号Ｖａｇｃよりも早く大きくなる。

時間ｔ６において、制御信号Ｖｃｏｎは参照信号Ｖｒｅｆ２より大きくなり、信号Ｖｓｗ２はハイになる。ハイのＶｓｗ２（第２時定数制御信号）が入力されることに応じて、スイッチＳＷ２はオフからオンに切り替わり、第２時定数制御回路６０の時定数τ２はτｌ２からτｓ２に切り替わる。また、第１時定数制御信号が入力される前であっても、ハイのＶｓｗ２（第２時定数制御信号）が入力されることに応じて、ＯＲ回路９０が出力する信号Ｖｓｗ３はハイになる。信号Ｖｓｗ３がハイになることに応じて、スイッチＳＷ１はオフからオンに切り替わり、制御回路２０の時定数τ３はτｌ１からτｓ１に切り替わる。図中に破線で示すように、比較例では時間ｔ４にＳＷ１はオンに切り替わる。このため制御回路２０の時定数τ１は、時間ｔ４においてτｌ１からτｓ１に切り替わる。これに対し実施例１では、時間ｔ４よりも早い時間である時間ｔ６において、制御回路２０の時定数τ３がτｌ１からτｓ１に切り替わる。

実施例１によれば、第２時定数制御回路６０は、第２時定数制御信号を生成し、τｓ１より大きくτｌ１より小さい時定数τｌ２で、制御回路２０の時定数をτｌ１からτｓ１に切り替える。このため、比較例のように第２時定数制御回路６０が設けられていない場合よりも、τｌ１からτｓ１への切り替えが早い時間で行われる。すなわち、増幅回路１００ａの初期化が早く行われ、次の信号への応答速度が速くなる。このため、例えば図７の時間ｔ５が早まった場合でも、増幅回路１００ａが信号を受信することが可能となる。また、制御回路２０の時定数τｌ１をより長くして、自動利得制御をより安定に行うことも可能となる。結果的に、適切な利得制御を行うことが可能となる。さらに、リセット信号を出力するシステムを用いなくてもよいため、構成が簡単になる。

第１時定数制御回路３０は、制御信号Ｖａｇｃが参照信号Ｖｒｅｆ２より小さくなった場合、第１時定数制御信号を生成する（例えばＶｓｗ１をハイにする）。第１時定数制御信号は、制御回路２０の時定数をτｓ１からτｌ１に切り替えるための信号である（図３及び図７の時間ｔ１）。第２時定数制御回路６０は、制御信号Ｖｃｏｎが参照信号Ｖｒｅｆより小さくなった場合、第２時定数制御信号を生成する（例えばＶｓｗ２をハイにする）。第２時定数制御信号は、第２時定数制御回路６０の時定数をτｌ２からτｓ２に切り替えるための信号である（図７の時間ｔ６）。ＯＲ回路９０は、第１時定数制御信号及び第２時定数制御信号の少なくとも一方が入力されることに応じて、ハイの信号を出力する。つまり、ＯＲ回路９０に第１時定数制御信号が入力されておらず、かつ第２時定数制御信号が入力される時間ｔ６において、ＯＲ回路９０はハイの信号を出力する。これにより、制御回路２０の時定数はτｓ１からτｌ１に切り替わる。従って増幅回路１００ａは、時間ｔ４より前の時間ｔ６に初期化される。またＳＷ２がオフになった後から時間ｔ１までは、ＯＲ回路９０に第１時定数制御信号は入力されず、かつ第２時定数制御信号（ハイのＶｓｗ２）が入力されている。このため、ＯＲ回路９０が出力する信号Ｖｓｗ３はハイを維持し、制御回路２０は短い時定数τｓ１を維持する。つまり、制御信号Ｖａｇｃはプリアンブル期間中に速やかに安定化し、自動利得制御を安定して行うことができる。

増幅回路１００ａは遅延回路３５を備える。第１時定数制御信号は遅延回路３５により遅延された後に、ＯＲ回路９０に入力される。このため実施例１においても図３と同様に、スイッチＳＷ１のオフが遅延する。結果的に、図７に示すように、制御回路２０の時定数のτｓ１からτｌ１への切り替えが遅延され、自動利得制御を安定して行うことができる。その一方で、実施例１では、第２時定数制御回路６０が出力する第２時定数制御信号が、遅延されずにＯＲ回路９０に入力される。このため、第２時定数制御回路６０の時定数τｌ２で、スイッチＳＷ３がオフからオンに切り替わる。つまり、遅延回路３５が設けられていても、制御回路２０の時定数の、τｌ１からτｓ１への切り替えは遅延されない。すなわち、自動利得制御を安定して行い、かつ制御回路２０の初期化を早く行うことができる。

第１時定数制御回路３０は、プリアンブル期間中に、制御回路２０の時定数をτｓ１からτｌ１に切り替える。つまり制御回路２０は、プリアンブル期間中に時定数τｓ１で速やかに出力信号Ｖｔｉａを平均化し、ペイロード期間中は長い時定数τｌ１を保持する。このため、早期の安定化、及び安定した自動利得制御が可能となる。また、第１時定数制御回路３０は、バイパス回路４０がバイパスを開始した後に、時定数をτｓ１からτｌ１に切り替える。このため、長い時定数により、自動利得制御をより安定に行うことができる。

また、第２時定数制御回路６０は、ペイロード期間の終了後、次のプリアンブル期間までの期間に、制御回路２０の時定数をτｌ１からτｓ１に切り替える。これにより、次の信号の入力までに増幅回路１００ａの初期化が行われる。従って、増幅回路１００ａの次の信号への応答速度が速くなる。また長い時定数により、自動利得制御を安定して行うことが可能となる。信号の受信中は、第２時定数制御回路６０は制御回路２０の時定数の切り替えを行わない。このため、増幅回路１００ａによる信号の受信は良好に行われる。

第２時定数制御回路６０は、短い時定数τｓ２と長い時定数τｌ２との間で時定数の切り替えが可能である。このため、時定数がτｌ２からτｓ２に切り替わった後、第２時定数制御回路６０は速やかに初期化される。なお、図７では抵抗Ｒ５と抵抗Ｒ１とは等しいとしたが、既述したように抵抗Ｒ１以下であればよい。抵抗Ｒ５が抵抗Ｒ１以下であることにより、時定数τｓ２はτｓ１以下となる。つまり第２時定数制御回路６０は、制御回路２０の時定数がτｓ１からτｌ１に切り替わる以前に、τｓ２からτｌ２に時定数を切り替える。これにより、時定数τｌ２による平均化が、時定数τｌ１による平均化より早く開始され、かつ早く終了する。すなわち、ＳＷ２のオンが、比較例のように第２時定数制御回路６０が設けられていない場合のＳＷ１のオンよりも早くなる。つまり制御回路２０の時定数τｓ１への切り替えが早くなる。結果的に、ＳＷ１のオンが早くなり、増幅回路１００ａの初期化が早く行われることになる。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

フォトダイオード ２
増幅器 １０
制御回路 ２０
保持回路 ２５，６５
第１時定数制御回路 ３０
バイパス回路 ４０
差動増幅器 ５０
第２時定数制御回路 ６０
ＯＲ回路 ９０
増幅回路 １００，１００ａ

Claims (11)

1. 入力信号を増幅する増幅器と、
   前記増幅器から出力された出力信号を、時定数に基づいて平均化して制御信号を生成するとともに、第１の時定数と、前記第１の時定数より大きい第２の時定数との間で前記時定数を切り替え可能な制御回路と、
   前記制御信号に基づいて第１時定数制御信号を生成し、前記制御回路の時定数を前記第１の時定数から前記第２の時定数に切り替える第１時定数制御回路と、
   前記増幅器から出力された出力信号を、前記第１の時定数より大きく、かつ前記第２の時定数より小さい第３の時定数に基づいて平均化して第２時定数制御信号を生成し、前記制御回路の時定数を前記第２の時定数から前記第１の時定数へと切り替える第２時定数制御回路と、
   前記制御信号に基づいて、前記入力信号をバイパスするバイパス回路と、を具備することを特徴とする電子回路。
2. 前記第２時定数制御回路は、前記第３の時定数と、前記第３の時定数より小さい第４の時定数との間で、前記第２時定数制御回路の時定数を切り替え可能であり、
   かつ前記第２時定数制御信号により、前記第２時定数制御回路の時定数を前記第３の時定数から前記第４の時定数に切り替えることを特徴とする請求項１記載の電子回路。
3. 前記第１時定数制御信号及び前記第２時定数制御信号の少なくとも一方が入力されることに応じて、前記制御回路の時定数を、前記第２の時定数から前記第１の時定数に切り替えるための信号を出力する切替回路を備え、
   前記第１時定数制御回路は、遅延回路を含み、
   前記第１時定数制御信号は前記遅延回路により遅延された後に、前記切替回路に入力されることを特徴とする請求項１又は２記載の電子回路。
4. 前記入力信号は、プリアンブル期間と、前記プリアンブル期間の後に続くペイロード期間と、を有し、
   前記第２時定数制御回路は、前記ペイロード期間の後、次のプリアンブル期間までの期間に、前記制御回路の時定数を前記第２の時定数から前記第１の時定数へと切り替えることを特徴とする請求項１から３いずれか一項記載の電子回路。
5. 前記第１時定数制御回路は、前記プリアンブル期間中に、前記制御回路の時定数を前記第１の時定数から前記第２の時定数に切り替えることを特徴とする請求項１から４いずれか一項記載の電子回路。
6. 前記第１時定数制御回路は、前記バイパス回路がバイパスを開始した後に、前記制御回路の時定数を前記第１の時定数から前記第２の時定数への切り替えを行うことを特徴とする請求項１から５いずれか一項記載の電子回路。
7. 前記バイパス回路は、前記制御信号が基準値以下になった場合、前記バイパスを開始することを特徴とする請求項１から６いずれか一項記載の電子回路。
8. 前記第２時定数制御回路は、前記制御回路の時定数が前記第１の時定数から前記第２の時定数に切り替わる以前に、前記第４の時定数から前記第３の時定数に時定数を切り替えることを特徴とする請求項２から７いずれか一項記載の電子回路。
9. 前記第１時定数制御回路は、前記制御信号と閾値との比較結果に応じて、第１時定数制御信号を生成し、
   前記第２時定数制御回路は、前記第３の時定数に基づいて生成された信号と前記閾値との比較結果に応じて、前記第２時定数制御信号を生成することを特徴とする請求項１から８いずれか一項記載の電子回路。
10. 前記第２時定数制御回路は、抵抗と容量とを備える第２保持回路を含み、
    前記第２保持回路が備える抵抗の値が変化することに応じて、前記第２時定数制御回路の時定数が切り替わることを特徴とする請求項１から９いずれか一項記載の電子回路。
11. 前記制御回路は、抵抗と容量とを備える第１保持回路を含み、
    前記第１保持回路が備える抵抗の値が変化することに応じて、前記制御回路の時定数が切り替わることを特徴とする請求項１から１０いずれか一項記載の電子回路。

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