JP2012009982A - レベルシフト回路 - Google Patents

Abstract

【課題】レベルシフト回路の入力側の電源電圧が通常より低くなった場合でも出力が不定とならないレベルシフト回路を提供する。
【解決手段】レベルシフト回路５０は、第１の電源電圧ＶＤＤの電圧レベルの入力信号を第１の電源電圧ＶＤＤよりも高い第２の電源電圧ＶＣＣの電圧レベルの出力信号に変換するための回路であって、第１の導電型の第１および第２のトランジスタ５１，５２、第２の導電型の第３および第４のトランジスタ５３，５４、および第１〜第３のインバータ５５〜５７を含む。第１および第２のインバータ５５，５６は、第３の電源電圧ＶＢＡＴによって駆動される。
【選択図】図５

Description

この発明は、低電圧レベルの信号を高電圧レベルの信号に変換するレベルシフト回路に関するものであり、特に、ＤＣ−ＤＣコンバータ回路を制御する制御信号の電圧レベルの変換に用いられるレベルシフト回路に関する。

ＤＣ−ＤＣコンバータは、入力直流電圧を半導体スイッチ素子のスイッチング動作に応じた直流電圧に変換する回路である。半導体スイッチ素子のスイッチングは、半導体スイッチ素子を流れる電流、ＤＣ−ＤＣコンバータの出力電圧、およびマイクロコンピュータからの指令などに基づいて制御される。

特開２００８−１３１１７７６号公報（特許文献１）は、過電流を防止するために半導体スイッチ素子を流れる電流に基づいて半導体スイッチ素子のスイッチングを制御する技術を開示する。この文献の図３に示す回路では、電圧変換用のＮＭＯＳトランジスタと並列にモニタ用のＮＭＯＳトランジスタが設けられ、これらのＮＭＯＳトランジスタのゲートにはＰＷＭ（Pulse Width Modulation）信号が入力される。電流モニタ用のＮＭＯＳトランジスタのソースと接地ノードとの間にセンス抵抗が挿入される。このセンス抵抗には、ＮＭＯＳトランジスタがオンの期間、半導体スイッチ素子に流れる電流の大きさに比例したモニタ電流が流れる。

米国特許第５７５７１７４号明細書（特許文献２）およびこの米国特許の発明者らによる非特許文献１（図１３参照）には、上記特許文献の電流モニタとは別の形態の電流モニタが記載される。これらの文献の電流モニタ回路は、カレントミラーを利用したものであり、センス抵抗はモニタ用のＮＭＯＳトランジスタのドレインと電源ノードとの間に設けられる。

ＤＣ−ＤＣコンバータの出力電圧に基づいて半導体スイッチ素子を制御するためには、出力電圧との比較に用いる参照電位を発生する参照電位発生回路が必要となる。たとえば、特開２００５−５０４７３号公報（特許文献３）は、動作時とスタンバイ時とで異なる参照電位発生回路を動作させる半導体装置を開示する。動作時は、制御信号がハイ（Ｈ）レベルとなり、カレントミラー回路を含む従来型の第１の参照電位発生回路が活性化され、第１の参照電位発生回路によって参照電位が生成される。スタンバイ時は、制御信号がＬレベルとなり、第１の参照電位発生回路が不活性化される。そして、Ｔ（テラ）Ωオーダーの高抵抗値を有する抵抗素子からなる抵抗分割回路を含む第２の参照電位発生回路によって参照電位が生成される。

半導体スイッチ素子のスイッチングを制御する制御回路は、ＤＣ−ＤＣコンバータによって昇圧された昇圧電圧（高電源電圧）によって動作させる必要がある。このため、低電源電圧で動作するマイクロコンピュータからこの制御回路に制御信号を出力する場合、マイクロコンピュータが出力する制御信号の電圧レベルを変換するレベルシフト回路が設けられる。レベルシフト回路では、入力側の電源電圧が低い場合でも、出力が不定とならないようにすることが望ましい。出力が不定とならないように工夫されたレベルシフト回路の例として、特開平１０−８４２７４号公報（特許文献４）に記載されたレベルシフト回路が挙げられる。

この文献のレベルシフト回路は、第１〜第３のＰＭＯＳトランジスタおよび第１〜第３のＮＭＯＳトランジスタを含む。ソースを接地した第２のＮＭＯＳトランジスタのドレインに第３のＮＭＯＳトランジスタのソースが接続される。この第３のＮＭＯＳトランジスタのドレインに、第１のＰＭＯＳトランジスタのゲート、第２のＰＭＯＳトランジスタのドレイン、および第３のＰＭＯＳトランジスタのドレインが接続される。ソースを接地した第１のＮＭＯＳトランジスタのドレインに、第１のＰＭＯＳトランジスタのドレインおよび第２のＰＭＯＳトランジスタのゲートが接続される。第１〜第３のＰＭＯＳトランジスタのソースに高電源電位が与えられる。低電源電圧を振幅とする入力信号は第１のＮＭＯＳトランジスタのゲートに入力され、入力信号と逆位相の信号が第２のＮＭＯＳトランジスタのゲートに入力される。高電源電圧を振幅とする出力信号は第２のＰＭＯＳトランジスタのドレインから出力される。レベルシフト回路の入力側の低電源電圧が０Ｖ近くになった場合には、第３のＮＭＯＳトランジスタをオフし、第３のＰＭＯＳトランジスタをオンすることにより、高電源電圧が出力される。

特開２００８−１３１７７６号公報 米国特許第５７５７１７４号明細書 特開２００５−５０４７３号公報 特開平１０−８４２７４号公報

Dongsheng Ma、Wing-Hung Ki、他２名、"Single-Inductor Multiple-Output Switching Converters With Time-Multiplexing Control in Discontinuous Conduction Mode"、IEEE JOURNAL OF SOLID-STATE CIRCUITS、JANUARY 2003、VOL.38、NO.1

上記の特開平１０−８４２７４号公報（特許文献４）に記載されたレベルシフト回路は、低電圧電源の動作状態に応じて、接地電圧または高電源電圧を、第３のＮＭＯＳトランジスタおよび第３のＰＭＯＳトランジスタのゲートに与える必要がある。たとえば、低電圧電源の立上げ時や一時的に低電源電圧の供給を停止する場合には、これらのトランジスタのゲートに接地電圧を供給することによって出力電圧が高電源電圧に固定される。通常の大きさの低電源電圧が供給されている場合には、これらのトランジスタのゲートに高電源電圧を供給することによって、入力信号に応じた出力信号が出力される。このように、上記の特許文献のレベルシフト回路では、出力が不定とならないようにするために、電源電圧の電圧レベルに応じて制御電圧を供給する必要があった。

この発明の目的は、従来よりも簡単な方法によって、レベルシフト回路の入力側の電源電圧が通常より低くなった場合でも出力が不定とならないようにできるレベルシフト回路を提供することである。

この発明の一実施の形態によるレベルシフト回路は、第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、第２の電源電圧を受ける電源ノードと、接地電圧を受ける接地ノードと、第１および第２の接続ノードと、第１〜第４のトランジスタと、第１および第２のインバータとを含む。ここで、第２の電源電圧は、第１の電源電圧と同符号で、かつ、第１の電源電圧の絶対値よりも大きい絶対値を有する。第１の導電型の第１のトランジスタは、電源ノードと第１の接続ノードとの間に接続され、制御電極が第２の接続ノードと接続され、論理「０」の（第２の電源電圧と同符号で、かつ、第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する）電圧を制御電極に受けたときに導通する。第１の導電型の第２のトランジスタは、電源ノードと第２の接続ノードとの間に接続され、制御電極が第１の接続ノードと接続される。第１の導電型と反対の第２の導電型の第３のトランジスタは、第１の接続ノードと接地ノードとの間に接続される。第２の導電型の第４のトランジスタは、第２の接続ノードと接地ノードとの間に接続される。第１のインバータは、第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、入力信号の論理レベルを反転した信号を第３のトランジスタの制御電極に出力する。第２のインバータは、第３の電源電圧によって駆動され、第１のインバータから出力された信号の論理レベルを反転した信号を第４のトランジスタの制御電極に出力する。第１または第２の接続ノードの電圧が出力信号として用いられる。

上記の実施の形態によれば、第１および第２のインバータを第１の電源電圧と異なる第３の電源電圧によって駆動するという簡単な方法によって、第１の電源電圧が接地電圧レベルとなった場合でも、出力信号は不定にならない。

この発明の実施の形態１によるレベルシフト回路５０が適用される半導体装置１の構成を示す図である。 図１の制御回路１０の構成を示すブロック図である。 従来の過電流保護回路１４０の構成を示す回路図である。 図１の過電流保護回路４０を抜き出して示した回路図である。 図１のレベルシフト回路５０の構成を示す回路図である。 図５のレベルシフト回路５０の比較例としてのレベルシフト回路１５０の構成を示す回路図である。 図１の参照電位発生回路９の構成を示す回路図である。 制御信号ＶＲＥＦＣＨＧがＬレベルの場合に図７の参照電位発生回路９と等価な回路図である。 図８の回路９Ａから出力される参照電位ＶＲＥＦ０．８およびＶＲＥＦ０．５の温度依存性を示す図である。 この発明の実施の形態２によるレベルシフト回路５０Ａの構成を示す回路図である。 この発明の実施の形態３によるレベルシフト回路５０Ｂの構成を示す回路図である。 この発明の実施の形態４によるレベルシフト回路５０Ｃの構成を示す回路図である。 図１２のレベルシフト回路５０Ｃの変形例としてのレベルシフト回路５０Ｄの構成を示す回路図である。 この発明の実施の形態５によるレベルシフト回路５０Ｅの構成を示す回路図である。 図１４のレベルシフト回路５０Ｅの変形例としてのレベルシフト回路５０Ｆの構成を示す回路図である。 図１４のレベルシフト回路５０Ｅの変形例としてのレベルシフト回路５０Ｇの構成を示す回路図である。

以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施の形態１＞
［半導体装置の概要］
図１は、この発明の実施の形態１によるレベルシフト回路５０が適用される半導体装置１の構成を示す図である。半導体装置１は、昇圧チョッパ（ＤＣ−ＤＣコンバータ）ＢＣＰと（外付け部品のインダクタ３を除く）、制御回路１０と、電圧検出部１４と、参照電位発生回路９と、ＰＭＯＳ（Positive Channel Metal Oxide Semiconductor）トランジスタＰ１と、コンパレータ１１，１２と、インバータ１３と、過電流保護回路４０と、シリーズレギュレータ５と、マイクロコントローラユニット（ＭＣＵ：Micro Control Unit）６と、レベルシフト回路（ＬＳ：Level Shifter）５０＿１〜５０＿３とを含む。

昇圧チョッパＢＣＰは、インダクタ３と、ＮＭＯＳ（Negative Channel Metal Oxide Semiconductor）トランジスタＤＲと、ダイオード４と、コンデンサＣとを含む。外付け部品のインダクタ３は、入力ノードＮＤ５と接続ノードＮＤ１との間に接続される。入力ノードＮＤ５には、電源電圧ＶＢＡＴ（たとえば１．５Ｖ）を出力する電池２の正極が接続される。電池２の負極は接地電圧ＧＮＤを与える接地ノード１６に接続される。ＮＭＯＳトランジスタＤＲは、接続ノードＮＤ１と接地ノード１６（ＧＮＤ）との間に設けられる。ダイオード４のアノードは接続ノードＮＤ１に接続され、カソードは出力ノードＮＤ３に接続される。コンデンサＣは、出力ノードＮＤ３と接地ノード１６（ＧＮＤ）との間に設けられる。

ＮＭＯＳトランジスタＤＲは、制御回路１０から出力されたパルス信号ＰＬＳに応じてオン状態またはオフ状態に切替わる。ＮＭＯＳトランジスタＤＲがオン状態のときインダクタ３に電流が流れ、ＮＭＯＳトランジスタＤＲがオフ状態のときインダクタ３を流れる電流による電荷がダイオード４を介してコンデンサＣに蓄えられる。ＮＭＯＳトランジスタＤＲのオン状態およびオフ状態への切替わりが繰返されることによって、電源電圧ＶＢＡＴ（たとえば１．５Ｖ）が昇圧された電圧である電源電圧ＶＣＣ（たとえば３Ｖ）が生成される。ダイオード４は、ＮＭＯＳトランジスタＤＲがオン状態のとき、コンデンサＣから電流が逆流しないようにするために設けられる。生成された電源電圧ＶＣＣはＰＭＯＳトランジスタＰ１を介してマイクロコントローラユニット６に供給される。

電圧検出部１４は、昇圧チョッパＢＣＰの出力ノードＮＤ３の電圧ＶＣＣを検出する。電圧ＶＣＣは、接地ノード１６（ＧＮＤ）と出力ノードＮＤ３との間に直列接続された抵抗素子Ｒ１〜Ｒ３によって分圧された電圧ＶＡ，ＶＢとして検出される。

半導体装置１では、電源電圧ＶＣＣが例えば２Ｖを超えるとＰＭＯＳトランジスタＰ１がオン状態となってマイクロコントローラユニット６への電源電圧ＶＣＣの供給が開始され、電源電圧ＶＣＣが例えば３Ｖを超えると制御信号ＶＣＣｏｖｅｒが活性化されることによって制御回路１０からのパスル信号ＰＬＳの出力が中止される。このような制御を可能とするために、電圧検出部１４を構成する抵抗素子Ｒ１〜Ｒ３の大きさが設定されている。具体的には、抵抗素子Ｒ１〜Ｒ３の大きさをそれぞれｒ１〜ｒ３とすると、電源電圧ＶＣＣが２Ｖに達したとき抵抗素子Ｒ２，Ｒ３の接続ノードの電位ＶＢが０．８Ｖになるように、
（ｒ１＋ｒ２）：ｒ３＝４．８：７．２ …(1)
と設定される。電源電圧ＶＣＣが３Ｖに達したとき抵抗素子Ｒ１，Ｒ２の接続ノードの電位ＶＡが０．５Ｖになるように、
ｒ１：ｒ２＝２：２．８ …(2)
と設定される。たとえば、ｒ１＝２００ｋΩ、ｒ２＝２８０ｋΩ、ｒ３＝７２０ｋΩが１つの解となる。

コンパレータ１２は、参照電位発生回路９で生成された参照電位ＶＲＥＦ０．８（０．８Ｖ）と電位ＶＢとを比較する。コンパレータ１２の出力信号はインバータ１３によって論理レベルが反転され、制御信号ＰＭＯＳｏｎとしてＰＭＯＳトランジスタＰ１のゲートに供給される。電位ＶＢが参照電位ＶＲＥＦ０．８より大きい場合に、制御信号ＰＭＯＳｏｎが活性状態（ロー（Ｌ）レベル）となり、ＰＭＯＳトランジスタＰ１がオン状態になる。

コンパレータ１１は、参照電位発生回路９で生成された参照電位ＶＲＥＦ０．５（０．５Ｖ）と電位ＶＡとを比較する。コンパレータ１１の出力信号は、制御信号ＶＣＣｏｖｅｒとして制御回路１０に出力される。電位ＶＡが参照電位ＶＲＥＦ０．５より大きい場合に、制御信号ＶＣＣｏｖｅｒが活性状態（ハイ（Ｈ）レベル）となり、制御回路１０からの出力ＰＬＳがＬレベルに固定される。

参照電位発生回路９は、電源電圧ＶＣＣを利用して、参照電位ＶＲＥＦ０．８（０．８Ｖ）およびＶＲＥＦ０．５（０．５Ｖ）を生成する。電源電圧ＶＤＤによってマイクロコントローラユニット６が立ち上がった後は、マイクロコントローラユニット６で生成される参照電位ＶＲＥＦ＿ＭＣＵを利用して参照電位ＶＲＥＦ０．８（０．８Ｖ）およびＶＲＥＦ０．５（０．５Ｖ）を生成する。参照電位発生回路９の詳細は図７〜図９で説明する。

過電流保護回路４０は、インダクタ３に流れる電流を規制するために設けられている。電流を規制することによって、外付け部品のインダクタ３には最大電流規格を満足することができ、昇圧チョッパＢＣＰの内部回路に大きな電流が流れることによってメタル配線が断線することを防止できる。過電流保護回路４０には、ＮＭＯＳトランジスタＤＲを流れる電流をモニタするためにＮＭＯＳトランジスタＭＯＮが設けられる。過電流保護回路４０は、ＮＭＯＳトランジスタＭＯＮを流れるモニタ電流が所定の基準値を超えたとき、制御回路１０に出力する制御信号ＩｍｏｎをＬレベルにする。これにより、制御回路１０から出力されるパルス信号ＰＬＳがＬレベルに固定される。過電流保護回路４０の詳細は、図４で説明する。

マイクロコントローラユニット６は、ＭＣＵ制御部７と、ＭＣＵ周辺回路８とを含む。ＭＣＵ制御部７は、電源電圧ＶＤＤ（たとえば１．７Ｖ）によって駆動される。電源電圧ＶＤＤは、シリーズレギュレータ５によって、電源電圧ＶＣＣを降圧することによって生成される。ＭＣＵ周辺回路８は、電源電圧ＶＣＣによって駆動される。マイクロコントローラユニット６は、電源電圧ＶＣＣが２．０Ｖを超えることによってＰＭＯＳトランジスタＰ１がオン状態になると起動する。

ＭＣＵ制御部７は起動すると様々な制御信号を制御回路１０に出力する。制御信号の代表例として、昇圧チョッパＢＣＰを強制的に停止するためのＳＴＯＰ信号、昇圧動作を一時的に中断するためのＨＡＬＴ信号、テストモードであることを指定するためのＴＥＳＴ信号などがある。

ＭＣＵ制御部７から出力される制御信号の電圧レベルはＶＤＤであるのに対して、制御回路１０は電源電圧ＶＣＣによって駆動される。このため、ＳＴＯＰ信号、ＨＡＬＴ信号、ＴＥＳＴ信号は、レベルシフト回路５０＿１〜５０＿３（総称する場合または不特定のものを示す場合、レベルシフト回路５０と記載する）によってＶＣＣレベルにそれぞれレベル変換される。以下、半導体装置１の各部についてさらに詳しく説明する。

［制御回路］
図２は、図１の制御回路１０の構成を示すブロック図である。

図２を参照して、制御回路１０は、電源電圧ＶＢＡＴで動作する低電圧回路部分２１と、電源電圧ＶＢＡＴを昇圧することによって得られた電源電圧ＶＣＣで動作する高電圧回路部分３１と、電源電圧ＶＢＡＴおよびＶＣＣの両方で動作するレベルシフト回路２７とを含む。

低電圧回路部分２１は、ＶＢＡＴ判定回路２２と、抵抗素子２４と、外部スイッチ２５と、インバータ２６と、ＡＮＤゲート２３とを含む。ＶＢＡＴ判定回路２２は、電源電圧ＶＢＡＴが起動開始電圧（たとえば１．５Ｖ）以上であるか否かを判定する。抵抗素子２４および外部スイッチ２５はこの順で、電源電圧ＶＢＡＴを受ける電源ノード１７と接地ノード１６（ＧＮＤ）との間に直列に接続される。インバータ２６は、抵抗素子２４と外部スイッチ２５との接続ノードの電圧の論理レベルを反転した信号を出力する。ＡＮＤゲート２３は、ＶＢＡＴ判定回路２２の出力信号とインバータ２６の出力信号との論理積を演算する。したがって、外部スイッチ２５が押された状態で、電源電圧ＶＢＡＴが起動開始電圧以上であれば、ＡＮＤゲート２３はＨレベル（電源電圧ＶＢＡＴに等しい）の信号を出力する。

高電圧回路部分３１は、ＲＳラッチ回路３２と、ＮＯＲゲート３５と、ＡＮＤゲート３３，３７と、ＯＲゲート３４と、パルス発生器３６とを含む。ＲＳラッチ回路３２のセット端子（Ｓ）にはレベルシフト回路２７を介してＡＮＤゲート２３の出力信号が入力される。ＲＳラッチ回路３２のリセット端子（Ｒ）にはマイクロコントローラユニット６から出力されたＳＴＯＰ信号が入力される。ＲＳラッチ回路３２は、セット端子およびリセット端子の入力に応じて起動開始信号（ＳＴＡＲＴ信号）を出力する。ＲＳラッチ回路３２は、ＡＮＤゲート２３の出力信号がＨレベルのとき、ＳＴＡＲＴ信号を活性状態（Ｈレベル）にし、ＳＴＯＰ信号が活性状態（Ｈレベル）のとき、ＳＴＡＲＴ信号を非活性状態（Ｌレベル）にする。出力されたＳＴＡＲＴ信号はＡＮＤゲート３３の一方の入力端子に入力される。ＮＯＲゲート３５には制御信号ＶＣＣｏｖｅｒおよびＨＡＬＴ信号が入力され、ＮＯＲゲート３５の出力信号はＡＮＤゲート３３の他方の入力端子に入力される。ＯＲゲート３４にはＡＮＤゲート３３の出力信号とともにＴＥＳＴ信号が入力される。パルス発生器３６は、ＯＲゲート３４の出力信号がＨレベルになったときにパルス信号ＰＬＳを出力する。

したがって、パルス発生器３６は、ＳＴＡＲＴ信号が活性化されるとともに、制御信号ＶＣＣｏｖｅｒおよびＨＡＬＴ信号のいずれも非活性状態（Ｌレベル）のときパルス信号ＰＬＳを出力する。制御信号ＶＣＣｏｖｅｒおよびＨＡＬＴ信号の少なくとも１つがＨレベルのとき、パルス発生器３６は、パルス信号ＰＬＳの出力を一時的に停止する。ただし、ＴＥＳＴ信号が活性状態（Ｈレベル）のときには、パルス発生器３６は、制御信号ＶＣＣｏｖｅｒおよびＨＡＬＴ信号の論理レベルにかかわらず強制的にパルス信号ＰＬＳを出力する。パルス発生器３６から出力されたパルス信号ＰＬＳは、制御信号ＩｍｏｎともにＡＮＤゲート３７に入力される。ＡＮＤゲート３７は、制御信号Ｉｍｏｎが非活性状態（Ｈレベル）のとき、パルス信号ＰＬＳを図１のＮＭＯＳトランジスタＤＲのゲートに出力する。

レベルシフト回路２７は、電源電圧ＶＢＡＴの電圧レベルの信号であるＡＮＤゲート２３の出力信号を電源電圧ＶＣＣの電圧レベルの信号に変換する。レベルシフト回路２７として、図５に示されるレベルシフト回路５０を用いることができる。ただし、図５においてバッファ４９には、電源電圧ＶＤＤに代えて電池２の出力である電源電圧ＶＢＡＴが供給される。

［過電流保護回路］
以下、図１の過電流保護回路４０を、Dongsheng Ma等による論文（"Single-Inductor Multiple-Output Switching Converters With Time-Multiplexing Control in Discontinuous Conduction Mode"、IEEE JOURNAL OF SOLID-STATE CIRCUITS、JANUARY 2003、VOL.38、NO.1（非特許文献１））の図１３に記載された従来の過電流保護回路１４０と対比して説明する。

図３は、従来の過電流保護回路１４０の構成を示す回路図である。図３には、電池２、昇圧チョッパＢＣＰ、および図２の制御回路１０内のパルス発生器３６およびＡＮＤゲート３７も併せて示される。

過電流保護回路１４０は、ＰＭＯＳトランジスタＱ１，Ｑ２と、ＮＭＯＳトランジスタＱ３〜Ｑ８と、抵抗素子Ｒｓｅｎと、コンパレータｃｏｍｐ＿ｏｖｃとを含む。トランジスタＱ１，Ｑ２のゲートに所定のバイアス電位Ｖｂａｉｓが与えられることによって、トランジスタＱ１，Ｑ２に定電流Ｊ１が流れる。トランジスタＤＲに比べサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を小さくしたトランジスタＱ５（ＭＯＮ）がトランジスタＤＲを流れる電流Ｊｄｒをモニタする。トランジスタＤＲがオンするとき、パルス信号ＰＬＳをゲートに受けるトランジスタＱ７もオンし、そのソース・ドレイン間の電圧はほぼ０Ｖとなる。トランジスタＱ３のソース（ノードＮＤ５１）の電位とトランジスタＱ４のソース（ＮＤ５２）の電位とが等しくなるので、トランジスタＤＲのドレイン電位とトランジスタＱ５のドレイン電位とが等しくなる。これによって、パルス信号ＰＬＳがＨレベルのとき、トランジスタＤＲおよびＱ５は、互いにソース電位およびゲート電位が同じになり、同じバイアス条件で動作する。したがって、トランジスタＱ５（ＭＯＮ）にはトランジスタＤＲを流れる電流Ｊｄｒに比例した電流Ｊ５が流れる。トランジスタＱ８には、トランジスタＱ５（ＭＯＮ）を流れる電流Ｊ５に応じた電流Ｊ８が流れる。電流Ｊ５が増加すると電流Ｊ８も増加する。電流Ｊ８は抵抗素子Ｒｓｅｎによって電圧に変換され、変換された電圧はコンパレータｃｏｍｐ＿ｏｖｃに入力される。所定値以上の電流Ｊ８が流れると、コンパレータｃｏｍｐ＿ｏｖｃの出力ＩｍｏｎがＬレベルになり、パルス信号ＰＬＳの出力が止まる。

従来の過電流保護回路１４０には以下の問題点がある。
第１の問題点として、余分のトランジスタＱ６が必要になる点が挙げられる。トランジスタＱ５は、ゲートが電源ノード１８（ＶＣＣ）に接続されているために常時オンとなる。したがって、トランジスタＤＲがオフしている期間にはトランジスタＱ５に電流を流さないために、そのドレイン電位を接地電位ＧＮＤに設定する必要がある。この目的のために余分のトランジスタＱ６が設けられている。

第２に、トランジスタＱ８に流れる電流Ｊ８の大きさに制約がある点が挙げられる。トランジスタＱ５を流れる電流Ｊ５は、電流Ｊ８とトランジスタＱ１を流れる電流Ｊ１との和で与えられる（すなわち、Ｊ５＝Ｊ１＋Ｊ８）。このため、電流Ｊ５はＮＭＯＳトランジスタＤＲを流れる電流Ｊｄｒに比例するが、電流Ｊ８は電流Ｊｄｒには比例しない。したがって、抵抗素子Ｒｓｅｎを流れる電流Ｊ８が、ＮＭＯＳトランジスタＤＲを流れる電流Ｊｄｒを反映したものとするにためには、電流Ｊ８は電流Ｊ１の約１０倍以上の大きさでなければならない。

さらに、トランジスタＱ８のゲート電位は、トランジスタＱ３のドレイン電位に等しい。トランジスタＱ３，Ｑ４のゲート電位も等しい。トランジスタＱ８のソース電位は、トランジスタＱ３，Ｑ４のソース電位と等しい。したがって、トランジスタＱ８を流れる電流Ｊ８は、トランジスタＱ３，Ｑ４を流れる電流Ｊ１に比例した大きさになる。

第３に、トランジスタＱ８に流れる電流Ｊ８の電圧変換に用いられる抵抗素子Ｒｓｅｎの抵抗値には、通常±２０％程度のばらつきがある。このため、この抵抗値のばらつきによって電流Ｊ８を正確にモニタすることができないという問題点がある。

図４は、図１の過電流保護回路４０を抜き出して示した回路図である。図４には、電池２、昇圧チョッパＢＣＰ、および図２の制御回路１０内のパルス発生器３６およびＡＮＤゲート３７も併せて示される。

過電流保護回路４０は、ＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ８と、ＮＭＯＳトランジスタＭ３〜Ｍ５と、抵抗素子Ｒｓｅｎ，Ｒａｄと、コンパレータｃｏｍｐ＿ｏｖｃとを含む。トランジスタＭ１，Ｍ３は、電源電圧ＶＣＣを受ける電源ノード１８と接続ノードＮＤ１との間にこの順で直列に接続される。トランジスタＭ２，Ｍ４，Ｍ５および抵抗素子Ｒａｄは、電源ノード１８（ＶＣＣ）と接地ノード１６（ＧＮＤ）との間にこの順で直列に接続される。トランジスタＭ８および抵抗素子Ｒｓｅｎは、電源ノード１８（ＶＣＣ）と接地ノード１６（ＧＮＤ）との間にこの順で直列に接続される。トランジスタＭ５は、トランジスタＤＲに比べてサイズ（チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）を小さくしたモニタ用のトランジスタ（ＭＯＮと記載）である。

トランジスタＭ１，Ｍ８のゲートがトランジスタＭ２のゲートおよびドレインと接続されることによってトランジスタＭ１，Ｍ２，Ｍ８はカレントミラーを構成する。図４の場合、トランジスタＭ１，Ｍ２，Ｍ８のサイズが等しく形成されているので、トランジスタＭ１を流れる電流Ｉ１は、トランジスタＭ２，Ｍ８を流れる電流に等しい。

トランジスタＭ４のゲートはトランジスタＭ３のゲートおよびドレインに接続される。図４の場合、トランジスタＭ３，Ｍ４のサイズは等しく形成されているので、トランジスタＭ３のソース（ノードＮＤ１）の電位はトランジスタＭ４のソース（ノードＮＤ２）の電位に等しい。トランジスタＭ５（ＭＯＮ）のゲートおよびトランジスタＤＲのゲートには共通のパルス信号ＰＬＳが印加されるので、パルス信号ＰＬＳがＨレベル（ＶＣＣ）のときにトランジスタＭ５（ＭＯＮ）を流れる電流Ｉ１は、トランジスタＤＲを流れる電流Ｉｄｒ（電流Ｉｄｒは、インダクタ３を流れる電流Ｉ３にほぼ等しい）に応じて変化する。電流Ｉｄｒが増加するほど電流Ｉ１は増加する。カレントミラー回路によってトランジスタＭ５（ＭＯＮ）を流れる電流Ｉ１がコピーされることによって、トランジスタＤＲを流れる電流Ｉｄｒは最終的にトランジスタＭ８によってモニターされる。

トランジスタＭ８を流れる電流Ｉ１は抵抗素子Ｒｓｅｎによって電圧Ｖｓｅｎに変換される。電圧Ｖｓｅｎが参照電圧Ｖｒｅｆを超えたとき、コンパレータｃｏｍｐ＿ｏｖｃから出力される制御信号Ｉｍｏｎが活性状態（Ｌレベル）になる。これによってパルス信号ＰＬＳの出力が停止し、過電流を抑制することができる。

図４の過電流保護回路４０は、図３の過電流保護回路１４０と比べて次の利点がある。
第１に、昇圧チョッパＢＣＰを構成するＮＭＯＳトランジスタＤＲがオン状態のときのみ、トランジスタＭ５（ＭＯＮ）に電流が流れる。このため、図３の過電流保護回路１４０で必要であったトランジスタＱ６，Ｑ７が不要になる。

第２に、トランジスタＭ１，Ｍ２，Ｍ８をカレントミラー回路にすることによって、トランジスタＭ５（ＭＯＮ）に流れる電流に比例した電流がトランジスタＭ８に流れる。トランジスタＭ１〜Ｍ４およびＭ８は常に飽和領域で動作しているので、トランジスタＤＲを流れる電流Ｉｄｒを正しくモニタできる。

第３に、トランジスタＭ５（ＭＯＮ）のソース側に抵抗素子Ｒａｄを設けることによって、電圧変換用の抵抗素子Ｒｓｅｎの抵抗値のばらつきの影響を抑制することができる。具体的に説明すると、抵抗素子Ｒａｄ，Ｒｓｅｎの抵抗値が設計値よりも大きく仕上がった場合には、トランジスタＭ５を流れる電流Ｉ１が減少するので、トランジスタＭ８および抵抗素子Ｒｓｅｎを流れる電流Ｉ１も減少する。この場合、電流Ｉ１の減少と抵抗素子Ｒｓｅｎの増加とがキャンセルし合うので、コンパレータｃｏｍｐ＿ｏｖｃに入力される電圧Ｖｓｅｎはほとんど変化がない。逆に、抵抗素子Ｒａｄ，Ｒｓｅｎの抵抗値が設計値よりも小さく仕上がった場合には、トランジスタＭ５を流れる電流Ｉ１が増加するので、トランジスタＭ８および抵抗素子Ｒｓｅｎを流れる電流Ｉ１も増加する。この場合、電流Ｉ１の増加と抵抗素子Ｒｓｅｎの減少とがキャンセルし合うので、コンパレータｃｏｍｐ＿ｏｖｃに入力される電圧Ｖｓｅｎはほとんど変化がない。

上記の説明では、トランジスタＭ１，Ｍ２，Ｍ８のサイズが同じであるとしたが、必ずしも同じでなくてよい。トランジスタＭ１，Ｍ２のサイズを異ならせた場合には、ノードＮＤ１，ＮＤ２の電位が等しくなるようにトランジスタＭ３，Ｍ４のサイズを変更する必要がある。トランジスタＭ８のサイズがトランジスタＭ１，Ｍ２のサイズと異なる場合は、トランジスタＭ８には電流Ｉ１に比例した電流が流れる。

［レベルシフト回路］
図５は、図１のレベルシフト回路５０の構成を示す回路図である。レベルシフト回路５０は、電源電圧ＶＤＤの電圧レベルの入力信号ｉｎを電源電圧ＶＤＤよりも高い電源電圧ＶＣＣの電圧レベルの出力信号ｏｕｔに変換する。図５において、入力信号ｉｎは、電源電圧ＶＤＤで動作する前段の回路（図１のＭＣＵ制御部７）に設けられたバッファ４９を介して入力される。

レベルシフト回路５０は、ＰＭＯＳトランジスタ５１，５２と、ＮＭＯＳトランジスタ５３，５４と、インバータ５５〜５７とを含む。ＰＭＯＳトランジスタ５１は、電源電圧ＶＣＣを受ける電源ノード１８にソースが接続され、接続ノードＮＤ１１にドレインが接続され、接続ノードＮＤ１２にゲートに接続される。ＰＭＯＳトランジスタ５１は、接続ノードＮＤ１２の電位がＬレベル（電源電圧ＶＣＣからトランジスタの閾値電圧を減じた値より低い電圧）のときに導通する。ＰＭＯＳトランジスタ５２は、電源ノード１８（ＶＣＣ）にソースが接続され、接続ノードＮＤ１２にドレインが接続され、接続ノードＮＤ１１にゲートが接続される。ＰＭＯＳトランジスタ５２は、接続ノードＮＤ１１がＬレベルのときに導通する。ＮＭＯＳトランジスタ５３は、接続ノードＮＤ１１にドレインが接続され、接地電圧ＧＮＤを受ける接地ノード１６にソースが接続される。ＮＭＯＳトランジスタ５４は、接続ノードＮＤ１２にドレインが接続され、接地ノード１６（ＧＮＤ）にソースが接続される。第１のインバータ５５は、電源電圧ＶＣＣより低い電源電圧ＶＢＡＴ（電源電圧ＶＤＤとほぼ等しい）によって駆動され、入力信号ｉｎの論理レベルを反転した信号をＮＭＯＳトランジスタ５３のゲートに出力する。第２のインバータ５６は、電源電圧ＶＢＡＴによって駆動され、第１のインバータ５５から出力された信号の論理レベルを反転した信号をＮＭＯＳトランジスタ５４のゲートに出力する。第３のインバータ５７は、電源電圧ＶＣＣによって駆動され、接続ノードＮＤ１２の電圧の論理レベルを反転した信号を出力信号ｏｕｔとして出力する。

次に、レベルシフト回路５０の動作について説明する。入力信号ｉｎがＬレベル（ＧＮＤ）のときは、第１のインバータ５５の出力がＨレベル（ＶＢＡＴ）になり、第２のインバータ５６の出力がＬレベル（ＧＮＤ）になる。この結果、ＮＭＯＳトランジスタ５３がオン状態になり、ＮＭＯＳトランジスタ５４がオフ状態になるので、接続ノードＮＤ１１の電位がＬレベル（ＧＮＤ）になる。これによってＰＭＯＳトランジスタ５２が導通するので、接続ノードＮＤ１２の電位がＨレベル（ＶＣＣ）となり、出力信号ｏｕｔはＬレベル（ＧＮＤ）となる。

逆に、入力信号ｉｎがＨレベル（ＶＤＤ）のときは、第１のインバータ５５の出力がＬレベル（ＧＮＤ）になり、第２のインバータ５６の出力がＨレベル（ＶＢＡＴ）になる。この結果、ＮＭＯＳトランジスタ５３がオフ状態になり、ＮＭＯＳトランジスタ５４がオン状態になるので、接続ノードＮＤ１２の電位がＬレベル（ＧＮＤ）になる。これによって、出力信号ｏｕｔはＨレベル（ＶＣＣ）となる。

このように、出力信号ｏｕｔの論理レベルは入力信号ｉｎの論理レベルに応じて変化し、その電圧レベルは電源電圧ＶＣＣに等しいことがわかる。次に、レベルシフト回路５０の効果を比較例と対比して説明する。

なお、本実施の形態ではレベルシフト回路の出力部にインバータ５７を記載したが、他のロジック回路（ＮＡＮＤ回路、ＮＯＲ回路）を用いることも可能である。

図６は、図５のレベルシフト回路５０の比較例としてのレベルシフト回路１５０の構成を示す回路図である。図６のレベルシフト回路１５０では、インバータ５５，５６は、入力信号ｉｎの電圧レベルと同じ電源電圧ＶＤＤによって駆動される。図６のその他の点は、図５のレベルシフト回路５０と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１において、ＭＣＵ制御部７に電源電圧ＶＤＤを供給するシリーズレギュレータ５は、電源電圧ＶＣＣが十分高い電圧（たとえば２．０Ｖ以上）に昇圧された後、正常に動作する。それまでは、シリーズレギュレータ５の出力電圧ＶＤＤは非常に低い値（接地電圧ＧＮＤに近い値）になっている。図６に示すレベルシフト回路１５０において、電源電圧ＶＤＤが接地電圧ＧＮＤに近い値の場合、インバータ５５および５６のいずれの出力もＬレベルになるため、出力信号ｏｕｔの論理レベルは不定となる。この結果、昇圧途中で制御回路１０に誤って活性状態のＳＴＯＰ信号、ＨＡＬＴ信号、またはＴＥＳＴ信号が出力される可能性がある。

これに対して、図５に示すレベルシフト回路５０では、インバータ５５，５６が電池２から供給される電源電圧ＶＢＡＴで駆動される。電源電圧ＶＢＡＴは昇圧過程の最初から一定値（たとえば１．５Ｖ）であるので、電源電圧ＶＤＤが低いためにバッファ４９の出力がＬレベル（ＧＮＤ）のときには、インバータ５５の出力はＨレベル（ＶＢＡＴ）となり、インバータ５６の出力はＬレベル（ＧＮＤ）となる。したがって、レベルシフト回路５０の出力信号ｏｕｔの論理レベルが不定となることはない。このため、電源電圧ＶＣＣが昇圧途中で、ＨレベルのＳＴＯＰ信号、ＨＡＬＴ信号、またはＴＥＳＴ信号が図１の制御回路１０に出力されることはない。

［参照電位発生回路］
温度および電源電圧に依存しない参照電位の生成は、よく知られたバンドギャップリファレンス回路（ＢＧＲ回路）が有効である。しかし、ＢＧＲ回路はバイポーラトランジスタを設ける必要や出力電位の補正にヒューズを設ける必要があるために面積が大きくなるという問題がある。しかも、図１のマイクロコントローラユニット６にはＢＧＲタイプの参照電位発生回路が搭載されているので、マイクロコントローラユニット６が動作状態のときには、このＢＧＲ回路を有効活用するのが望ましい。

これらの点を考慮して、図１の参照電位発生回路９は、非ＢＧＲタイプの参照電位発生回路をベースにして構成される。電源電圧ＶＤＤが供給されることによってＢＧＲタイプの参照電位発生回路が使用可能になると、ＭＣＵ制御部７は、制御信号ＶＲＥＦＣＨＧをＬレベルからＨレベルに切替えるとともに、ＢＧＲ回路で生成された参照電位ＶＲＥＦ＿ＭＣＵ（たとえば１．７Ｖ）を参照電位発生回路９に出力する。参照電位発生回路９は、制御信号ＶＲＥＦＣＨＧがＬレベルのとき、自回路で生成した参照電位ＶＲＥＦ０．８，ＶＲＥＦ０．５を出力し、制御信号ＶＲＥＦＣＨＧがＨレベルのとき、ＭＣＵ制御部７から受けた参照電位ＶＲＥＦ＿ＭＣＵを抵抗分割することによって参照電位ＶＲＥＦ０．８，ＶＲＥＦ０．５を生成して出力する。以下、具体的な回路例について説明する。

図７は、図１の参照電位発生回路９の構成を示す回路図である。
図７を参照して、参照電位発生回路９は、ＰＭＯＳトランジスタ８１〜８５と、ＮＭＯＳトランジスタ８６〜８８と、インバータ９２と、抵抗素子ＲＲＥＦ１〜ＲＲＥＦ４および９１とを含む。ＰＭＯＳトランジスタ８１は、電源電圧ＶＣＣを受ける電源ノード１８とノードＮＤ２０との間に接続される。ＰＭＯＳトランジスタ８２およびＮＭＯＳトランジスタ８６は、この順でノードＮＤ２０と接地ノード１６（ＧＮＤ）との間に直列に接続される。ＰＭＯＳトランジスタ８３、ＮＭＯＳトランジスタ８７、および抵抗素子９１は、この順でノードＮＤ２０と接地ノード１６（ＧＮＤ）との間に直列に接続される。ＰＭＯＳトランジスタ８４および抵抗素子ＲＲＥＦ２〜ＲＲＥＦ４は、この順でノードＮＤ２０と接地ノード１６（ＧＮＤ）との間に接続される。ＰＭＯＳトランジスタ８２のゲートは、ＰＭＯＳトランジスタ８３のゲートおよびドレインならびにＰＭＯＳトランジスタ８４のゲートに接続される。これによって、ＰＭＯＳトランジスタ８２〜８４はカレントミラー回路を構成する。ＮＭＯＳトランジスタ８７のゲートは、ＮＭＯＳトランジスタ８６のゲートおよびドレインに接続される。ＰＭＯＳトランジスタ８５のソースにはＭＣＵ制御部７から参照電位ＶＲＥＦ＿ＭＣＵが供給され、ＰＭＯＳトランジスタ８５のドレインは、抵抗素子ＲＲＥＦ１を介してＰＭＯＳトランジスタ８４と抵抗素子ＲＲＥＦ２との接続ノードＮＤ２１に接続される。ＮＭＯＳトランジスタ８８は、抵抗素子ＲＲＥＦ３，ＲＲＥＦ４の接続ノードＮＤ２３と接地ノード１６（ＧＮＤ）との間に接続される。ＰＭＯＳトランジスタ８１およびＮＭＯＳトランジスタ８８のゲートには制御信号ＶＲＥＦＣＨＧが与えられ、ＰＭＯＳトランジスタ８５のゲートにはインバータ９２によって制御信号ＶＲＥＦＣＨＧの論理レベルを反転した信号が与えられる。

次に、図７の参照電位発生回路９の動作について説明する。制御信号ＶＲＥＦＣＨＧがＬレベルのとき、ＰＭＯＳトランジスタ８１がオン状態になり、ＰＭＯＳトランジスタ８５およびＮＭＯＳトランジスタ８８がオフ状態になる。この場合、参照電位発生回路９は次に示す図８の回路と等価である。

図８は、制御信号ＶＲＥＦＣＨＧがＬレベルの場合に図７の参照電位発生回路９と等価な回路図である。図８の回路９Ａは、ＰＭＯＳトランジスタ８２〜８４、ＮＭＯＳトランジスタ８６，８７、および抵抗素子９１によって構成される電流源回路９０と、電流源回路９０から出力される電流Ｉ０を電圧に変換するための抵抗素子ＲＲＥＦ２〜ＲＲＥＦ４とを含む。電流源回路９０において、ＰＭＯＳトランジスタ８２〜８４はカレントミラーを構成するので、トランジスタ８２〜８４のサイズが等しい場合には各トランジスタに流れる電流Ｉ０は等しい。電流Ｉ０の大きさは、抵抗素子９１の抵抗値およびトランジスタ８６，８７のサイズに依存して決まる。抵抗素子ＲＲＥＦ２〜ＲＲＥＦ４によって電流Ｉ０を電圧変換することによって、参照電位ＶＲＥＦ０．８（ノードＮＤ２１の電位）が得られる。参照電位ＶＲＥＦ０．８は、抵抗素子ＲＲＥＦ２，ＲＲＥＲ３，ＲＲＥＦ４の抵抗値をＲｆ２，Ｒｆ３，Ｒｆ４とすると、
ＶＲＥＦ０．８＝Ｉ０×（Ｒｆ２＋Ｒｆ３＋Ｒｆ４） …(3)
と与えられる。図１で説明したように、参照電位ＶＲＥＦ０．８は、電源電圧ＶＣＣが２Ｖのときに電圧検出部１４で検出された電圧ＶＢと比較するために用いられる。

図９は、図８の回路９Ａから出力される参照電位ＶＲＥＦ０．８およびＶＲＥＦ０．５の温度依存性を示す図である。図８の回路９Ａから出力される参照電位は、電源電圧依存性を有する。したがって、参照電位が用いられる電源電圧ＶＣＣにおいて所望の電位が得られるように抵抗素子ＲＲＥＦ２〜ＲＲＥＦ４の抵抗値Ｒｆ２〜Ｒｆ４を調整する。たとえば、図９に示すように、電源電圧ＶＣＣが２Ｖから３Ｖに増加したとき参照電位ＶＲＥＦ０．８が０．８Ｖから０．９Ｖに増加した場合には、
（Ｒｆ３＋Ｒｆ４）／（Ｒｆ２＋Ｒｆ３＋Ｒｆ４）＝０．５／０．９ …(4)
を満たすように各抵抗値が設定される。これによって、電源電圧ＶＣＣが３Ｖのときに参照電位ＶＲＥＦ０．５を０．５Ｖにすることができる。図１で説明したように参照電位ＶＲＥＦ０．５は、電源電圧ＶＣＣが３Ｖのときに電圧検出部１４で検出された電圧ＶＡと比較するために用いられる。

再び図７を参照して、制御信号ＶＲＥＦＣＨＧがＨレベルのとき、ＰＭＯＳトランジスタ８１がオフ状態になるので電流源回路９０から出力される電流Ｉ０は０になる。ＮＭＯＳトランジスタ８８がオン状態になるのでノードＮＤ２３が接地ノード１６（ＧＮＤ）に接続され、抵抗素子ＲＲＥＦ４の両端が短絡される。ＰＭＯＳトランジスタ８５がオン状態になるので、抵抗素子ＲＲＥＦ１の一端に参照電位ＶＲＥＦ＿ＭＣＵ（Ｖｆとも記載する）が与えられる。ＢＧＲ回路によって生成される参照電位ＶＲＥＦ＿ＭＣＵは温度や電源電圧ＶＣＣによらず一定の値を有する。したがって、抵抗素子ＲＲＥＦ１，ＲＲＥＦ２，ＲＲＥＦ３の抵抗値をそれぞれＲｆ１，Ｒｆ２，Ｒｆ３とすれば、
Ｖｆ×（Ｒｆ２＋Ｒｆ３）／（Ｒｆ１＋Ｒｆ２＋Ｒｆ３）＝０．８ …(5)
Ｒｆ３／（Ｒｆ２＋Ｒｆ３）＝０．５／０．８ …(6)
のようにＲＲＥＦ１〜ＲＲＥＦ３の各抵抗値を設定することで、所望の電位を得ることができる。

＜実施の形態２＞
図１で説明した電池２の出力電圧ＶＢＡＴは、ＤＣ−ＤＣコンバータによって昇圧されてからマイクロコントローラなどの負荷回路に供給される場合だけでなく、電池の出力電圧ＶＢＡＴが直接負荷に供給される場合もある。たとえば、デジタルカメラでは手振れ補正のためにレンズの光軸を補正するモータに電池の出力電圧ＶＢＡＴが直接供給される。電動歯ブラシではブラシ部を運動させるモータの電源に電池が用いられ、電気かみそり（電気シェーバー）ではかみそりヘッドを駆動するモータの電源に電池が用いられる。これらの機器においてモータを駆動する際に大量の電流が流れるため、一時的に電池の出力電圧ＶＢＡＴが低下する。したがって、電源電圧ＶＤＤが立ち上がってマイクロコントローラユニットが起動した後は、電源電圧ＶＤＤよりも電池の出力電圧ＶＢＡＴのほうが不安定になる場合がある。実施の形態２のレベルシフト回路では、電源電圧ＶＢＡＴで駆動されるインバータと、電源電圧ＶＤＤで駆動されるインバータとを並列に接続することによって安定した動作を得ることができる。

図１０は、この発明の実施の形態２によるレベルシフト回路５０Ａの構成を示す回路図である。図１０のレベルシフト回路５０Ａは、ＮＭＯＳトランジスタ５８，５９と、電源電圧ＶＤＤで駆動されるインバータ６０，６１をさらに含む点で図５のレベルシフト回路５０と異なる。ＮＭＯＳトランジスタ５８は、接続ノードＮＤ１１と接地ノード１６（ＧＮＤ）との間にＮＭＯＳトランジスタ５３と並列に接続される。ＮＭＯＳトランジスタ５９は、接続ノードＮＤ１２と接地ノード１６（ＧＮＤ）との間にＮＭＯＳトランジスタ５４と並列に接続される。インバータ６０は、入力信号ｉｎの論理レベルを反転した信号をＮＭＯＳトランジスタ５８のゲートに出力する。インバータ６１は、インバータ６０から出力された信号の論理レベルを反転した信号をＮＭＯＳトランジスタ５９のゲートに出力する。

図１０のレベルシフト回路５０Ａにおいて、電源電圧ＶＤＤが所定の電圧に立上がる前の状態では、トランジスタ５４，５８，５９はいずれもオフ状態になる。電池の出力電圧ＶＢＡＴが低下していない場合（たとえば１．５Ｖ）には、トランジスタ５３はオン状態になるので、出力信号ｏｕｔはＬレベルになって、出力不定になることはない。一方、電源電圧ＶＤＤが立上がった後に、電池の出力電圧ＶＢＡＴが一時的に大きく低下し、トランジスタ５３，５４はいずれもオフ状態になった場合、トランジスタ５８，５９は入力信号ｉｎの論理レベルに応じて一方がオン状態になり他方がオフ状態になる。したがって、この場合も出力信号ｏｕｔが不定になることがない。このように、電源電圧ＶＢＡＴで駆動されるインバータと、電源電圧ＶＤＤで駆動されるインバータとを並列に接続することによってより安定した動作を得ることができる。

図１０のその他の点は、図５のレベルシフト回路５０と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

＜実施の形態３＞
実施の形態３のレベルシフト回路では実施の形態２の場合とは別の手段で、電源電圧ＶＤＤが立ち上がった後に一時的に電池の出力電圧ＶＢＡＴが低下した場合でも回路を安定に動作させる。具体的には、図５のインバータ５５，５６の駆動電圧を電源電圧ＶＢＡＴから電源電圧ＶＤＤに切替える電源切替回路が設けられる。以下、具体的に説明する。

図１１は、この発明の実施の形態３によるレベルシフト回路５０Ｂの構成を示す回路図である。図１１のレベルシフト回路５０Ｂは、電源切替回路７０をさらに含む点で図５のレベルシフト回路５０と異なる。電源切替回路７０は、電源電圧ＶＤＤと電源電圧ＶＢＡＴとを受け、電源電圧ＶＤＤが閾値以下のときに電源電圧ＶＢＡＴを出力し、電源電圧ＶＤＤが閾値を超えているときに電源電圧ＶＤＤを出力する。図１１の場合、インバータ５５，５６は、電源電圧ＶＢＡＴではなく、電源切替回路７０の出力電圧ＶＰＰによって駆動される。

より詳細には、電源切替回路７０は、ＰＭＯＳトランジスタ７１，７２と、電源電圧ＶＢＡＴで駆動されるインバータ７３とを含む。ＰＭＯＳトランジスタ７１は、電源電圧ＶＢＡＴを受ける電源ノード１７と電源切替回路７０の出力ノードＮＤ１３との間に接続される。ＰＭＯＳトランジスタ７１のゲートには電源電圧ＶＤＤが与えられる。ＰＭＯＳトランジスタ７２は、電源電圧ＶＤＤを受ける電源ノード１９と電源切替回路７０の出力ノードＮＤ１３との間に接続される。インバータ７３の入力ノードには電源電圧ＶＤＤが入力され、出力ノードはＰＭＯＳトランジスタ７２のゲートに接続される。インバータ７３は入力電圧に対して上記の閾値を有し、ＰＭＯＳトランジスタ７１，７２はゲート電圧に対して上記の閾値を有する。

上記の構成の電源切替回路７０によれば、電源電圧ＶＤＤが閾値以下のときにＰＭＯＳトランジスタ７１はオン状態になり、ＰＭＯＳトランジスタ７２はオフ状態になるので、電源切替回路７０は出力電圧ＶＰＰとして電源電圧ＶＢＡＴを出力する。電源電圧ＶＤＤが閾値を超えているときにＰＭＯＳトランジスタ７１はオフ状態になり、ＰＭＯＳトランジスタ７２はオン状態になるので、電源切替回路７０は出力電圧ＶＰＰとして電源電圧ＶＤＤを出力する。

したがって、電源電圧ＶＤＤが所定の電圧レベルに立上がるまでの間は、インバータ５５，５６は電源電圧ＶＢＡＴで駆動される。電源電圧ＶＤＤが立上がった後は、インバータ５５，５６は電源電圧ＶＤＤで駆動される。図１１のその他の点は図５の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

＜実施の形態４＞
図１２は、この発明の実施の形態４によるレベルシフト回路５０Ｃの構成を示す回路図である。図１２のレベルシフト回路５０Ｃは、電源電圧ＶＢＡＴに代えて電源電圧ＶＤＤがインバータ５６に供給される点で図５のレベルシフト回路５０と異なる。図１２のその他の点は図５のレベルシフト回路５０と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１２のように少なくともインバータ５５に電源電圧ＶＢＡＴを供給することによって、電源電圧ＶＣＣがインバータ５７を駆動できる電圧レベルまで立上がったときに（この時点では電源電圧ＶＤＤは立上がっていない）、インバータ５７から出力される出力信号ｏｕｔの初期値を「０」（Ｌレベル）にすることができる。なぜなら、電源電圧ＶＢＡＴで駆動されるインバータ５５の出力電圧はＨレベルであるので、ＮＭＯＳトランジスタ５３がオン状態になり、その結果、ＰＭＯＳトランジスタ５２がオン状態になって接続ノードＮＤ１２の電圧が電源電圧ＶＣＣに等しくなるからである。

図１３は、図１２のレベルシフト回路５０Ｃの変形例としてのレベルシフト回路５０Ｄの構成を示す回路図である。図１３のレベルシフト回路５０Ｄは、電源電圧ＶＢＡＴに代えて電源電圧ＶＤＤがインバータ５５に供給される点で図５のレベルシフト回路５０と異なる。図１３のその他の点は図５のレベルシフト回路５０と同一であるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１３のようにインバータ５６のみに電源電圧ＶＢＡＴを供給することによって、電源電圧ＶＣＣがインバータ５７を駆動できる電圧レベルまで立上がったときに（この時点では電源電圧ＶＤＤは立上がっていない）、インバータ５７から出力される出力信号ｏｕｔの初期値を「１」（Ｈレベル）にすることができる。なぜなら、電源電圧ＶＢＡＴで駆動されるインバータ５６の出力電圧はＨレベルであるので、ＮＭＯＳトランジスタ５４がオン状態になり、その結果、接続ノードＮＤ１２の電位が接地電位（ＧＮＤ）になるからである。

＜実施の形態５＞
実施の形態４のレベルシフト回路５０Ｃ，５０Ｄにおいても、実施の形態２の場合と同様に、電源電圧ＶＢＡＴで駆動されるインバータと、電源電圧ＶＤＤで駆動されるインバータとを並列に接続することによって安定した動作を得ることができる。

図１４は、この発明の実施の形態５によるレベルシフト回路５０Ｅの構成を示す回路図である。図１４のレベルシフト回路５０Ｅは、ＮＭＯＳトランジスタ５８と、インバータ６０をさらに含む点で図１２のレベルシフト回路５０Ｃと異なる。ＮＭＯＳトランジスタ５８は、接続ノードＮＤ１１と接地ノード１６（ＧＮＤ）との間にＮＭＯＳトランジスタ５３と並列に接続される。インバータ６０は、入力信号ｉｎの論理レベルを反転した信号をＮＭＯＳトランジスタ５８のゲートに出力する。図１４のレベルシフト回路５０Ｅの場合、インバータ５５，５６が電源電圧ＶＤＤによって駆動され、インバータ６０が電源電圧ＶＢＡＴによって駆動され、インバータ５７が電源電圧ＶＣＣによって駆動される。図１４のその他の点は、図１２のレベルシフト回路５０Ｃと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

レベルシフト回路５０Ｅにおいて、電源電圧ＶＤＤが所定の電圧レベルに立上がる前の状態では、トランジスタ５３，５４はいずれもオフ状態になる。電池の出力電圧ＶＢＡＴが低下していなければ（たとえば１．５Ｖ）、トランジスタ５８はオン状態になるので、出力信号ｏｕｔはＬレベルになって不定になることはない。一方、電源電圧ＶＤＤが立上がった後に、電池の出力電圧ＶＢＡＴが一時的に低下し、トランジスタ５８がオフ状態になった場合、トランジスタ５３，５４は入力信号ｉｎの論理レベルに応じて一方がオン状態になり他方がオフ状態になる。したがって、この場合も出力信号ｏｕｔが不定になることがない。このように、電源電圧ＶＢＡＴで駆動されるインバータと、電源電圧ＶＤＤで駆動されるインバータとを並列に接続することによってより安定した動作を得ることができる。

図１５は、図１４のレベルシフト回路５０Ｅの変形例としてのレベルシフト回路５０Ｆの構成を示す回路図である。図１５のレベルシフト回路５０Ｆは、ＮＭＯＳトランジスタ５９と、インバータ６１をさらに含む点で図１３のレベルシフト回路５０Ｄと異なる。ＮＭＯＳトランジスタ５９は、接続ノードＮＤ１２と接地ノード１６（ＧＮＤ）との間にＮＭＯＳトランジスタ５４と並列に接続される。インバータ６１は、インバータ５５から出力された信号の論理レベルを反転した信号をＮＭＯＳトランジスタ５９のゲートに出力する。図１５のレベルシフト回路５０Ｆの場合、インバータ５５，６１が電源電圧ＶＤＤによって駆動され、インバータ５６が電源電圧ＶＢＡＴによって駆動され、インバータ５７が電源電圧ＶＣＣによって駆動される。図１５のその他の点は、図１３のレベルシフト回路５０Ｄと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

レベルシフト回路５０Ｆにおいて、電源電圧ＶＤＤが所定の電圧レベルに立上がる前の状態では、トランジスタ５３，５９はいずれもオフ状態になる。電池の出力電圧ＶＢＡＴが低下していなければ（たとえば１．５Ｖ）、トランジスタ５４はオン状態になるので、出力信号ｏｕｔはＨレベルとなって不定になることはない。一方、電源電圧ＶＤＤが立上がった後に、電池の出力電圧ＶＢＡＴが一時的に低下し、トランジスタ５４がオフ状態になった場合、トランジスタ５３，５９は入力信号ｉｎの論理レベルに応じて一方がオン状態になり他方がオフ状態になる。したがって、この場合も出力信号ｏｕｔが不定になることがない。このように、電源電圧ＶＢＡＴで駆動されるインバータと、電源電圧ＶＤＤで駆動されるインバータとを並列に接続することによって安定した動作を得ることができる。

図１６は、図１４のレベルシフト回路５０Ｅの変形例としてのレベルシフト回路５０Ｇの構成を示す回路図である。図１６のレベルシフト回路５０Ｇは、以下の点で図１４のレベルシフト回路５０Ｅと異なる。

レベルシフト回路５０Ｇでは、図１４のインバータ５５が電源電圧ＶＤＤで駆動されるＡＮＤゲート６２に変更される。レベルシフト回路５０Ｇは、インバータ５６とＮＭＯＳトランジスタ５４との間に設けられる電源電圧ＶＤＤで駆動されるＡＮＤゲート６３と、電源電圧ＶＤＤで駆動されるバッファ回路６４とを有する。レベルシフト回路５０Ｇは、インバータ６０の出力ノードとＮＭＯＳトランジスタ５８のゲートとの間に設けられる電源電圧ＶＢＡＴで駆動されるインバータ６５と、ＮＭＯＳトランジスタ５９と、インバータ６５の出力ノードとＮＭＯＳトランジスタ５９のゲートとの間に設けられる電源電圧ＶＢＡＴで駆動されるインバータ６６とをさらに有する。

コントローラからの制御信号ｅｎがバッファ回路６４を介して、ＡＮＤゲート６２、６３それぞれの一方の入力ノードに入力される。入力信号ｉｎがバッファ４９を介して、ＡＮＤゲート６２の他方の入力ノードに入力される。またインバータ５６は、ＡＮＤゲート６２から出力された信号の論理レベルを反転した信号をＡＮＤゲート６３の他方の入力ノードに出力する。ＡＮＤゲート６２の出力がＮＭＯＳトランジスタ５３のゲートに、ＡＮＤゲート６３の出力がＮＭＯＳトランジスタ５４のゲートにそれぞれ与えられる。

インバータ６５は、インバータ６０から出力された信号の論理レベルを反転した信号をＮＭＯＳトランジスタ５８のゲートに出力する。また、ＮＭＯＳトランジスタ５９は、接続ノードＮＤ１２と接地ノード１６（ＧＮＤ）との間にＮＭＯＳトランジスタ５４と並列に接続される。インバータ６６は、インバータ６５から出力された信号の論理レベルを反転した信号をＮＭＯＳトランジスタ５９のゲートに出力する。なお、図１６のその他の点は、図１４のレベルシフト回路５０Ｅと同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰返さない。

図１６において、電源電圧ＶＤＤが所定の電圧レベルに立上がる前の状態では、コントローラは、入力信号ｉｎと制御信号ｅｎをＬレベルに固定する。電源電圧ＶＤＤが立ち上がった後には、入力信号ｉｎは電源電圧ＶＤＤで動作する前段の回路の出力に応じた論理レベルになり、制御信号ｅｎはＨレベルに固定される。

この場合、電源電圧ＶＤＤが立ち上がる途中では、ＡＮＤゲート６２、６３の出力はＬレベルとなるため、ＮＭＯＳトランジスタ５３、５４はいずれもオフとなる。また、電池の出力電圧ＶＢＡＴが低下していなければ（たとえば１．５Ｖ）、トランジスタ５８はオフ状態、トランジスタ５９はオン状態になるので、出力信号ｏｕｔはＨレベルになって不定になることはない。

その後、電源電圧ＶＤＤが十分高く立上がった後、制御信号ｅｎはＨレベルに設定され、レベルシフタの出力信号は入力信号ｉｎに応じて変化する。従って、電源電圧ＶＤＤが立上がる途中の出力信号ｏｕｔが不定となることがない。

一方、電源電圧ＶＤＤが立上がった後に、電池の出力電圧ＶＢＡＴが一時的に低下し、トランジスタ５８、５９がオフ状態になった場合、トランジスタ５３，５４は入力信号ｉｎの論理レベルに応じて一方がオン状態になり他方がオフ状態になる。したがって、この場合も出力信号ｏｕｔが不定になることがない。

図１４の回路では、電源電圧ＶＤＤが立上がる途中で、インバータ５５、５６の出力が中間レベルになる可能性がある。そのとき、ＮＭＯＳトランジスタ５３、５４の両者がオンとなり、出力ｏｕｔのレベルが一時的に不安定となる可能性があるが、図１６の構成とすることで、電源電圧ＶＤＤが立ち上がる途中での不定状態を確実に抑制することができる。

＜変形例＞
上記の各実施の形態では、インバータ５７は接続ノードＮＤ１２に接続されていたが、接続ノードＮＤ１１に接続するようにしてもよい。すなわち、インバータ５７によって接続ノードＮＤ１１の電圧の論理レベルを反転した信号を出力信号ｏｕｔとして出力するようにしてもよい。また、インバータ５７に代えて、他のロジック回路（ＮＡＮＤ回路、ＮＯＲ回路など）を用いることも可能である。

上記の各実施の形態では、電源電圧ＶＢＡＴ，ＶＣＣ，ＶＤＤは全て正の値であるとしたが、これらの電源電圧ＶＢＡＴ，ＶＣＣ，ＶＤＤが全て負であってもよい。ただし、この場合は、トランジスタの導電型を逆にする必要がある。

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 半導体装置、２ 電池、３ インダクタ、４ ダイオード、５ シリーズレギュレータ、６ マイクロコントローラユニット、９ 参照電位発生回路、１０ 制御回路、５５〜５７，６０，６１，６５，６６，７３，９２ インバータ、１４ 電圧検出部、１６ 接地ノード（ＧＮＤ）、１７ 電源ノード（ＶＢＡＴ）、１８ 電源ノード（ＶＣＣ）、１９ 電源ノード（ＶＤＤ）、２７，５０，５０Ａ〜５０Ｇ レベルシフト回路、４０ 過電流保護回路、５１，５２，７１，７２，８１〜８５，Ｍ１，Ｍ２，Ｍ８ ＰＭＯＳトランジスタ、５３，５４，５８，５９，８６〜８８，Ｍ３〜Ｍ５ ＮＭＯＳトランジスタ、６２，６３ ＡＮＤゲート、７０ 電源切替回路、９０ 電流源回路、ＢＣＰ 昇圧チョッパ、ＧＮＤ 接地電圧、ＮＤ１ ノード、ＮＤ１，ＮＤ２，ＮＤ２，ＮＤ２０，ＮＤ５１ ノード、ＮＤ１ 接続ノード、ＮＤ３ 昇圧チョッパの出力ノード、ＮＤ５ 昇圧チョッパの入力ノード、ＮＤ１１，ＮＤ１２ 接続ノード、ＮＤ１３ 電源切替回路の出力ノード、ＲＲＥＦ１〜ＲＲＥＦ４，９１ 抵抗素子、ＶＢＡＴ 電源電圧（電池の出力電圧）、ＶＣＣ 電源電圧（昇圧チョッパの出力電圧）、ＶＤＤ 電源電圧（シリーズレギュレータの出力電圧）、ＶＲＥＦ０．５，ＶＲＥＦ０．８ 参照電位、ｉｎ 入力信号、ｏｕｔ 出力信号。

Claims (11)

1. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第３のトランジスタの制御電極に出力する第１のインバータと、
   前記第３の電源電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２のインバータとを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
2. 前記第１の接続ノードと前記接地ノードとの間に前記第３のトランジスタと並列に接続される、前記第２の導電型の第５のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に前記第４のトランジスタと並列に接続される、前記第２の導電型の第６のトランジスタと、
   前記第１の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第５のトランジスタの制御電極に出力する第３のインバータと、
   前記第１の電源電圧によって駆動され、前記第３のインバータから出力された信号の論理レベルを反転した信号を前記第６のトランジスタの制御電極に出力する第４のインバータとをさらに備える、請求項１に記載のレベルシフト回路。
3. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第３のトランジスタの制御電極に出力する第１のインバータと、
   前記第１の電源電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２のインバータとを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
4. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第１の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第３のトランジスタの制御電極に出力する第１のインバータと、
   前記第１の電源電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２のインバータと、
   前記第１の接続ノードと前記接地ノードとの間に前記第３のトランジスタと並列に接続される、前記第２の導電型の第５のトランジスタと、
   前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第５のトランジスタの制御電極に出力する第３のインバータとを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
5. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第１の電源電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第３のトランジスタの制御電極に出力する第１のインバータと、
   前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２のインバータとを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
6. 前記第２の接続ノードと前記接地ノードとの間に前記第４のトランジスタと並列に接続される、前記第２の導電型の第５のトランジスタと、
   前記第１の電源電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第５のトランジスタの制御電極に出力する第３のインバータとをさらに備える、請求項５に記載のレベルシフト回路。
7. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第１の電源電圧と、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧とを受け、前記第１の電源電圧の絶対値が閾値以下のときに前記第３の電源電圧を出力し、前記第１の電源電圧の絶対値が前記閾値を超えているときに前記第１の電源電圧を出力する電源切替回路と、
   前記電源切替回路の出力電圧によって駆動され、前記入力信号の論理レベルを反転した信号を前記第３のトランジスタの制御電極に出力する第１のインバータと、
   前記電源切替回路の出力電圧によって駆動され、前記第１のインバータから出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２のインバータとを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
8. 前記電源切替回路は、
   前記第１の電源電圧を受ける第１の低圧電源ノードと、
   前記第３の電源電圧を受ける第２の低圧電源ノードと、
   前記電源切替回路の出力電圧を出力するための電圧出力ノードと、
   前記第２の低圧電源ノードと前記電圧出力ノードとの間に接続され、制御電極に前記第１の電源電圧を受ける、前記第１の導電型の第５のトランジスタと、
   前記第１の低圧電源ノードと前記電圧出力ノードとの間に接続され、前記第１の導電型の第６のトランジスタと、
   前記第３の電源電圧によって駆動される第３のインバータとを含み、
   前記第３のインバータの入力ノードに前記第１の電源電圧が入力され、前記第３のインバータの出力ノードが前記第６のトランジスタの制御電極と接続され、
   前記第３のインバータは、入力された前記第１の電源電圧に対して前記閾値を有する、請求項７に記載のレベルシフト回路。
9. 第１の電源電圧の電圧レベルの入力信号を第２の電源電圧の電圧レベルの出力信号に変換するレベルシフト回路であって、
   前記第２の電源電圧は、前記第１の電源電圧と同符号で、かつ、前記第１の電源電圧の絶対値よりも大きい絶対値を有し、
   前記第２の電源電圧を受ける電源ノードと、
   接地電圧を受ける接地ノードと、
   第１および第２の接続ノードと、
   前記電源ノードと前記第１の接続ノードとの間に接続され、制御電極が前記第２の接続ノードと接続され、前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値からトランジスタの閾値電圧の絶対値を減じた値よりも小さい絶対値を有する電圧を制御電極に受けたときに導通する第１の導電型の第１のトランジスタと、
   前記電源ノードと前記第２の接続ノードとの間に接続され、制御電極が前記第１の接続ノードと接続される、前記第１の導電型の第２のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に接続される、前記第１の導電型と反対の第２の導電型の第３のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に接続される、前記第２の導電型の第４のトランジスタと、
   前記第１の接続ノードと前記接地ノードとの間に前記第３のトランジスタと並列に接続される、前記第２の導電型の第５のトランジスタと、
   前記第２の接続ノードと前記接地ノードとの間に前記第４のトランジスタと並列に接続される、前記第２の導電型の第６のトランジスタと、
   前記第１の電源電圧によって駆動され、前記入力信号と制御信号とを受け、前記制御信号が活性化されたときに前記入力信号と同じ論理レベルの信号を前記第３のトランジスタの制御電極に出力する第１の論理回路と、
   前記第１の電源電圧によって駆動され、前記第１の論理回路から出力された信号と前記制御信号とを受け、前記制御信号が活性化されたときに前記第１の論理回路から出力された信号の論理レベルを反転した信号を前記第４のトランジスタの制御電極に出力する第２の論理回路と、
   前記第２の電源電圧と同符号で、かつ、前記第２の電源電圧の絶対値よりも小さい絶対値を有する第３の電源電圧によって駆動され、前記入力信号を受け、前記入力信号と同じ論理レベルの信号を前記第５のトランジスタの制御電極に出力する第３の論理回路と、
   前記第３の電源電圧によって駆動され、前記第３の論理回路から出力された信号を受け、前記第３の論理回路から出力された信号の論理レベルを反転した信号を前記第６のトランジスタの制御電極に出力する第４の論理回路とを備え、
   前記第１または第２の接続ノードの電圧は前記出力信号として用いられる、レベルシフト回路。
10. 前記第３の電源電圧は電池から供給される、請求項１〜９のいずれか１項に記載のレベルシフト回路。
11. 前記第２の電源電圧は、前記第３の電源電圧を昇圧する昇圧回路から出力され、
    前記第１の電源電圧は、前記第２の電源電圧を降圧する降圧回路から出力される、請求項１０に記載のレベルシフト回路。

Images