JP2012003654A - データ処理システム - Google Patents

Abstract

【課題】 データ処理システムの消費電力をきめ細かく制御する。
【解決手段】 複数のマスターの各々は、データの転送要求とともにデータの転送速度を示すスピードグレード信号を出力する。調停回路は、複数のマスターからの転送要求およびスピードグレード信号を調停する。クロックイネーブル生成回路は、調停回路により調停されたスピードグレード信号に応じて、有効期間の比率が異なるクロックイネーブル信号を生成する。スレーブは、クロックイネーブル信号が有効なときにクロック信号を受けて動作し、調停回路により調停された転送要求に応じてデータを転送する。これにより、スレーブを動作させるクロック信号の周波数を転送要求毎に変更でき、スレーブの電力のきめ細かな制御を容易に実施できる。
【選択図】 図１

Description

本発明は、転送要求を出力するマスターと、転送要求に応じてデータを転送するスレーブとを含むデータ処理システムに関する。

クロック信号に同期して動作するデータ処理システムにおいて、消費電力を削減するために、処理を先に実施する回路ブロックから処理を次に実施する回路ブロックにクロック信号を供給する手法が提案されている（例えば、特許文献１−２参照。）。例えば、各回路ブロックは、クロックイネーブル信号が有効なときにクロック信号を受けて動作する。

特開２００９−７５９７３号公報 特開２００７−２０７１２１号公報

クロックイネーブル信号は、ＣＰＵ等のプロセッサが実行するプログラムに基づいて、回路ブロックの動作期間に合わせて生成される。このため、各回路ブロックの動作状況に応じて、クロックイネーブル信号をきめ細かく切り替え、クロック信号の周波数をダイナミックに変更することは難しい。この結果、消費電力を削減するためのきめ細かい電力制御ができない。

本発明の一形態では、データ処理システムは、データの転送要求とともにデータの転送速度を示すスピードグレード信号を出力する複数のマスターと、複数のマスターからの転送要求およびスピードグレード信号を調停する調停回路と、調停回路により調停されたスピードグレード信号に応じて、有効期間の比率が異なるクロックイネーブル信号を生成するクロックイネーブル生成回路と、クロックイネーブル信号が有効なときにクロック信号を受けて動作し、調停回路により調停された転送要求に応じてデータを転送するスレーブとを含んでいる。

転送要求とともに出力されるスピードグレード信号に応じてクロックイネーブル信号を生成することで、スレーブを動作させるクロック信号の周波数を転送要求毎に変更できる。この結果、スレーブの電力のきめ細かな制御を容易に実施でき、データ処理システムの性能を下げることなく、消費電力を削減できる。

一実施形態におけるデータ処理システムの例を示している。 別の実施形態におけるデータ処理システムの例を示している。 図２に示したマスターの例を示している。 図２に示したデータ処理システムの動作の例を示している。 別の実施形態におけるマスターの例を示している。 図５に示したマスターを有するデータ処理システムの動作の例を示している。 図５に示したマスターを有するデータ処理システムの動作の別の例を示している。 別の実施形態におけるマスターの例を示している。 図８に示したマスターを有するデータ処理システムの動作の例を示している。 図８に示したマスターを有するデータ処理システムの動作の別の例を示している。 別の実施形態におけるデータ処理システムの例を示している。 図１１に示したデータ処理システムの動作の例を示している。

以下、実施形態を、図面を用いて説明する。

図１は、一実施形態におけるデータ処理システムＤＰＳの例を示している。データ処理システムＤＰＳは、複数のマスターＭＳＴ（ＭＳＴ１、ＭＳＴ２）、調停回路ＡＲＢ、クロックイネーブル生成回路ＣＫＥＧＥＮおよびスレーブＳＬＶを有している。マスターＭＳＴは、転送要求ＴＲＥＱ（ＴＲＥＱ１、ＴＲＥＱ２）等のトランザクションを出力する機能を有しており、バスマスターとして動作する。各転送要求ＴＲＥＱは、スレーブＳＬＶにアクセスするための制御信号やアドレス信号を含む。スレーブＳＬＶは、ＳＲＡＭ等の半導体メモリ、あるいはタイマーや通信インターフェース等の周辺デバイスである。

各マスターＭＳＴは、データの転送要求ＴＲＥＱとともにデータの転送速度を示すスピードグレード信号ＳＰＧ（ＳＰＧ１、ＳＰＧ２）をそれぞれ出力する。例えば、各マスターＭＳＴは、スピードグレード信号ＳＰＧを転送要求ＴＲＥＱ毎に出力する。

調停回路ＡＲＢは、判定回路ＪＤＧおよびセレクタＳＥＬ１、ＳＥＬ２を有している。判定回路ＪＤＧは、転送要求ＴＲＥＱ１−２に応答して選択制御信号ＳＥＬＣＮＴを出力する。例えば、選択制御信号ＳＥＬＣＮＴは、転送要求ＴＲＥＱ１に応答して論理０に設定され、転送要求ＴＲＥＱ２に応答して論理１に設定される。但し、判定回路ＪＤＧは、転送要求ＴＲＥＱ１−２が競合するときに、予め決められた優先度にしたがって、選択制御信号ＳＥＬＣＮＴを出力する。

例えば、転送要求ＤＲＥＱ１の優先度が転送要求ＤＲＥＱ２の優先度より高い。判定回路ＪＤＧは、転送要求ＴＲＥＱ１−２が競合するときに、転送要求ＤＲＥＱ１に対応するデータ転送を優先するために、論理０の選択制御信号ＳＥＬＣＮＴを出力する。そして、判定回路ＪＤＧは、転送要求ＤＲＥＱ１に対応するデータ転送後に、転送要求ＤＲＥＱ２に対応するデータ転送を実施するために、論理１の選択制御信号ＳＥＬＣＮＴを出力する。

セレクタＳＥＬ１は、論理０の選択制御信号ＳＥＬＣＮＴを受けているときに、転送要求ＴＲＥＱ１を転送要求ＴＲＥＱＡとして出力する。セレクタＳＥＬ１は、論理１の選択制御信号ＳＥＬＣＮＴを受けているときに、転送要求ＴＲＥＱ２を転送要求ＴＲＥＱＡとして出力する。セレクタＳＥＬ２は、論理０の選択制御信号ＳＥＬＣＮＴを受けているときに、スピードグレード信号ＳＰＧ１をスピードグレード信号ＳＰＧＡとして出力する。セレクタＳＥＬ２は、論理１の選択制御信号ＳＥＬＣＮＴを受けているときに、スピードグレード信号ＳＰＧ２をスピードグレード信号ＳＰＧＡとして出力する。

各スピードグレード信号ＳＰＧ１−２は、スレーブＳＬＶの動作周波数を決めるために使用され、スレーブＳＬＶの消費電力を制御する。図１では、スレーブＳＬＶの動作周波数を変えるための信号線を破線で示している。調停回路ＡＲＢは、判定回路ＪＤＧによる判定結果に基づいて、セレクタＳＥＬ１−２により転送要求ＴＲＥＱ１（またはＴＲＥＱ２）およびスピードグレード信号ＳＰＧ１（またはＳＰＧ２）を選択的に出力する。すなわち、調停回路ＡＲＢは、転送要求ＴＲＥＱ１−２およびスピードグレード信号ＳＰＧ１−２を調停する。なお、セレクタＳＥＬ１−２は、１つの回路で形成されてもよい。

クロックイネーブル生成回路ＣＫＥＧＥＮは、調停回路ＡＲＢにより調停されたスピードグレード信号ＳＰＧ１−２のいずれかであるスピードグレード信号ＳＰＧＡに応じて、有効期間の比率が異なるクロックイネーブル信号ＣＫＥを生成する。具体的には、例えば、スピードグレード信号ＳＰＧＡが論理０のときに、クロックイネーブル生成回路ＣＫＥＧＥＮは、スレーブＳＬＶの動作周波数を低くするためのクロックイネーブル信号ＣＫＥを生成する。スピードグレード信号ＳＰＧＡが論理１のときに、クロックイネーブル生成回路ＣＫＥＧＥＮは、スレーブＳＬＶの動作周波数を高くするためのクロックイネーブル信号ＣＫＥを生成する。例えば、クロックイネーブル生成回路ＣＫＥＧＥＮは、スレーブＳＬＶの動作周波数を低くするとき、図４に示すように、クロックイネーブル信号ＣＫＥの有効期間である論理１の期間の比率を下げる。

スレーブＳＬＶは、クロックイネーブル信号ＣＫＥが有効なときにクロック信号ＣＬＫを受け、受けたクロック信号ＣＬＫに同期して動作する。クロック信号ＣＬＫの周波数は、クロックイネーブル信号ＣＫＥの有効期間が長いほど高くなる。そして、スレーブＳＬＶは、転送要求ＤＲＥＱに応答してクロック信号ＣＬＫに同期してデータを転送する。クロックイネーブル信号ＣＫＥの有効期間の比率が高く、クロック信号ＣＬＫの周波数が高いとき、データの転送レートは高くなり、スレーブＳＬＶの消費電力は大きくなる。クロックイネーブル信号ＣＫＥの有効期間の比率が低く、クロック信号ＣＬＫの周波数が低いとき、データの転送レートは低くなり、スレーブＳＬＶの消費電力は小さくなる。

転送要求ＴＲＥＱＡが書き込み要求のとき、スレーブＳＬＶは、マスターＭＳＴ１またはＭＳＴ２から供給される書き込みデータをアドレスにより選択される記憶領域に書き込む。転送要求ＴＲＥＱＡが読み出し要求のとき、スレーブＳＬＶは、アドレスにより選択される記憶領域に保持されているデータをマスターＭＳＴ１またはＭＳＴ２に出力する。

なお、データ処理システムＤＰＳは、２つ以上のスレーブＳＬＶを有してもよい。このとき、マスターＭＳＴ１−２は、アクセスするスレーブＳＬＶを示す情報とともに転送要求ＴＲＥＱ１−２およびスピードグレード信号ＳＰＧ１−２を出力する。調停回路ＡＲＢおよびクロックイネーブル生成回路ＣＫＥＧＥＮは、スレーブＳＬＶ毎に形成される。

この実施形態では、スピードグレード信号ＳＰＧ１−２が転送要求ＴＲＥＱ１−２とともにマスターＭＳＴ１−２から出力される。このため、クロックイネーブル生成回路ＣＫＥＧＥＮは、転送要求ＴＲＥＱ１−２毎にスピードグレード信号ＳＰＧ１−２に対応するクロックイネーブル信号ＣＫＥを生成できる。これにより、スレーブＳＬＶを動作させるクロック信号ＣＬＫの周波数（すなわち、スレーブＳＬＶの動作周波数）を転送要求ＴＲＥＱ１−２毎に変更でき、スレーブＳＬＶの消費電力をより細かく制御できる。この結果、データ処理システムＤＰＳのダイナミック電力のきめ細かな制御を容易に実施でき、データ処理システムＤＰＳの性能を下げることなく、消費電力を削減できる。

図２は、別の実施形態におけるデータ処理システムＤＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、データ処理システムＤＰＳは、デジタル民生機器等のマイクロコンピュータ応用機器である。

データ処理システムＤＰＳは、高速バスインターフェースの一種であるインターコネクトＩＮＴＣを介して接続されたＣＰＵ等のプロセッサ、複数のマスターＭＳＴ（ＭＳＴ１−ＭＳＴ４）、複数のスレーブＳＬＶ（ＳＬＶａ−ＳＬＶｄ）およびバスブリッジＢＢＲＧと、低速バスインタフェースＬＳＢＵＳを介してバスブリッジＢＢＲＧに接続されたクロック制御回路ＣＬＫＣＮＴとを有している。

マスターＭＳＴ１−４は、転送要求ＴＲＥＱ（ＴＲＥＱ１−ＴＲＥＱ４）等のトランザクションを出力する機能を有しており、ＣＰＵとともにバスマスターとして動作する。マスターＭＳＴ１−４は、データの転送要求ＴＲＥＱ１−４とともにデータの転送速度を示すスピードグレード信号ＳＰＧ（ＳＰＧ１−ＳＰＧ４）をそれぞれ出力する。例えば、スピードグレード信号ＳＰＧ１−４は、転送要求ＴＲＥＱ１−４毎に出力される。スピードグレード信号ＳＰＧ１−４の機能は、図１と同様である。

インターコネクトＩＮＴＣは、スレーブポートＳ０−Ｓ４、調停回路ＡＲＢａ−ＡＲＢｄ、クロックイネーブル生成回路ＣＫＥＧＥＮａ−ＣＫＥＧＥＮｄおよびマスターポートＭａ−Ｍｅを有している。スレーブポートＳ０−Ｓ４は、ＣＰＵおよびマスターＭＳＴ１−４にそれぞれ接続されている。マスターポートＭａ−Ｍｅは、スレーブＳＬＶａ−ＳＬＶｄおよびバスブリッジＢＢＲＧにそれぞれ接続されている。なお、データ処理システムＤＰＳがスレーブＳＬＶｂ−ＳＬＶｄを持たないとき、スレーブＳＬＶｂ−ｄに対応する調停回路ＡＲＢｂ−ｄ、クロックイネーブル生成回路ＣＫＥＧＥＮｂ−ｄおよびマスターポートＭｂ−Ｍｄは形成されない。

各調停回路ＡＲＢａ−ＡＲＢｄは、図１に示した調停回路ＡＲＢと同様の回路であり、判定回路ＪＤＧおよびセレクタＳＥＬ１−２を有している。但し、判定回路ＪＤＧは、４つのマスターＭＳＴ１−４からの転送要求ＴＲＥＱ１−４を調停し、選択制御信号ＳＥＬＣＮＴ（ＳＥＬＣＮＴａ−ＳＥＬＣＮＴｄのいずれか）を出力する。各選択制御信号ＳＥＬＣＮＴａ−ｄは、マスターＭＳＴ１−４を識別するために、例えば２ビットである。

セレクタＳＥＬ１は、選択制御信号ＳＥＬＣＮＴに応じて、転送要求ＴＲＥＱ１−４のいずれかを選択し、選択要求ＴＲＥＱ（ＴＲＥＱａ−ＴＲＥＱｄのいずれか）として出力する。セレクタＳＥＬ２は、選択制御信号ＳＥＬＣＮＴに応じて、スピードグレード信号ＳＰＧ１−４のいずれかを選択し、スピードグレード信号ＳＰＧ（ＳＰＧａ−ＳＰＧｄのいずれか）として出力する。図２においても、スレーブＳＬＶａ−ｄの動作周波数を変えるための信号線を破線で示している。なお、マスターＭＳＴ１−４からスレーブＳＬＶａ−ｄに出力されるアドレスおよび書き込みデータの伝達経路は、転送要求ＴＲＥＱ１−４の伝達経路と同じである。スレーブＳＬＶａ−ｄからマスターＭＳＴ１−４に入力される読み出しデータの伝達経路は、伝達方向が逆であることを除き、転送要求ＴＲＥＱ１−４の伝達経路と同じである。

各クロックイネーブル生成回路ＣＫＥＧＥＮａ−ＣＫＥＧＥＮｄは、スピードグレード信号ＳＰＧ（ＳＰＧａ−ＳＰＧｄのいずれか）に応じてクロックイネーブル信号ＣＫＥ（ＣＫＥａ−ＣＫＥｄのいずれか）を生成する。スレーブＳＬＶａ−ＳＬＶｄは、ＳＲＡＭ等の半導体メモリ、あるいはタイマーや通信インターフェース等の周辺デバイスである。バスブリッジＢＢＲＧは、インターコネクトＩＮＴＣ側の高速バスプロトコルと、低速バスインタフェースＬＳＢＵＳ側の低速バスプロトコルとの変換を相互に行う。

クロック制御回路ＣＬＫＣＮＴは、クロック生成回路ＣＬＫＧＥＮおよびクロックイネーブル生成回路ＭＣＫＥＧＥＮを有している。クロック生成回路ＣＬＫＧＥＮおよびクロックイネーブル生成回路ＭＣＫＥＧＥＮは、スレーブポートＳ０、マスターポートＭｅ、バスブリッジＢＢＲＧおよび低速バスインタフェースＬＳＢＵＳを介してＣＰＵから供給されるクロック信号の周波数情報に応じて設定される。

クロック生成回路ＣＬＫＧＥＮは、ＣＰＵからの周波数情報に応じて、マスターＭＳＴ１−４にそれぞれ供給するクロック信号ＣＬＫ１−４と、スレーブＳＬＶａ−ＳＬＶｄにそれぞれ供給するクロック信号ＣＬＫａ−ｄとを生成する。この例では、説明を簡単にするために、クロック信号ＣＬＫ１−４、ＣＬＫａ−ｄの周波数を等しくしているが、クロック信号ＣＬＫ１−４、ＣＬＫａ−ｄの周波数は、互いに相違させてもよい。さらに、クロック生成回路ＣＬＫＧＥＮは、ＣＰＵ、インターコネクトＩＮＴＣおよびバスブリッジＢＢＲＧに供給されるクロック信号を生成してもよい。

クロックイネーブル生成回路ＭＣＫＥＧＥＮは、ＣＰＵからの周波数情報に応じて、マスターＭＳＴ１−４にそれぞれ供給するクロックイネーブル信号ＣＫＥ１−４を生成する。この例では、説明を簡単にするために、クロックイネーブル信号ＣＫＥ１−４は、論理１に固定されている。

図３は、図２に示したマスターＭＳＴ１−４の例を示している。各マスターＭＳＴ１−４は、転送設定レジスタＴＲＲＥＧ（ＴＲＲＥＧ１−４）および転送制御回路ＴＲＣＮＴ（ＴＲＣＮＴ１−４）を有している。特に限定されないが、転送設定レジスタＴＲＲＥＧ１−４は互いに同じ回路であり、転送制御回路ＴＲＣＮＴ１−４は互いに同じ回路である。転送設定レジスタＴＲＲＥＧ１−４は、インターコネクトＩＮＴＣを介してＣＰＵ等のプロセッサにより設定される。

各転送設定レジスタＴＲＲＥＧ１−４は、転送モードレジスタＴＲＭＤを有している。例えば、転送モードレジスタＴＲＭＤは、論理１のときにバースト転送モードＢＲＳＴを示し、論理０のときにシングル転送モードＳＮＧＬを示す。すなわち、転送モードレジスタＴＲＭＤは、データの転送方法を示す情報が設定される。バースト転送モードＢＲＳＴは、１回の転送要求ＴＲＥＱに応答して、スレーブＳＬＶ（ＳＬＶａ−ＳＬＶｄのいずれか）に複数個のデータを書き込み、またはスレーブＳＬＶから複数個のデータを読み出す動作モードである。シングル転送モードＳＮＧＬは、１回の転送要求ＴＲＥＱに応答して、スレーブＳＬＶに１つのデータを書き込み、またはスレーブＳＬＶから１つのデータを読み出す動作モードである。

各転送制御回路ＴＲＣＮＴ１−４は、スレーブＳＬＶａ−ＳＬＶｄのいずれかにアクセスし、スレーブＳＬＶａ−ＳＬＶｄに対してデータを入力または出力するための転送要求ＴＲＥＱ（ＴＲＥＱ１−４のいずれか）を生成する機能を有している。また、各転送制御回路ＴＲＣＮＴ１−４は、対応する転送モードレジスタＴＲＭＤに設定された転送モードに応じて、スピードグレード信号ＳＰＧ（ＳＰＧ１−４のいずれか）を生成する機能を有している。

具体的には、各転送制御回路ＴＲＣＮＴ１−４は、転送モードレジスタＴＲＭＤがシングル転送モードＳＮＧＬ（論理０）を示すときに、転送要求ＴＲＥＱとともに論理０のスピードグレード信号ＳＰＧを出力する。一方、転送モードレジスタＴＲＭＤがバースト転送モードＢＲＳＴ（論理１）を示すときに、転送要求ＴＲＥＱとともに論理１のスピードグレード信号ＳＰＧを出力する。

なお、転送モードレジスタＴＲＭＤに、レジスタ転送モードを示す論理０またはデータ転送モードを示す論理１を格納してもよい。レジスタ転送モードは、スレーブＳＬＶａ−ＳＬＶｄ内のレジスタにアクセスする転送モードである。データ転送モードは、スレーブＳＬＶａ−ＳＬＶｄ内のメモリセルにアクセスする転送モードである。各転送制御回路ＴＲＣＮＴ１−４は、転送モードレジスタＴＲＭＤがレジスタ転送モード（論理０）を示すときに、転送要求ＴＲＥＱとともに論理０のスピードグレード信号ＳＰＧを出力する。一方、転送モードレジスタＴＲＭＤがデータ転送モード（論理１）を示すときに、転送要求ＴＲＥＱとともに論理１のスピードグレード信号ＳＰＧを出力する。

図４は、図２に示したデータ処理システムＤＰＳの動作の例を示している。図４では、一例として、マスターＭＳＴ１からスレーブポートＳ１に出力される信号の波形と、マスターポートＭａからスレーブＳＬＶａに出力される信号の波形を示している。

図４では、スレーブポートＳ１は、マスターＭＳＴ１に供給されるクロック信号ＣＬＫ１と同じ周波数のクロック信号に同期して動作する。マスターポートＭａは、スレーブＳＬＶａに供給されるクロック信号ＣＬＫａと同じ周波数のクロック信号に同期して動作する。なお、マスターＭＳＴ２−４からスレーブポートＳ２−４に出力される信号の波形も、スレーブポートＳ１の波形と同様である。マスターポートＭｂ−ｄからスレーブＳＬＶｂ−ｄに出力される信号の波形も、マスターポートＭａの波形と同様である。

図２に示したクロック制御回路ＣＬＫＣＮＴのクロックイネーブル生成回路ＭＣＫＥＧＥＮは、マスターＭＳＴ１に供給するクロックイネーブル信号ＣＫＥ１を論理１に設定している（図４（ａ））。このため、マスターＭＳＴ１は、クロック信号ＣＬＫ１の各立ち上がりエッジに同期して動作する。

マスターＭＳＴ１が、最初の転送要求ＴＲＥＱ１を出力する前に、図３に示したマスターＭＳＴ１の転送モードレジスタＴＲＭＤは、シングル転送モードＳＮＧＬに設定されている（図４（ｂ））。このため、クロック信号ＣＬＫ１のクロックサイクルＴ１において、図３に示した転送制御回路ＴＲＣＮＴ１は、転送要求ＴＲＥＱ１とともに論理０のスピードグレード信号ＳＰＧ１を出力する（図４（ｃ））。この例では、転送要求ＴＲＥＱ１（アドレスＡＤおよび制御信号ＣＮＴＬ）は、スレーブＳＬＶａへのデータの書き込み要求である。マスターＭＳＴ１は、クロック信号ＣＬＫ１のクロックサイクルＴ２に同期して単一の書き込みデータＤＡＴＡを出力する（図４（ｄ））。

スレーブポートＳ１は、クロック信号ＣＬＫ１のクロックサイクルＴ２の立ち上がりエッジに同期して転送要求ＴＲＥＱ１およびスピードグレード信号ＳＰＧ１を受け、受けた信号をアービタＡＲＢａに出力する。この例では、転送要求ＴＲＥＱ１−４の競合はない。このため、アービタＡＲＢａは、スレーブポートＳ１からの転送要求ＴＲＥＱ１を転送要求ＴＲＥＱａとしてマスターポートＭａに出力する。また、アービタＡＲＢａは、スレーブポートＳ１からのスピードグレード信号ＳＰＧ１をスピードグレード信号ＳＰＧａとしてクロックイネーブル生成回路ＣＫＥＧＥＮａに出力する。

図２に示したクロックイネーブル生成回路ＣＫＥＧＥＮａは、論理０のスピードグレード信号ＳＰＧａを受け、クロックイネーブル信号ＣＫＥａの論理レベルをクロック信号ＣＬＫａの立ち下がりエッジ毎に反転し、マスターポートＭａに出力する（図４（ｅ））。

マスターポートＭａは、クロックイネーブル信号ＣＫＥａをスレーブＳＬＶａに出力する。また、マスターポートＭａは、クロックイネーブル信号ＣＫＥａの論理１の期間に現れるクロック信号ＣＬＫａの立ち上がりエッジに同期して、転送要求ＴＲＥＱａをスレーブＳＬＶａに出力する（図４（ｆ））。転送要求ＴＲＥＱａは、２つのクロックサイクルＴ２、Ｔ３の期間に出力される。さらに、マスターポートＭａは、２つのクロックサイクルＴ４、Ｔ５の期間、単一の書き込みデータＤＡＴＡをスレーブＳＬＶａに出力する（図４（ｇ））。

このように、この例では、クロック信号ＣＬＫａの奇数番目Ｔ３、Ｔ５、Ｔ７、Ｔ９の立ち上がりエッジはマスクされ、無効になる。スレーブＳＬＶａは、クロックイネーブル信号ＣＫＥａの論理１の期間に現れるクロック信号ＣＬＫａの立ち上がりエッジに同期して動作する。すなわち、クロックイネーブル信号ＣＫＥａの有効期間（論理１）の比率が低いとき、スレーブＳＬＶａの動作周波数は低くなる。この例では、スレーブＳＬＶａの動作周波数は、クロック信号ＣＬＫａの周波数の半分になる。動作周波数を下げることにより、スレーブＳＬＶａのダイナミック電力を低減できる。

スレーブＳＬＶａは、クロック信号ＣＬＫａのクロックサイクルＴ２に同期してマスターＭＳＴ１からの転送要求ＴＲＥＱａ（アドレスＡＤおよび制御信号ＣＮＴＬ）を受け、書き込み動作を開始する。次に、スレーブＳＬＶａは、クロック信号ＣＬＫａのクロックサイクルＴ４、Ｔ５の期間に書き込みデータＤＡＴＡをメモリセル等の内部回路に書き込む。

この後、マスターＭＳＴ１の転送モードレジスタＴＲＭＤは、クロック信号ＣＬＫ１のクロックサイクルＴ７に同期して、シングル転送モードＳＮＧＬからバースト転送モードＢＲＳＴに書き換えられる（図４（ｈ））。なお、転送モードレジスタＴＲＭＤの書き換えタイミングは、クロックサイクルＴ７に限定されず、クロックサイクルＴ３−Ｔ８のいずれかであればよい。

マスターＭＳＴ１の転送制御回路ＴＲＣＮＴ１は、クロック信号ＣＬＫ１のクロックサイクルＴ９に同期して、スレーブＳＬＶａへのデータの書き込み要求を示す転送要求ＴＲＥＱ１と、バースト転送モードＢＲＳＴを示す論理１のスピードグレード信号ＳＰＧ１とを出力する（図４（ｉ、ｊ））。

この例では、バースト長は予め”３”に設定されている。ここで、バースト長は、１回の転送要求ＴＲＥＱ１に応答して、マスターＭＳＴ１から出力される書き込みデータの回数、あるいはマスターＭＳＴ１に入力される読み出しデータの回数である。マスターＭＳＴ１は、クロック信号ＣＬＫ１のクロックサイクルＴ１０−Ｔ１２にそれぞれ同期して、バースト長に対応する数の書き込みデータＤＡＴＡを出力する（図４（ｋ））。

スレーブポートＳ１は、クロック信号ＣＬＫ１のクロックサイクルＴ１０の立ち上がりエッジに同期して転送要求ＴＲＥＱ１および論理１のスピードグレード信号ＳＰＧ１を受け、受けた信号をアービタＡＲＢａに出力する。転送要求ＴＲＥＱ１−４の競合はない。クロックイネーブル生成回路ＣＫＥＧＥＮａは、論理１のスピードグレード信号ＳＰＧ１をスピードグレード信号ＳＰＧａとして受け、クロックイネーブル信号ＣＫＥａを論理１に固定し、マスターポートＭａに出力する（図４（ｌ））。

マスターポートＭａは、論理１のクロックイネーブル信号ＣＫＥａをスレーブＳＬＶａに出力する。また、マスターポートＭａは、クロック信号ＣＬＫａのクロックサイクルＴ１０に同期して転送要求ＴＲＥＱａをスレーブＳＬＶａに出力する（図４（ｍ））。スレーブＳＬＶａは、クロック信号ＣＬＫａのクロックサイクルＴ１０に転送要求ＴＲＥＱａを受け、書き込み動作を開始する。

次に、マスターポートＭａは、クロック信号ＣＬＫａのクロックサイクルＴ１１−Ｔ１３にそれぞれ同期して、３つの書き込みデータＤＡＴＡをスレーブＳＬＶａに順に出力する（図４（ｎ））。そして、スレーブＳＬＶａは、クロックサイクルＴ１１−Ｔ１３に同期して、３つの書き込みデータＤＡＴＡをメモリセル等の内部回路に順に書き込む。すなわち、バースト書き込み動作が実施される。

バースト転送動作では、クロックイネーブル信号ＣＫＥａが論理１に固定されているため、スレーブＳＬＶａは、クロック信号ＣＬＫａの各立ち上がりエッジに同期して動作する。これにより、スレーブＳＬＶａの動作周波数は高くなる。すなわち、クロックイネーブル信号ＣＫＥａの有効期間（論理１）の比率が高いとき、スレーブＳＬＶａの動作周波数は高くなり、スレーブＳＬＶａのダイナミック電力は増加する。しかし、データの転送レートを高くしたいバースト転送モードＢＲＳＴにおいて、スレーブＳＬＶａを高速に動作させることができる。

なお、レジスタ転送モードまたはデータ転送モードが転送モードレジスタＴＲＭＤに格納されるときの動作は、図４のシングル転送モードＳＮＧＬをレジスタ転送モードに置き換え、バースト転送モードＢＲＳＴをデータ転送モードに置き換えることで実現される。このとき、データ転送モードによる転送として、バースト長が”３”のバースト転送が実施される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、転送要求ＴＲＥＱ１毎に、スピードグレード信号ＳＰＧ１の論理に応じて、スレーブＳＬＶａの動作周波数および消費電力をダイナミックに変えることができる。さらに、転送モードレジスタＴＲＭＤに設定されている転送モード（転送方法）に対応して、転送要求ＴＲＥＱ１毎にスレーブＳＬＶａの動作周波数を変更できる。例えば、スレーブＳＬＶａの動作周波数を、バースト転送モードＢＲＳＴ中に高くし、シングル転送モードＳＮＧＬ中に低くできる。あるいは、スレーブＳＬＶａの動作周波数を、データ転送モード中に高くし、レジスタ転送モード中に低くできる。

図５は、別の実施形態におけるマスターＭＳＴ１−ＭＳＴ４の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。マスターＭＳＴ１−４を除く構成は、図２に示したデータ処理システムＤＰＳと同様である。

マスターＭＳＴ１−４は、転送設定レジスタＴＲＲＥＧ１−４および転送制御回路ＴＲＣＮＴ１−４が、図３に比べて相違している。転送設定レジスタＴＲＲＥＧ１−４は、図３に示した転送設定レジスタＴＲＲＥＧ１−４にスピードグレード設定レジスタＳＰＧＳＥＴを追加している。スピードグレード設定レジスタＳＰＧＳＥＴは、論理０のときに転送モードレジスタＴＲＭＤを無効にし、論理１のときに転送モードレジスタＴＲＭＤを有効にする。例えば、スピードグレード設定レジスタＳＰＧＳＥＴは、データ処理システムＤＰＳが低電力モードに設定されているときに、論理０に設定される。

転送制御回路ＴＲＣＮＴ１−４は、転送モードレジスタＴＲＭＤの論理とスピードグレート設定レジスタＳＰＧＳＥＴの論理とを受けるＡＮＤ回路を有している。そして、転送制御回路ＴＲＣＮＴ１−４は、ＡＮＤ回路による演算結果に応じて、転送要求ＴＲＥＱ１−４とともにスピードグレード信号ＳＰＧ１−４をそれぞれ出力する。

各スピードグレード信号ＳＰＧ１−４は、スピードグレード設定レジスタＳＰＧＳＥＴが論理０にリセットされているときに、転送モードレジスタＴＲＭＤの設定値に拘わらず予め設定された低い転送速度を示す論理０に固定される。また、各スピードグレード信号ＳＰＧ１−４は、スピードグレード設定レジスタＳＰＧＳＥＴが論理１にセットされているときに、転送モードレジスタＴＲＭＤの設定値に応じて出力される。なお、転送モードレジスタＴＲＭＤに、レジスタ転送モードを示す論理０またはデータ転送モードを示す論理１を格納してもよい。

図６は、図５に示したマスターＭＳＴ１−ＭＳＴ４を有するデータ処理システムＤＰＳの動作の例を示している。図４と同じ動作については、詳細な説明は省略する。図６では、図４と同様に、マスターＭＳＴ１からスレーブポートＳ１に出力される信号の波形と、マスターポートＭａからスレーブＳＬＶａに出力される信号の波形を示している。

この例では、データ処理システムＤＰＳは、低電力モードに移行しており、図５に示したマスターＭＳＴ１のスピードグレード設定レジスタＳＰＧＳＥＴは、論理０に設定されている（図６（ａ））。このため、スピードグレード信号ＳＰＧ１は、転送モードレジスタＴＲＭＤの値に拘わりなく論理０に固定される（図６（ｂ））。マスターＭＳＴ１の動作およびスレーブＳＬＶａのクロックサイクルＴ９までの動作は、図４と同じである。

クロック信号ＣＬＫａのクロックサイクルＴ１０以降において、クロックイネーブル生成回路ＣＫＥＧＥＮａは、論理０のスピードグレード信号ＳＰＧ１を受け、クロックイネーブル信号ＣＫＥａの論理レベルをクロック信号ＣＬＫａの立ち下がりエッジ毎に変化させる（図６（ｃ））。そして、マスターポートＭａは、転送要求ＴＲＥＱａおよび３つの書き込みデータＤＡＴＡを、図４の２倍の周期でスレーブＳＬＶａに出力する（図６（ｄ））。すなわち、スレーブＳＬＶａの動作周波数を下げ、消費電力が少ない状態で、バースト書き込み動作が実施される。

図７は、図５に示したマスターＭＳＴ１−ＭＳＴ４を有するデータ処理システムＤＰＳの動作の別の例を示している。図４と同じ動作については、詳細な説明は省略する。図７では、図４と同様に、マスターＭＳＴ１からスレーブポートＳ１に出力される信号の波形と、マスターポートＭａからスレーブＳＬＶａに出力される信号の波形を示している。

この例では、図５に示したマスターＭＳＴ１のスピードグレード設定レジスタＳＰＧＳＥＴは、論理１に設定されている（図７（ａ））。このため、スピードグレード信号ＳＰＧ１は、転送モードレジスタＴＲＭＤの値に応じて、転送要求ＴＲＥＱ１とともにマスターＭＳＴ１から出力される（図７（ｂ、ｃ））。これにより、スレーブＳＬＶａの動作は、図４と同じになる。

なお、図６および図７において、レジスタ転送モードを示す論理０またはデータ転送モードを示す論理１が転送モードレジスタＴＲＭＤに格納されるときの動作は、シングル転送モードＳＮＧＬをレジスタ転送モードに置き換え、バースト転送モードＢＲＳＴをデータ転送モードに置き換えることで示される。このとき、データ転送モードによる転送として、バースト長が”３”のバースト転送が実施される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、転送モードレジスタＴＲＭＤを有効または無効に設定するスピードグレード設定レジスタＳＰＧＳＥＴを、各転送設定レジスタＴＲＲＥＧ１−４に設けることで、転送モードレジスタＴＲＭＤの設定値によらずにスレーブＳＬＶａの動作周波数を設定できる。例えば、データ処理システムＤＰＳが低電力モードに移行しているときに、スピードグレード設定レジスタＳＰＧＳＥＴを論理０に設定することで、スレーブＳＬＶａの消費電力を簡易な制御で下げることができる。

図８は、別の実施形態におけるマスターＭＳＴ１−ＭＳＴ４の例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。マスターＭＳＴ１−ＭＳＴ４を除く構成は、図２に示したデータ処理システムＤＰＳと同様である。

マスターＭＳＴ１−４は、転送設定レジスタＴＲＲＥＧ１−４および転送制御回路ＴＲＣＮＴ１−４が、図３に比べて相違している。転送設定レジスタＴＲＲＥＧ１−４は、図３に示した転送設定レジスタＴＲＲＥＧ１−４に、転送アドレスレジスタＴＲＡＤ、スピードグレード設定レジスタＳＰＧＳＥＴおよびアドレス領域レジスタＭＳＵＡＤ、ＭＳＢＡＤ、ＨＳＵＡＤ、ＨＳＢＡＤを追加している。

特に限定されないが、アドレス領域レジスタＭＳＵＡＤ、ＭＳＢＡＤ、ＨＳＵＡＤ、ＨＳＢＡＤは、図１に示したスレーブＳＬＶａ−ｄ毎に形成されてもよい。スピードグレード設定レジスタＳＰＧＳＥＴの機能は、図５と同様である。転送設定レジスタＴＲＲＥＧ１−４は、互いに同じ回路であるため、以降では、転送設定レジスタＴＲＲＥＧ１について説明する。

転送アドレスレジスタＴＲＡＤは、転送要求ＴＲＥＱ１に応答してデータを転送するスレーブＳＬＶ（スレーブＳＬＶａ−ｄのいずれか）内のメモリまたはレジスタの転送アドレスを保持する。アドレス領域レジスタＭＳＵＡＤ、ＭＳＢＡＤは、転送要求ＴＲＥＱ１に応答して対応するスレーブＳＬＶａ−ｄを中速で動作させるアドレス領域ＭＩＤの上限と下限とをそれぞれ示す。アドレス領域レジスタＨＳＵＡＤ、ＨＳＢＡＤは、転送要求ＴＲＥＱ１に応答して対応するスレーブＳＬＶａ−ｄを高速で動作させるアドレス領域ＨＩＧＨの上限と下限とをそれぞれ示している。

なお、例えば、スレーブＳＬＶａを常に中速で動作させ、スレーブＳＬＶｂを常に高速で動作させるときがある。このとき、スレーブＳＬＶａを示すアドレスの上限、下限をアドレス領域レジスタＭＳＵＡＤ、ＭＳＢＡＤに設定し、スレーブＳＬＶｂを示すアドレスの上限、下限をアドレス領域レジスタＨＳＵＡＤ、ＨＳＢＡＤに設定してもよい。

図８において、”０ｘ１ＦＦＦ”、”０ｘ１０００”、”０ｘ０ＦＦＦ”、”０ｘ００００”は、１６進数を示しており、１６進数中の”ｘ”は、”０”から”Ｆ”までの任意の値を示している。アドレス領域ＭＩＤ、ＨＩＧＨの除く領域は、スレーブＳＬＶａ−ｄを低速で動作させるアドレス領域ＬＯＷである。アドレス領域ＭＩＤ、ＨＩＧＨ、ＬＯＷは、各スレーブＳＬＶａ−ｄに形成されるメモリやレジスタのアドレスを含んでいる。

転送制御回路ＴＲＣＮＴ１−４は、転送要求ＴＲＥＱ１−４とともに２ビットのスピードグレード信号ＳＰＧ１−４をそれぞれ出力する。転送制御回路ＴＲＣＮＴ１−４は、互いに同じ回路であるため、以降では、転送制御回路ＴＲＣＮＴ１について説明する。図５と同様に、転送制御回路ＴＲＣＮＴ１は、スピードグレード設定レジスタＳＰＧＳＥＴが論理０のときにスピードグレード信号ＳＰＧ１を２進数の”００”に固定する機能を有している。スピードグレード信号ＳＰＧ１の２進数の”００”は、低速のデータ転送を示す。以降の説明では、スピードグレード信号ＳＰＧ１の論理は２進数で示す。

転送制御回路ＴＲＣＮＴ１は、スピードグレード設定レジスタＳＰＧＳＥＴが論理１に設定されているとき、転送アドレスレジスタＴＲＡＤの値に応じて、スピードグレード信号ＳＰＧ１の論理を設定する。具体的には、転送アドレスレジスタＴＲＡＤに保持されている転送アドレスがアドレス領域ＭＩＤに含まれるとき、スピードグレード信号ＳＰＧ１は、中速のデータ転送を示す”０１”に設定される。転送アドレスレジスタＴＲＡＤに保持されている転送アドレスがアドレス領域ＨＩＧＨに含まれるとき、スピードグレード信号ＳＰＧ１は、高速のデータ転送を示す”１０”に設定される。転送アドレスレジスタＴＲＡＤに保持されている転送アドレスがアドレス領域ＭＩＤ、ＨＩＧＨのいずれにも含まれないとき、スピードグレード信号ＳＰＧ１は、低速のデータ転送を示す”００”に設定される。

図９は、図８に示したマスターＭＳＴ１−ＭＳＴ４を有するデータ処理システムＤＰＳの動作の例を示している。図４と同じ動作については、詳細な説明は省略する。図９では、図４と同様に、マスターＭＳＴ１からスレーブポートＳ１に出力される信号の波形と、マスターポートＭａからスレーブＳＬＶａに出力される信号の波形を示している。

この例では、データ処理システムＤＰＳは、低電力モードに移行しており、スピードグレード設定レジスタＳＰＧＳＥＴは、論理０に設定されている。図８に示したマスターＭＳＴ１のスピードグレード設定レジスタＳＰＧＳＥＴは、論理０に設定されている（図９（ａ））。このため、スピードグレード信号ＳＰＧ１は、転送モードレジスタＴＲＭＤの値に拘わりなく２進数の”００”に固定される（図９（ｂ））。マスターＭＳＴ１の動作は、転送要求ＴＲＥＱ１に含まれる転送アドレスＡＤが示されていることを除き、図４と同じである。

図２に示したクロックイネーブル生成回路ＣＫＥＧＥＮａは、スピードグレード信号ＳＰＧａの”００”を受け、クロック信号ＣＬＫａの３クロックサイクルに１回、クロックイネーブル信号ＣＫＥａを論理１に設定する（図９（ｃ））。これにより、スレーブＳＬＶａの動作周波数は、クロック信号ＣＬＫａの周波数の３分の１になり、データの転送レートも３分の１になる。換言すれば、論理”００”のスピードグレード信号ＳＰＧ１が転送要求ＴＲＥＱ１とともに出力されるとき、シングル転送モードＳＮＧＬおよびバースト転送モードＢＲＳＴにおいて、スレーブＳＬＶａは低速モードで動作する。これにより、図６と同様に、スレーブＳＬＶａの消費電力を下げることができる。

図１０は、図８に示したマスターＭＳＴ１−ＭＳＴ４を有するデータ処理システムＤＰＳの動作の別の例を示している。図４と同じ動作については、詳細な説明は省略する。図１０では、図４と同様に、マスターＭＳＴ１からスレーブポートＳ１に出力される信号の波形と、マスターポートＭａからスレーブＳＬＶａに出力される信号の波形を示している。

この例では、図８に示したマスターＭＳＴ１のスピードグレード設定レジスタＳＰＧＳＥＴは、論理１に設定されている（図１０（ａ））。このため、スピードグレード信号ＳＰＧ１は、転送アドレスレジスタＴＲＡＤに保持されている転送アドレスＡＤに応じて、転送要求ＴＲＥＱ１とともにマスターＭＳＴ１から出力される。例えば、最初の転送要求ＴＲＥＱ１に含まれる転送アドレスＡＤ（＝”０ｘ１０００”）は、図８に示したアドレス領域ＭＩＤを示す（図１０（ｂ））。

このため、転送制御回路ＴＲＣＮＴ１は、転送要求ＴＲＥＱとともに論理”０１”のスピードグレード信号ＳＰＧ１を出力する（図１０（ｃ））。図２に示したクロックイネーブル生成回路ＣＫＥＧＥＮａは、論理”０１”のスピードグレード信号ＳＰＧ１を受け、２クロックサイクルに１回、クロックイネーブル信号ＣＫＥａを論理１に設定する（図１０（ｄ））。

これにより、スレーブＳＬＶａの動作周波数は、クロック信号ＣＬＫａの周波数の２分の１になり、データの転送レートも２分の１になる。換言すれば、論理”０１”のスピードグレード信号ＳＰＧ１が転送要求ＴＲＥＱ１とともに出力されるとき、シングル転送モードＳＮＧＬにおいて、スレーブＳＬＶａは中速モードで動作する。

次の転送要求ＴＲＥＱ１に含まれる転送アドレスＡＤ（＝”０ｘ００００”）は、図８に示したアドレス領域ＨＩＧＨを示す（図１０（ｅ））。このため、転送制御回路ＴＲＣＮＴ１は、転送要求ＴＲＥＱとともに論理”１０”のスピードグレード信号ＳＰＧ１を出力する（図１０（ｆ））。図２に示したクロックイネーブル生成回路ＣＫＥＧＥＮａは、論理”１０”のスピードグレード信号ＳＰＧ１を受け、クロックイネーブル信号ＣＫＥａを論理１に固定する（図１０（ｇ））。これにより、図４に示したクロックサイクルＴ１０−Ｔ１３と同様に、最も高い転送レートでデータのバースト転送が実施される。すなわち、論理”１０”のスピードグレード信号ＳＰＧ１が転送要求ＴＲＥＱ１とともに出力されるとき、バースト転送モードＢＲＳＴにおいて、スレーブＳＬＶａは高速モードで動作する。

なお、図８で説明したスレーブＳＬＶａを常に中速で動作させ、スレーブＳＬＶｂを常に高速で動作させるときの動作は、図１０のバースト転送モードＢＲＳＴによる転送要求ＴＲＥＱ１をスレーブＳＬＶｂに出力することで実現される。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、スレーブＳＬＶａの動作周波数をアクセスされるアドレスＡＤに応じて変更できる。これにより、転送されるデータの種類または用途に応じて、データ処理システムＤＰＳのダイナミック電力のきめ細かな制御を容易に実施でき、データ処理システムＤＰＳの性能を下げることなく、消費電力を削減できる。

図１１は、別の実施形態におけるデータ処理システムＤＰＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、インターコネクトＩＮＴＣは、調停回路ＡＲＢａ−ｄとマスターポートＭｂ−Ｍｄの間に配置されたプロトコル変換回路ＰＣＮＶをそれぞれ有している。マスターＭＳＴ１−４は、図５と同様である。なお、マスターＭＳＴ１−４は、図８と同様でもよい。プロトコル変換回路ＰＣＮＶおよびマスターＭＳＴ１−４を除く構成は、図２と同様である。

プロトコル変換回路ＰＣＮＶは、対応するスピードグレード信号ＳＰＧ（ＳＰＧａ−ｄのいずれか）が論理０のとき、バースト転送モードＢＲＳＴによる転送要求ＴＲＥＱ（ＴＲＥＱ１−４のいずれか）をシングル転送モードＳＮＧＬによる複数の転送要求ＴＲＥＱに変換する。

図１２は、図１１に示したデータ処理システムＤＰＳの動作の例を示している。図４と同じ動作については、詳細な説明は省略する。図１２では、マスターＭＳＴ１からスレーブＳＬＶａに転送要求ＴＲＥＱ１が出力された後、マスターＭＳＴ２からスレーブＳＬＶａに転送要求ＴＲＥＱ２が出力される（図１２（ａ、ｂ））。マスターＭＳＴ１−２の転送モードレジスタＴＲＭＤは、ともにバースト転送モードＢＲＳＴを示す論理１に設定されている。マスターＭＳＴ１のスピードグレード設定レジスタＳＰＧＳＥＴは論理０に設定されており、スピードグレード信号ＳＰＧ１は論理０に固定されている（図１２（ｃ））。すなわち、マスターＭＳＴ１からの転送要求ＴＲＥＱ１に対応するデータの転送速度は最も低く設定されている。マスターＭＳＴ２のスピードグレード設定レジスタＳＰＧＳＥＴは論理１に設定されており、スピードグレード信号ＳＰＧ２は転送要求ＴＲＥＱ２とともに論理１に設定される（図１２（ｄ））。すなわち、マスターＭＳＴ２からの転送要求ＴＲＥＱ２に対応するデータの転送速度は、マスターＭＳＴ１からの転送要求ＴＲＥＱ１に対応するデータの転送速度より高く設定されている。

図１１に示したアービタＡＲＢａに対応するプロトコル変換回路ＰＣＮＶは、スピードグレード信号ＳＰＧａが論理０のとき、バースト転送モードＢＲＳＴによる転送要求ＴＲＥＱ１をシングル転送モードＳＮＧＬによる複数の転送要求ＴＲＥＱａに分割する。そして、プロトコル変換回路ＰＣＮＶは、シングル転送モードＳＮＧＬによる複数の転送要求ＴＲＥＱａの１つをマスターポートＭａに出力する（図１２（ｅ））。スレーブＳＬＶａは、マスターＭＳＴ１による最初の転送要求ＴＲＥＱ１（ＢＲＳＴ）を転送要求ＴＲＥＱａ（ＳＮＧＬ）として受け、アドレスＡ０にデータＤＡ０を書き込む（図１２（ｆ））。

データＤＡ０の書き込み中に、調停回路ＡＲＢａは、マスターＭＳＴ２から転送要求ＴＲＥＱ２（ＢＲＳＴ）を受け、プロトコル変換回路ＰＣＮＶに伝達する。プロトコル変換回路ＰＣＮＶは、マスターＭＳＴ２からのスピードグレード信号ＳＰＧ２が論理１を示すため、マスターＭＳＴ２から転送要求ＴＲＥＱ２を優先することを決定する。そして、プロトコル変換回路ＰＣＮＶは、マスターＭＳＴ１からの転送要求ＴＲＥＱ１に伴う転送動作を一時的に中断し、マスターＭＳＴ２からの転送要求ＴＲＥＱ２（ＢＲＳＴ）を転送要求ＴＲＥＱａ（ＢＲＳＴ）としてマスターポートＭａに出力する（図１２（ｇ））。スレーブＳＬＶａは、マスターＭＳＴ２からの転送要求ＴＲＥＱａ（ＢＲＳＴ）に応答して動作し、先頭アドレスＢ０を含む連続した３つのアドレスにデータＤＢ０、ＤＢ１、ＤＢ２を順に書き込む（図１２（ｈ））。すなわち、バースト書き込み動作が実施される。

マスターＭＳＴ２によるバースト転送が実施されている間、マスターＭＳＴ１は、スレーブポートＳ１を介してウエイト信号を受ける。これにより、マスターＭＳＴ１は、２番目の書き込みデータＤＡ１を出力し続ける（図１２（ｉ））。プロトコル変換回路ＰＣＮＶは、マスターＭＳＴ２によるバースト転送が完了した後、中断していたマスターＭＳＴ１による転送動作を再開する。具体的には、アービタＡＲＢａに対応するプロトコル変換回路ＰＣＮＶは、シングル転送モードＳＮＧＬによる転送要求ＴＲＥＱａ（ＡＤ＝Ａ１）と、書き込みデータＤＡ１とをマスターポートＭａを介してスレーブＳＬＶａに順に出力する（図１２（ｊ））。これにより、マスターＭＳＴ１からの２番目のデータＤＡ１がスレーブＳＬＶａに書き込まれる（図１２（ｋ））。

データＤＡ１を書き込み中のクロックサイクルＴ１２−Ｔ１３において、他のマスターＭＳＴ２−４は、論理１のスピードグレード信号ＳＰＧ２−４を伴うバースト転送要求を出力しない。このため、アービタＡＲＢａに対応するプロトコル変換回路ＰＣＮＶは、シングル転送モードＳＮＧＬによる転送要求ＴＲＥＱａ（ＡＤ＝Ａ２）と、書き込みデータＤＡ２とをマスターポートＭａを介してスレーブＳＬＶａに順に出力する（図１２（ｌ））。これにより、マスターＭＳＴ１からの３番目のデータＤＡ２がスレーブＳＬＶａに書き込まれる（図１２（ｍ））。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、転送速度の低いバースト転送モードＢＲＳＴによるデータ転送をシングル転送モードＳＮＧＬによるデータ転送に分割することで、転送速度の高いバースト転送モードＢＲＳＴによるデータ転送を優先的に実施できる。この結果、データ処理システムＤＰＳの性能を下げることなく、消費電力を削減できる。

なお、上述した実施形態では、マスターＭＳＴからスレーブＳＬＶａにデータを書き込むために転送要求ＴＲＥＱ１を出力する例について説明した。しかし、例えば、スレーブＳＬＶａからマスターＭＳＴ１にデータを読み出すために転送要求ＴＲＥＱ１を出力してもよい。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

ＡＲＢ‥調停回路；ＢＢＲＧ‥バスブリッジ；ＢＲＳＴ‥バースト転送モード；ＣＫＥ‥クロックイネーブル信号；ＣＫＥＧＥＮ‥クロックイネーブル生成回路；ＣＬＫＣＮＴ‥クロック制御回路；ＣＬＫ１−４、ＣＬＫａ−ｄ‥クロック信号；ＣＬＫＧＥＮ‥クロック生成回路；ＤＰＳ‥データ処理システム；ＨＩＧＨ‥アドレス領域；ＨＳＵＡＤ、ＨＳＢＡＤ‥アドレス領域レジスタ；ＩＮＴＣ‥インターコネクト；ＪＤＧ‥判定回路；ＬＯＷ‥アドレス領域；ＬＳＢＵＳ‥低速バスインタフェース；Ｍａ−Ｍｅ‥マスターポート；ＭＣＫＥＧＥＮ‥クロックイネーブル生成回路；ＭＩＤ‥アドレス領域；ＭＳＵＡＤ、ＭＳＢＡＤ‥アドレス領域レジスタ；ＭＳＴ‥マスター；ＰＣＮＶ‥プロトコル変換回路；Ｓ０−Ｓ４‥スレーブポート；ＳＥＬ１−２‥セレクタ；ＳＥＬＣＮＴ‥選択制御信号；ＳＬＶ‥スレーブ；ＳＰＧ‥スピードグレード信号；ＳＰＧＳＥＴ‥スピードグレード設定レジスタ；ＳＮＧＬ‥シングル転送モード；ＴＲＣＮＴ‥転送制御回路；ＴＲＥＱ‥転送要求；ＴＲＭＤ‥転送モードレジスタ；ＴＲＲＥＧ‥転送設定レジスタ

Claims (7)

1. データの転送要求とともにデータの転送速度を示すスピードグレード信号を出力する複数のマスターと、
   前記複数のマスターからの前記転送要求および前記スピードグレード信号を調停する調停回路と、
   前記調停回路により調停された前記スピードグレード信号に応じて、有効期間の比率が異なるクロックイネーブル信号を生成するクロックイネーブル生成回路と、
   前記クロックイネーブル信号が有効なときにクロック信号を受けて動作し、前記調停回路により調停された前記転送要求に応じてデータを転送するスレーブと
   を備えていることを特徴とするデータ処理システム。
2. 前記各マスターは、データの転送モードが設定される転送モードレジスタを含み、
   前記スピードグレード信号は、前記転送モードレジスタに設定される前記転送モードに応じて生成されること
   を特徴とする請求項１記載のデータ処理システム。
3. 前記転送モードは、前記転送要求毎に１つのデータを転送するシングル転送モードおよび前記転送要求毎に複数のデータを転送するバースト転送モードのいずれかであること
   を特徴とする請求項２記載のデータ処理システム。
4. 前記調停回路と前記スレーブとの間に設けられ、前記バースト転送モードによる転送要求とともに、転送速度の最も低い第１転送速度を示すスピードグレード信号が前記マスターの１つから出力されるときに、前記バースト転送モードによる転送要求を前記シングル転送モードによる複数の転送要求に変換し、変換した前記シングル転送モードによるデータ転送中に、転送要求とともに前記第１転送速度より高い転送速度を示すスピードグレード信号が前記マスターの別の１つから出力されるときに、変換した前記シングル転送モードによるデータ転送を一時的に中断し、前記マスターの別の１つからの転送要求によるデータ転送を実施するプロトコル変換回路を含むこと
   を特徴とする請求項３記載のデータ処理システム。
5. 前記転送モードは、前記スレーブに形成されるレジスタに対してデータを転送するレジスタ転送モードおよび前記スレーブに形成されるメモリセルに対してデータを転送するメモリ転送モードのいずれかであること
   を特徴とする請求項２記載のデータ処理システム。
6. 前記各マスターは、前記転送モードレジスタの有効／無効を設定するスピードグレード設定レジスタを含み、前記スピードグレード設定レジスタにより前記転送モードレジスタが無効に設定されているとき、前記転送モードレジスタの設定値に拘わらず予め設定された転送速度を示す前記スピードグレード信号を出力すること
   を特徴とする請求項２ないし請求項５のいずれか１項記載のデータ処理システム。
7. 前記各マスターは、前記スレーブにおける複数の転送速度に対応するアドレス領域が設定される複数のアドレス領域レジスタを含み、データの転送アドレスが前記アドレス領域レジスタのいずれかに設定される前記アドレス領域に含まれるときに、対応する転送速度を示す前記スピードグレード信号を出力すること
   を特徴とする請求項１記載のデータ処理システム。

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