JP2011530920A - 選択可能なハードワイヤードビニングを備えるｃｍｏｓ画像センサー - Google Patents

Abstract

ＣＭＯＳ画像センサーは、２つの垂直解像度、例えば１０８０から７２０ラインの１つを選択的に出力することを可能にする。走査変換は、より小さい副画素コアを使用することによって画像センサーチップ上で完全に実施され、その副画素コアは、スイッチトランジスタを介して電気的に組み合わせることができる。ＣＭＯＳ画像センサーの基本回路は、ラインおよび列に配置される多数の画素セルを有する。各画素セルは、衝突光を電荷に変換する感光素子および第１の転送素子を有する。同じ列に連続して配置されるｍ画素セルの第１の転送素子は、露光の間にそれぞれのｍ感光素子に生成される電荷をｍ画素セルのそれぞれのグループに提供される第１の単一の電荷貯蔵素子へ転送するために配置される。例となる実施形態では、切り替え方式は、２つかまたは３つの垂直方向に隣接する副画素コアの信号情報を組み合わせることを可能にする。

Description

本発明は、ビニング（ｂｉｎｎｉｎｇ）、すなわち物理的画像センサー画素の組合せを用いて２つの可能な画像解像度から１つを選択的に作成するように構成されるＣＭＯＳ画像センサーに関する。

垂直ビデオライン数および垂直ビデオライン当たりの水平画素数が異なる、多数のＨＤＴＶフォーマットが存在する。一般的なフォーマットは、７２０垂直ラインおよびライン当たり１２８０画素を有し、また１２８０×７２０とも呼ばれ、または１０８０垂直ラインおよびライン当たり１９２０画素を有し、また１９２０×１０８０とも呼ばれる。

これらの２つのＨＤＴＶフォーマットのどちらか１つを選択的に作成する能力を有するカメラは、それらの柔軟性のために好まれることもある。両方のフォーマットでビデオ信号を作成するために使用できる単一カメラは、コストを低減し、物流およびイベントの範囲の計画を簡略化することもある。

１０８０および７２０ラインの垂直解像度を切り替えることができるカメラは、現在一般的でない。この望ましい柔軟性を提供できるカメラは、非常にわずかしか存在せず、それは、特殊な従来型のＣＣＤイメージャを使用する。しかしながら、ＣＣＤイメージャは、ＣＭＯＳイメージャについては可能であるのと同じ機能性を１つのチップ上に備えるように製造することができない。

一般に、さまざまなビデオフォーマットでビデオを出力することを可能にするイメージャを提供するためのいくつかの方法が周知となっている。

周知の１つの解決策は、画像センサー上のいわゆる「関心領域」を修正する。この種類の画像センサーでは、画像センサー配列の中央部分だけが、読み出され、より低い解像度モードで使用される。この方法はまた、「トリミング」または「デジタルズーム」とも呼ばれる。その方法は、実際に読み出されたけれども、それらが関心領域の外側にあるので必要とされない画素を捨てることによって、または所望のビデオフォーマットで必要とされるそれらの画素だけを読み出すことによって実施される。実際に必要とされるそれらの画素だけを読み出すことの１つの恩恵は、最大可能フレームレートの増加である。しかしながら、視角が変えられて、同じレンズが、より「ズーム」または「テレ（tele）」のように振る舞い、広角焦点距離を提供できないようになる。この振る舞いはまた、「焦点距離増倍」または焦点距離の仮想伸長とも呼ばれ、すなわちレンズの焦点距離が、より高い解像度モードよりも低い解像度モードにおいて、より長くなる。この特性は、いわゆるデジタルズーミングと比較されることもあり、そこではより少数の実際の画素が、スクリーンまたはファインダーを満たすように使用される。さらに、得られる被写体までの同じ視角および距離について、被写界深度が変化する。例えば、同じレンズ口径、またはＦ数で同じ位置から撮影するが、しかし画像を所与の基準サイズに拡大することは、被写界深度の低減をもたらす。一方、同様に構成された場面を撮影すると、より小さい画像センサーほどその被写界深度が大きくなる。これは、写真家の所望の画像構成を変える可能性があるので、望ましくないと考えられる。さらに、レンズは、不必要に大きく、重い。また、他の手法に関する場合のように、より低い解像度フォーマットへ切り替えるとき、性能、例えばＳＮＲの向上がない。

別の周知の解決策は、画像がセンサーのより高い解像度を使用して得られた後、デジタル領域で走査変換を行うことである。ここでは、センサーＩＣから生じる画像は常に、同一の、より高い解像度フォーマットを有する。垂直スケーリング、すなわち垂直ライン数の低減は、イメージャの外部に実装されるデジタルフィルターによってなされる。同じように、関心領域は、場面を獲得した後、デジタル領域で選択されることもある。この手法では、イメージャのフレーム読み出し速度は、より高い解像度と比較して変わらず、それは、不都合と考えられることもある。さらに、システムの電力損失は、必要とされる処理に起因してより高いことになる。

さらに別の周知の解決策は、アナログ信号処理を使用して画像センサーチップの内部で走査変換を行うことである。画素セルのラインごとの読み出しプロセスの間に、異なるラインからの信号は、列読み出し回路で重みを付けられ、加算される。実際これは、垂直のフィルタリングおよびサンプリングレートを変換するプロセスを実施する。この種の走査変換の例は、特許文献１で見いだすことができる。

所望の解像度に応じて、多数のより小さな副画素を一緒にグループ化することもまた、周知である。このプロセスはまた、ビニングとも呼ばれる。この場合、イメージャ配列は、副画素と呼ばれるより小さい画素セルで、より多くのラインを有する。１０８０および７２０垂直ラインに適応できるカメラについては、完全な配列で２１６０ラインの副画素が、適していることもある。もし２つの垂直方向に隣接する副画素のグループが、組み合わされるならば、１０８０垂直ラインが、生じることになる。もし３つの垂直方向に隣接する副画素のグループが、組み合わされるならば、７２０垂直ラインが、生じることになる。

図１は、２つの異なる方法でグループ化可能な、副画素を有する画像センサーの詳細を図式的に示す。図では、画像センサーの６つの垂直方向に隣接する行および２つの水平方向に隣接する列が示されている。画像センサーは、前述したように、より多数の行および列、例えば２１６０の垂直方向に隣接する行を有することができる。

図の左側では、３つの副画素１のグループ２がそれぞれ形成される。グループは、周囲の枠および陰影パターンによって示されている。このモードでは、上で論じられた例となるビニングは、７２０垂直ラインをもたらすことになる。図の右側では、画像センサーの同じ６つの垂直方向に隣接する行および２つの水平方向に隣接する列が示されている。ここでは、２つの副画素１のそれぞれのグループ３が形成される。この場合もやはり、グループは、周囲の枠および陰影パターンによって示されている。このモードでは、上で論じられた例となるビニングは、１０８０垂直ラインとなりうる。

この解決策は、ＣＣＤ画像センサーに特に適しており、それは、少ない付加的な努力で実施できる。

特許文献２は、多様な画素信号を列ラインレベルで組み合わせることを可能にする関連したＣＭＯＳ画像センサーを示す。周知の実装形態は、結果として生じる信号を１つにまとめるより前に各画素に提供される個々の増幅器に起因する貧弱な線形性に悩まされることもある。

特許文献３は、２つ以上の画素がＦＥＴスイッチを介して接続できる光電子センサーを開示する。各画素は、電荷貯蔵のための専用の浮遊拡散領域および増幅器ならびに選択スイッチを含む。ＦＥＴスイッチは、フォトダイオードを直接接続する。この実装形態は、比較的高い回路複雑度を提示する。

特許文献４は、複数の画素を含むＣＭＯＳ画像センサーを開示し、各画素は、浮遊拡散領域を有し、多数の画素の浮遊拡散領域は、画素のビニングのためにスイッチを介して接続できる。周知の回路は、相対的に高い回路複雑度を提示し、それは、感光素子に利用できる領域を低減する。

特許文献５は、特許文献４に似たＣＭＯＳ画像センサーを開示するが、しかしスイッチを使用して浮遊拡散領域よりもむしろコンデンサを接続することを示唆する。この周知の回路もまた、比較的高い回路複雑度を提示し、低減した感光領域を有することもある。

したがって、副画素コア（ｃｏｒｅ）のグループをビニングできるＣＭＯＳイメージャを提供することは、望ましく、そのイメージャは、包括的シャッター機能性を維持しながら、画像が獲得される同じ有効領域を維持し、回路複雑度を低減しながら２つの異なる垂直解像度で画像を選択的に獲得することができる。

ＥＰ０７３０１３３０ 米国特許第７，０９１，４６６号明細書 欧州特許出願公開第１１０２３２３号明細書 国際公開第２００６／１３０５１８号パンフレット 欧州特許出願公開第１２７１９３０号明細書

本発明によれば、第１から第２の垂直解像度への変換、例えば１０８０から７２０ラインへの垂直走査変換は、より小さい副画素コアを使用することによって画像センサーチップ上で完全に実施され、その副画素コアは、スイッチトランジスタを介して電気的に組み合わせることができる。例となる実施形態では、切り替え方式は、２つかまたは３つの垂直方向に隣接する副画素コアの信号情報を組み合わせることを可能にする。

本発明のＣＭＯＳ画像センサーの実施形態は、ラインおよび列に配置される多数の画素セルを有する。各画素セルは、衝突光を電荷に変換する感光素子および第１の転送素子を有する。同じ列に連続して配置されるｍ画素セルの第１の転送素子は、露光の間にそれぞれのｍ感光素子に生成される電荷をｍ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するために配置される。

本発明のＣＭＯＳイメージャの発展形態では、同じ列に連続して配置されるｍ画素セルのグループの少なくとも１つの画素セルは、第２の転送素子を有する。ｎ画素セルの第２の転送素子は、ただしｎは、ｍに等しくないが、露光の間にそれぞれのｎ感光素子に生成される電荷をｎ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するために配置される。

本発明のＣＭＯＳイメージャの例となる実施形態では、同じ列に６つの連続する画素セルのグループの中で、中間の２つの連続する画素セルは、露光の間に対応する２つの感光素子に生成される電荷を対応する単一の電荷貯蔵素子へ転送するために第２の転送素子を提供される。

本発明のＣＭＯＳイメージャの先述の例となる実施形態の発展形態では、同じ列に連続して配置され、第２の転送素子を有さないｎ画素セルの第１の転送素子は、露光の間にそれぞれのｎ感光素子に生成される電荷をそれらが一部を形成するｍ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するために制御できる。本発明のＣＭＯＳイメージャの好ましい実施形態では、同じ列に６つの連続する画素セルのグループの中で、上部および底部の２つの連続する画素セルは、露光の間にそれぞれのｎ感光素子に生成される電荷を関連する単一の電荷貯蔵素子へ転送するために配置され、制御できる。

本発明のＣＭＯＳイメージャの発展形態では、リセット素子は、各感光素子を提供され、リセット素子は、感光素子をリセット電位に切り替え可能に接続するために配置される。

第１および第２の転送素子を有する本発明のＣＭＯＳイメージャのさらなる発展形態では、もしｍ画素セルが、第１の転送素子を使用して画像を得るために一緒に動作可能にグループ化されるならば、第２の転送素子は、第２の転送素子と関連する電荷貯蔵素子の対応するリセット素子を介して感光素子をリセット電位に接続するように制御可能であり、もしｎ画素セルが、第２の転送素子を使用して画像を得るために一緒に動作可能にグループ化されるならば、第１の転送素子は、第１の転送素子と関連する電荷貯蔵素子の対応するリセット素子を介して感光素子をリセット電位に接続するように制御可能である。

本発明のＣＭＯＳイメージャの別の発展形態では、電荷貯蔵素子の各々は、それぞれの電荷貯蔵素子をリセットするためにリセット素子を提供される。リセット素子は、電荷貯蔵素子をリセット電位に切り替え可能に接続する。

本発明のＣＭＯＳイメージャのさらに別の発展形態では、増幅器は、各それぞれの電荷貯蔵素子を提供される。スイッチ素子は、増幅器の出力を多様な読み出しラインの１つに接続するために各増幅器を提供され、各読み出しラインは、同じ列に配置される多重画素セルによって共有される。

電荷貯蔵素子は、チップ上に統合されるコンデンサ、浮遊拡散領域、バイアスもしくは非バイアスのＰＮドープ領域、または同様のものを含んでもよい。スイッチは、ＦＥＴトランジスタ、伝送ゲート、または同様のものを含んでもよい。感光素子は、フォトダイオード、フォトトランジスタ、および同様のものを含んでもよい。

好ましい実施形態では、例えば５−Ｔ、すなわち５トランジスタ画素構造の、２つまたは３つの副画素コアは、結合され、単一浮遊拡散領域は、２つまたは３つのフォトダイオードの各組に提供される。モードに応じて、結合された画素セルの転送ゲートは、２つかまたは３つのフォトダイオードをそれぞれの単一浮遊拡散領域に結合するために使用される。５−Ｔ画素セルを使用することは有利なことに、包括的シャッター機能性を可能にする。

本発明のＣＭＯＳイメージャの実施形態は、ラインおよび列に配置される多数の画素セルを有する。各画素セルは、衝突光を電荷に変換する感光素子および第１の転送素子を有する。同じ列に連続して配置されるｍ画素セルの第１の転送素子は、露光の間にそれぞれのｍ感光素子に生成される電荷をｍ画素セルのそれぞれのグループに提供される第１の単一の電荷貯蔵素子へ転送するために配置される。連続するｍ画素セルのグループの少なくとも１つの画素セルは、対応する感光素子に生成される電荷を連続するｎ画素セルのグループに提供される第２の単一の電荷貯蔵素子へ転送するために配置される第２の転送素子を有する。増幅器は、各それぞれの電荷貯蔵素子を提供され、スイッチ素子は、各増幅器を提供され、そのスイッチ素子は、増幅器の出力を多様な読み出しラインの１つに接続する。各読み出しラインは、同じ列に配置される多重画素セルによって共有される。上述のＣＭＯＳイメージャを二重解像度の読み出しモードで制御するための方法は、第１の解像度読み出しモードでは、
− 連続する少なくともｍ画素セルの感光素子をリセットするステップと、
− ＣＭＯＳ画像センサーを衝突光にさらすステップと、
− 露光の後、露光の間に蓄積される電荷をｍ画素セルのそれぞれのグループと関連するそれぞれの第１の単一の電荷貯蔵素子へ転送するために露光された画素セルの第１の転送素子を制御するステップと、
− 画素セルの露光されたグループに対応する信号を読み出すために増幅器の出力を読み出しラインに接続するために、電荷が転送された電荷貯蔵素子および増幅器と関連するスイッチ素子を制御するステップと、
− 読み出しの後、画素セルのそれぞれのグループｍと関連する電荷貯蔵素子をリセットするステップと
を含む。
第２の解像度読み出しモードでは、その方法は、
− 連続する少なくともｎ画素セルの感光素子をリセットするステップであって、ｎは、ｍに等しくない、ステップと、
− ＣＭＯＳ画像センサーを衝突光にさらすステップと、
− 露光の後、露光の間に蓄積される電荷をｎ画素セルのそれぞれのグループと関連するそれぞれの第２の単一の電荷貯蔵素子へ転送するために露光された画素セルの第２の転送素子を制御するステップと、
− 画素セルの露光されたグループに対応する信号を読み出すために増幅器の出力を読み出しラインに接続するために、電荷が転送された電荷貯蔵素子および増幅器と関連するスイッチ素子を制御するステップと、
− 読み出しの後、ｎ画素セルのそれぞれのグループと関連する電荷貯蔵素子をリセットするステップと
を含む。

その方法はさらに、第２の解像度読み出しモードでは、露光の後、露光の間に蓄積される電荷をｎ画素セルのそれぞれのグループと関連するそれぞれの第１の単一の電荷貯蔵素子へ転送するために第２の転送素子を有さない連続するｎ画素セルのグループの第１の転送素子を制御するステップを含んでもよい。

どちらの解像度読み出しモードでも相関二重サンプリングの機能性を実施するために、その方法はまた、
− 感光素子をリセットするステップの後および感光素子を露光するステップの前に、リセット条件に対応する電荷を画素セルのそれぞれのグループと関連するそれぞれの単一の電荷貯蔵素子へ転送するために連続する画素セルのそれぞれのグループの第１または第２の転送素子を制御するステップと、
− 画素セルの露光されないグループに対応する信号を読み出すために増幅器の出力を読み出しラインに接続するためにスイッチ素子を制御するステップと、
− 読み出しの後、電荷貯蔵素子をリセットするステップと
を含んでもよい。

包括的シャッター機能性を実施するために、その方法はさらに、ＣＭＯＳ画像センサーのすべての画素セルについてリセットするステップおよび転送ステップを本質的に同時に実行するステップを含んでもよい。

包括的シャッター機能性を実施する方法の発展形態では、すべての画素セルの感光素子は、露光の開始より前にリセット条件に保持される。露光時間が終わった後、画素セルのすべてのグループの第１または第２の転送素子は、露光の間に蓄積される電荷をそれぞれの関連する電荷貯蔵素子へ転送するために本質的に同時に制御される。

下記では、本発明は、添付の図面を参照して述べられることになる。図面では、
２つの異なる方法でグループ化できる副画素コアを有する画像センサーの詳細を図式的に示す図である。 ＣＭＯＳ画像センサーの一般的な５−Ｔ画素セルを示す図である。 第１の解像度モードでの本発明の第１の実施形態によるＣＭＯＳイメージャの詳細を示す図である。 第２の解像度モードでの本発明の第１の実施形態によるＣＭＯＳイメージャの詳細を示す図である。 第１の解像度モードでの本発明の第２の実施形態によるＣＭＯＳイメージャの詳細を示す図である。 第２の解像度モードでの本発明の第２の実施形態によるＣＭＯＳイメージャの詳細を示す図である。

図面では、類似の要素は、適切な場合には、同じ参照記号で参照される。

図１は、この明細書の従来技術の項で述べられており、再び言及しないこととする。

図２は、２つの一般に周知の５−Ｔすなわち５トランジスタＣＭＯＳイメージャ画素セル１０を示す。破線枠によって表示される画素セル１０の各々は、第１のスイッチまたは転送素子Ｔｂ０、Ｔｂ１およびリセットスイッチまたはリセット素子Ｔａ０、Ｔａ１を含む。スイッチまたは転送素子は、例えばＭＯＳトランジスタまたは伝送ゲートであってもよい。さらに、フォトダイオードＰＤ０、ＰＤ１が、画素セル１０の各々に提供される。リセット素子Ｔａ０、Ｔａ１は、共通制御ラインＧ＿Ｒｅｓｅｔによって制御され、露光より前にフォトダイオードＰＤ０、ＰＤ１をリセットするために配置される。すべてのフォトダイオードが同時にリセットできる場合には、包括的または同期的シャッター機能性を達成できる。第１の転送素子Ｔｂ０、Ｔｂ１は、露光の間にフォトダイオードＰＤ０、ＰＤ１によって収集される電荷をそれぞれの貯蔵素子Ｆ０、Ｆ１へ転送するために提供される。第１の転送素子Ｔｂ０、Ｔｂ１は、対応する制御ラインＣＴｂ０、ＣＴｂ１によって制御される。貯蔵素子Ｆ０、Ｆ１は、例えばイメージャチップに統合される浮遊拡散領域、またはコンデンサ（不図示）として実装されてもよい。貯蔵素子Ｆ０、Ｆ１は、リセット素子Ｒ０、Ｒ１によって初期状態にリセットでき、それは、対応する制御ラインＣＲ０、ＣＲ１によって制御される。リセット素子Ｒ０、Ｒ１は、貯蔵素子Ｆ０、Ｆ１をリセット電位に接続する。増幅器Ａ０、Ａ１は、貯蔵素子Ｆ０、Ｆ１に存在する電荷によって表わされる信号を増幅するために貯蔵素子Ｆ０、Ｆ１に接続される。増幅器Ａ０、Ａ１は、例えば、ソースフォロアー構成のトランジスタとして実装されてもよい。スイッチ素子Ｓｂ０、Ｓｂ１が、提供され、増幅器Ａ０、Ａ１の出力を共通列ラインＣＯＬに接続する。スイッチ素子Ｓ０、Ｓ１は、対応する制御ラインＣＳ０、ＣＳ１によって制御される。制御ラインＣＲ０、ＣＲ１、ＣＳ０、ＣＳ１およびＣＴｂ０、ＣＴｂ１は、画像センサーの画素の完全な行のための、または完全な行の一部分のための制御ラインの役割を果たしてもよい。

図３は、第１の解像度モードに従う本発明の第１の実施形態によるＣＭＯＳイメージャの詳細を示す。図では、ＣＭＯＳイメージャの６つの垂直方向に隣接する副画素コア１２、１３が示されている。第１の種類の副画素コア１２は、図２に示す画素と同じ方法で配置される、フォトダイオードＰＤＸおよび第１の転送素子ＴｂＸ、ならびにリセット素子ＴａＸ（Ｘは０から５の範囲内で、図面における垂直位置を表示する）を有する。しかしながら、第１の種類の２つの副画素コア１２の対の第１の転送素子ＴｂＸは、それぞれのフォトダイオードを副画素コア１２の各対に提供されるそれぞれの単一の電荷貯蔵素子ＦＸに切り替え可能に接続するように配置される。第２の種類の副画素コア１３は追加として、第２の転送素子Ｔｃ２、Ｔｃ３を有し、それらは、対応する第１の転送素子Ｔｂ２、Ｔｂ３と同様の方法でそれぞれのフォトダイオードＰＤ２、ＰＤ３に接続される。しかしながら、第２の種類の副画素コア１３の第２の転送素子Ｔｃ２、Ｔｃ３は、それぞれのフォトダイオードを第１の種類の副画素コア１２のそれぞれの隣接する対と関連する単一の電荷貯蔵素子ＦＸに切り替え可能に接続するように配置される。リセット素子ＴａＸは、包括的シャッター動作を可能にするために提供され、第１および第２の転送素子に似た転送ゲートとして実装されてもよい。さらに、リセット素子Ｒ０、Ｒ１、Ｒ２は、それぞれの関連するフォトダイオードで新たに生成される電荷を受け取るより前に電荷貯蔵素子Ｆ０、Ｆ１、Ｆ２を初期状態にリセットするために提供される。

第１の読み出しモードでは、第１の種類の２つの隣接する副画素コア１２のグループの第１の転送素子Ｔｂ０、Ｔｂ１およびＴｂ４、Ｔｂ５ならびに第２の種類の２つの隣接する副画素１３のグループの第１の転送素子Ｔｂ２、Ｔｂ３は、対応するフォトダイオードＰＤ０、ＰＤ１、ＰＤ２、ＰＤ３、ＰＤ４およびＰＤ５に衝突する光によって生成される電荷がそれぞれの電荷貯蔵素子Ｆ０、Ｆ１およびＦ２へ転送されるように制御される。第２の種類の副画素コア１３の第２の転送素子Ｔｃ２、Ｔｃ３は、それらが電荷を転送しないように制御される。より見やすいように、それぞれのグループ化された副画素コアは、異なる陰影を有する枠で示される。

図４は、図３と同じだが、第２の読み出しモードで副画素コアの異なるグループ化を表示する異なる陰影を持つ回路を示す。第２の読み出しモードでは、第１の種類の２つの隣接する副画素コア１２のグループの第１の転送素子Ｔｂ０、Ｔｂ１およびＴｂ４、Ｔｂ５は、第１の読み出しモードでと同じ方法で制御される。しかしながら、第２の種類の副画素コア１３の第１の転送素子Ｔｂ２、Ｔｂ３は、それらが電荷を転送しないように制御される。逆に、第２の種類の副画素コア１３の第２の転送素子Ｔｃ２、Ｔｃ３は、それらが、電荷を第１の種類の副画素コア１２のそれぞれの隣接するグループと関連する電荷貯蔵素子Ｆ０、Ｆ２へ転送するように制御される。

図３および４に示す例となるＣＭＯＳイメージャの構造は、画素の各列について３つの列ライン、すなわち、供給電圧、包括的リセットラインＧ＿Ｒｅｓｅｔおよび取得した信号を読み出すための列ＣＯＬ１２を必要とする。リセット素子Ｒ０、Ｒ１、Ｒ２を制御するための制御ラインは、それぞれの電荷貯蔵素子Ｆ０、Ｆ１、Ｆ２を個々にリセットすることを可能にすることが望ましいかどうかに応じて、個々の制御ラインまたは共有の制御ラインであってもよいことに留意すべきである。

いったんフォトダイオードＰＤ０、ＰＤ１、ＰＤ２に衝突する光によって生成される電荷が、それぞれの電荷貯蔵素子Ｆ０、Ｆ１Ｆ２へ転送されると、それらは、一般に周知の方法で増幅され、読み出される。この目的のために、増幅器Ａ０、Ａ１、Ａ２ならびにスイッチ素子Ｓ０、Ｓ１、Ｓ２が、提供される。

図５は、第１の解像度モードに係る本発明の第２の実施形態によるＣＭＯＳイメージャを示す。この実施形態では、すべての副画素コア１４は、同一であり、各フォトダイオードＰＤＸに接続される２つの転送素子ＴａＸ、ＴｂＸだけを有する。この場合もやはり、Ｘは、それぞれの素子の位置を表示するために使用される。２つの隣接する副画素コア１４のグループの転送素子ＴａＸは、それぞれのグループのフォトダイオードＰＤＸの対をそれぞれの単一の電荷貯蔵素子ＦａＸに切り替え可能に接続する。例えば、フォトダイオードＰＤ１およびＰＤ２は、転送素子Ｔａ０およびＴａ１を介して電荷貯蔵素子Ｆａ０に接続できる。リセット素子ＲａＸは、電荷貯蔵素子ＦａＸの各々と関連する。さらに、増幅器ＡａＸは、電荷貯蔵素子ＦａＸの各々を提供される。スイッチ素子ＳａＸは、増幅器ＡａＸの出力を列読み出しラインＣＯＬ０１に選択的に接続する。３つの連続する副画素コア１４のグループの転送素子ＴｂＸは、それぞれのグループのフォトダイオードＰＤＸの三つ組をそれぞれの単一の電荷貯蔵素子ＦｂＸに切り替え可能に接続する。例えば、フォトダイオードＰＤ０、ＰＤ１およびＰＤ２は、転送素子Ｔｂ０、Ｔｂ１およびＴｂ２を介して電荷貯蔵素子Ｆｂ０に接続できる。リセット素子ＲｂＸは、電荷貯蔵素子ＦｂＸの各々と関連する。さらに、増幅器ＡｂＸは、電荷貯蔵素子ＦｂＸの各々を提供される。スイッチ素子ＳｂＸは、増幅器ＡｂＸの出力を列読み出しラインＣＯＬ１２に選択的に接続する。列読み出しラインは、２つの読み出しモードの各々に使用されてもよく、すなわち、隣接する列のスイッチ素子ＳａＸおよびＳｂＸは、同じ列読み出しラインに接続されてもよいことに留意すべきである。リセットラインＲａＸおよび／またはＲｂＸは、所望の読み出しモードに応じて、個々にまたはグループで制御されてもよい。この実施形態では、各フォトダイオードは、２つの転送ゲートに接続され、すべての副画素コアは、同一であり、より良い全体の整列および整合を可能にし、均質なセンサーを提供する。

第１の読み出しモードでは、露光の後、２つの隣接する副画素コア１４のグループの転送素子ＴａＸは、対応するフォトダイオードＰＤＸに衝突する光によって生成される電荷がそれぞれの関連する電荷貯蔵素子ＦａＸへ転送されるように制御される。電荷貯蔵素子ＦａＸは、新たに生成される電荷を受け取るより前に、リセット素子ＲａＸを相応に制御することによってリセットされたことは、言うまでもない。電荷貯蔵素子ＦａＸに貯蔵される電荷に対応する信号の読み出しは、それぞれの電荷貯蔵素子ＦａＸと関連する増幅器ＡａＸおよびスイッチ素子ＳａＸを含む一般に周知の方法で行われる。第１の読み出しモードでは、フォトダイオードＰＤＸは、転送素子ＴｂＸおよびリセット素子ＲｂＸを相応に制御することによってリセットされる。第１の読み出しモードでのフォトダイオードＰＤＸのリセットの間に、電荷貯蔵素子ＦｂＸもまた、リセットされる。第１の読み出しモードでは、電荷貯蔵素子ＦｂＸと関連する増幅器ＡｂＸおよびスイッチ素子ＳｂＸは、使用されない。副画素コア１４を囲む枠の異なる陰影は、第１の読み出しモードでの隣接する副画素コア１４の対へのグループ化を表示する。

図６は、第２の解像度モードでの本発明の第２の実施形態によるＣＭＯＳイメージャを示す。図６は、図５と同じだが、第２の読み出しモードでの副画素コアの異なるグループ化を表示する異なる陰影を持つ回路を示す。第２の読み出しモードでは、露光の後、３つの連続する副画素コア１４のグループの転送素子ＴｂＸは、対応するフォトダイオードＰＤＸに衝突する光によって生成される電荷がそれぞれの関連する電荷貯蔵素子ＦｂＸへ転送されるように制御される。電荷貯蔵素子ＦｂＸは、新たに生成される電荷を受け取るより前に、リセット素子ＲｂＸを相応に制御することによってリセットされたことは、言うまでもない。電荷貯蔵素子ＦｂＸに貯蔵される電荷に対応する信号の読み出しは、それぞれの電荷貯蔵素子ＦｂＸと関連する増幅器ＡｂＸおよびスイッチ素子ＳｂＸを含む一般に周知の方法で行われる。第２の読み出しモードでは、フォトダイオードＰＤＸは、転送素子ＴａＸおよびリセット素子ＲａＸを相応に制御することによってリセットされる。第２の読み出しモードでのフォトダイオードＰＤＸのリセットの間に、電荷貯蔵素子ＦａＸもまた、リセットされる。第２の読み出しモードでは、電荷貯蔵素子ＦａＸと関連する増幅器ＡａＸおよびスイッチ素子ＳｂＸは、使用されない。副画素コア１４を囲む枠の陰影は、第２の読み出しモードでの連続する副画素コア１４の三つ組へのグループ化を表示する。

包括的シャッター動作は、それぞれの読み出しモードで副画素コアのそれぞれのグループ化の結果を読み出すために使用されない転送素子およびリセット素子を使用してフォトダイオードを同時にリセットすることによって達成される。

簡単な言葉を加え、上でさらに論じられた１０８０または７２０垂直ラインの２つの例となる解像度を使用すると、動作は、次の通りに述べることができる、すなわち、１０８０垂直ラインを読むときは、副画素の左側に配置される素子は、読み出しのために使用され、副画素の右側に配置される素子は、リセットおよび包括的シャッター機能性のために使用される。７２０垂直ラインを読むときは、副画素の右側に配置される素子は、読み出しのために使用され、副画素の左側に配置される素子は、リセットおよび包括的シャッター機能性のために使用される。

付加的エイリアシング成分が、補間アルゴリズム、その他から生成されないので、物理的副画素コアのグループ化は、どちらの解像度モードでも最良の画像品質を達成することを可能にする。さらに、信号対雑音比は、画像をトリミングすることと比較されるとき改善される。また、同じレンズ設定が、解像度モードに依存せずに使用されてもよく、視野、被写界深度および他の光学的特性は、両方の解像度モードで同じままである。その上さらに、より低い解像度フォーマットは、読み出されるべき画素数の低減に起因してより速いフレーム読み出しを可能にする。副画素コアのビニングは、どんなデジタル処理能力も有さないセンサーシステム、例えばアナログ出力だけを有するシステムのために有利に使用できる。さらに、設計実施は、画素レベルにおいてだけである。列回路ブロック、周辺部、タイミング制御は、変更されない。ＩＣの外部についてもまた、回路構成、信号処理、その他への変更は、必要とされない。

水平方向に隣接する画素のビニングは、列読み出し回路構成でまたはその後の処理ステップで行われてもよい。これは、実質的に正方形の出力画素を達成するために、多数の副画素コアを両方の方向、水平方向および垂直方向で組み合わせることを可能にする。実装形態に応じて、副画素の感光性領域は、完全に正方形ではなく、むしろ一般的な長方形を有してもよい。

Claims (8)

1. ラインおよび列に配置される多数の画素セルを有するＣＭＯＳ画像センサーであって、各画素セルは、衝突光を電荷に変換する感光素子ならびに第１の転送素子および第２の転送素子を有し、
   同じ列に連続して配置されるｍ画素セルの前記第１の転送素子は、露光の間にそれぞれのｍ感光素子において生成される電荷を、ｍ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するように配置され、
   同じ列に連続して配置されるｎ画素セルの前記第２の転送素子は、露光の間にそれぞれのｎ感光素子において生成される電荷を単一の電荷貯蔵素子へ転送するように配置され、
   ｍは、ｎに等しくない
   ことを特徴とするＣＭＯＳ画像センサー。
2. ｍ画素セルが一緒にグループ化される場合には、前記第２の転送素子は、前記感光素子を、前記関連する電荷貯蔵素子の対応するリセット素子を介してリセット電位に接続するように制御可能であり、
   ｎ画素セルが一緒にグループ化される場合には、前記第１の転送素子は、前記感光素子を前記関連する電荷貯蔵素子の対応するリセット素子を介してリセット電位に接続するように制御可能である
   ことを特徴とする請求項１に記載のＣＭＯＳイメージャ。
3. 前記電荷貯蔵素子の各々は、それぞれ、前記電荷貯蔵素子をリセットするためにリセット素子を備え、前記リセット素子は、前記電荷貯蔵素子の各々をリセット電位に切り替え可能に接続することを特徴とする前記請求項のいずれか１項に記載のＣＭＯＳイメージャ。
4. 増幅器は、各それぞれの電荷貯蔵素子を備え、スイッチ素子は、前記増幅器の出力を多数の読み出しラインのうちの１つに接続する各増幅器を備え、各読み出しラインは、同じ列に配置される多重画素セルによって共有されることを特徴とする前記請求項のいずれか１項に記載のＣＭＯＳイメージャ。
5. 二重解像度の読み出しモードでＣＭＯＳイメージャを制御するための方法であって、前記ＣＭＯＳイメージャは、ラインおよび列に配置される多数の画素セルを有し、各画素セルは、衝突光を電荷に変換する感光素子ならびに第１の転送素子および第２の転送素子を有し、
   同じ列に連続して配置されるｍ画素セルの前記第１の転送素子は、露光の間に前記それぞれのｍ感光素子において生成される電荷をｍ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するために配置され、同じ列に連続して配置されるｎ画素セルの前記第２の転送素子は、露光の間に前記それぞれのｍ感光素子において生成される電荷をｎ画素セルのそれぞれのグループに提供される単一の電荷貯蔵素子へ転送するために配置され、増幅器は、各それぞれの電荷貯蔵素子を備え、スイッチ素子は、各増幅器を提供され、そのスイッチ素子は、前記増幅器の出力を多様な読み出しラインの１つに接続し、各読み出しラインは、同じ列に配置される多重画素セルによって共有され、
   前記方法は、第１の解像度読み出しモードでは、
   連続するｍ画素セルのグループの前記感光素子をリセットするステップと、
   前記ＣＭＯＳ画像センサーを衝突光にさらすステップと、
   露光の後、露光の間に蓄積される電荷をｍ画素セルの前記それぞれのグループと関連する前記それぞれの単一の電荷貯蔵素子へ転送するために前記露光された画素セルの前記第１の転送素子を制御するステップと、
   画素セルの露光されたグループに対応する信号を読み出すために前記増幅器の出力を読み出しラインに接続するために、前記電荷が転送された前記それぞれの電荷貯蔵素子および前記増幅器と関連する前記スイッチ素子を制御するステップと、
   読み出しの後、画素セルのそれぞれのグループｍと関連する前記電荷貯蔵素子をリセットするステップと
   を含み、前記方法は、第２の解像度読み出しモードでは、
   連続するｎ画素セルのグループの前記感光素子をリセットするステップであって、ｎは、ｍに等しくない、ステップと、
   前記ＣＭＯＳ画像センサーを衝突光にさらすステップと、
   露光の後、露光の間に蓄積される電荷をｎ画素セルのそれぞれのグループと関連する前記それぞれの単一の電荷貯蔵素子へ転送するために前記露光された画素セルの前記第２の転送素子を制御するステップと、
   画素セルの露光されたグループに対応する信号を読み出すために前記増幅器の出力を読み出しラインに接続するために、前記電荷が転送された前記電荷貯蔵素子および前記増幅器と関連する前記スイッチ素子を制御するステップと、
   読み出しの後、ｎ画素セルのそれぞれのグループと関連する前記電荷貯蔵素子をリセットするステップと
   を含むことを特徴とする方法。
6. 前記第１の解像度読み出しモードまたは第２の解像度読み出しモードにおいて、
   前記感光素子をリセットするステップの後および前記感光素子を露光するステップの前に、前記リセット条件に対応する電荷を画素セルの前記それぞれのグループと関連する前記それぞれの電荷貯蔵素子へ転送するために連続する画素セルの前記それぞれのグループの前記第１の転送素子または第２の転送素子を制御するステップと、
   画素セルの露光されないグループに対応する信号を読み出すために前記増幅器の出力を読み出しラインに接続するために前記スイッチ素子を制御するステップと、
   読み出しの後、前記電荷貯蔵素子をリセットするステップと
   をさらに含むことを特徴とする請求項５に記載の方法。
7. 前記リセットするステップおよび前記転送ステップは、前記ＣＭＯＳ画像センサーのすべての画素セルについて本質的に同時に実行されることを特徴とする請求項６に記載の方法。
8. すべての画素セルの前記感光素子は、露光の開始より前にリセット条件に保持され、露光時間が終わった後、画素セルのすべてのグループの前記第１の転送素子または第２の転送素子は、露光の間に蓄積される前記電荷を前記それぞれの関連する電荷貯蔵素子へ転送するために本質的に同時に制御されることを特徴とする請求項５乃至７のうちのいずれか１項に記載の方法。

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