JP2011528851A - ウェハーレベルにおいて半導体をパッケージングするための方法 - Google Patents
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Abstract
半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法である。該方法は、半導体ウェハーの表面部分に配置される第１のリソグラフィ処理可能材料内に、デバイスを露出させるデバイス露出開口部と、デバイスのための電気接点パッドを露出させる電気接点パッド開口部とをリソグラフィによって形成すること、及び支持体をマウントすることを含み、その支持体の選択された部分の上に硬質の誘電体層が形成され、そのような硬質の誘電体層は第２のリソグラフィ処理可能材料を含み、そのような硬質の材料はデバイス露出開口部上に懸架され、第１のリソグラフィ処理可能材料内の電気接点パッド開口部上に配置される支持体の部分から除去される。該支持体は、第２のリソグラフィ処理可能材料から剥離され、除去され、第２のリソグラフィ処理可能材料は第１のリソグラフィ処理可能材料に結合されたままである。
【選択図】図１２
【選択図】図１２
Description
本発明は包括的には半導体をパッケージングする（すなわち、封入する）ための方法に関し、より詳細には、ウェハーレベルにおいて半導体をパッケージングする（すなわち、ウェハーレベルパッケージング）方法に関する。
当該技術分野において知られているように、これまでマイクロエレクトロニクス業界では、電気デバイスは、ウェハー上に製造され、その後、個々のチップにダイシングされる。その後、環境的及び機械的に保護するために、それらのベアチップは他の部品と共に組み合わされ、１つのパッケージにされる。商業用途では、それらのチップは一般的に、組み合わされてプラスチックパッケージにされる。一般的に電子機器がより過酷な環境に晒される軍事用途では、部品は一般的に気密モジュールに収容される。その後、そのようなパッケージ又はモジュールは回路基板及びシステム上でさらに組み合わされる。しかしながら、電子システムが進歩するのに応じて、構成要素及びサブシステムを小型化し、かつそのコストを削減しながら、機能を高める必要がある。
小型化し、かつコストを削減する１つの方法は、ウェハーレベルにおいてパッケージを作製し、その後、そのウェハーをダイシングして、パッケージングされた個々の半導体にすること（すなわち、ウェハーレベルパッケージング）である。ウェハーレベルパッケージを形成するために、数多くの方法が提案されてきた。ウェハーボンディングと呼ばれる１つの方法は、予めキャビティが形成されたウェハーをデバイスウェハー上にボンディングすることである。そのボンディングは、サーマルボンディング、接着又ははんだ接合を通じて成し遂げることができる。たとえば、非特許文献１及び非特許文献２を参照されたい。
しかしながら、この方法は、工程を著しく複雑にし、問題を引き起こす。サーマルボンディングは一般的に、４００℃を超える非常に高い温度において実行される。接着は、それよりも低い温度で実行することができるが、接着剤のガス抜きが問題である。それゆえ、ウェハーボンディングは、用途によっては、費用対効果がある適切な方法ではない。
別の手法は液晶ポリマー（ＬＣＰ）を使用することである。液晶ポリマーは、その電気的、機械的及び環境的特性が優れていることに起因して、最近になって、種々のパッケージング手法のための代表的な候補になってきた。その材料はロールの形で提供され、ウェハー上に薄膜として積層することができる。一般的な方法は、ＬＣＰの複数のスタックを用いることである。ＬＣＰの層内に個々の穴が形成され、それらの穴を通じてデバイス又はＦＥＴが露出するように、該穴はウェハー上に積層される。ＬＣＰのこの第１の層はキャビティの側壁を形成する。その後、ＬＣＰの第２の層がウェハー全体にわたって積層され、それにより、キャビティが密閉される。非特許文献３を参照されたい。ＬＣＰの単一のスタックを用いることもできるが、それでも、ウェハー上に積層する前に、材料上にキャビティが形成されなければならない。非特許文献４及び非特許文献５を参照されたい。上記の従来技術は、最初にキャビティ材料上にパターンを形成し、その後、デバイスウェハーにボンディングすることを含む。いくつかの不都合がある。第一に、これは複雑で、面倒な工程である。パターン形成及びウェハーボンディングの際にに極めて正確な位置合わせを確保しなければならない。第二に、位置合わせが難しいことに起因して、それらのキャビティは一般的に大きく、チップ全体を覆う。能動デバイス及び個々の受動部品だけを覆うキャビティを形成するほどの自由度はない。一般的に、キャビティが大きくなるほど、機械的な損傷を受ける危険性が大きくなるだけでなく、パッケージの環境的保護も劣化する。非特許文献６を参照されたい。従来の方法が抱えるこれらの問題は、パッケージの製造可能性及び性能を制限する。
小型化し、かつコストを削減することに加えて、ウェハーレベルパッケージは、従来のパッケージと同じレベルの環境的保護も提供する必要がある。それらのパッケージは一般的に、ＭＩＬ−ＳＴＤ−８８３Ｍｅｔｈｏｄ１０１４による漏れ検出試験及びＪＥＤＥＣ標準規格Ｎｏ．２２−Ａ１０１−Ｂによる湿度試験に合格することを要求される。デバイスを保護する１つの方法は、気密コーティングを塗布することによる。非特許文献７を参照されたい。しかし、特定の半導体デバイス上にコーティングを直に塗布することによって、性能が劣化するおそれがある。
別の方法はパッケージ自体を気密にすることである。一般的に、シリコン又はガラスを融合させるウェハーボンディング方法が気密性能を成し遂げることができる。ＬＣＰ及びＢＣＢのようなプラスチックパッケージは、ＭＩＬ−Ｓｔｄ８８３Ｍｅｔｈｏｄ１０１４によって規定されるような初期気密性試験に合格することはできるが、ガラス及び金属と比較したこれらの材料内の拡散速度に起因して、準気密とみなされる。非特許文献２及び非特許文献４を参照されたい。
マルチチップモジュールパッケージング手法では、チップ全体にわたって誘電体薄膜をスピニングするか、又は積層することによってチップがパッケージングされる。従来技術は、カプトンＥ、ＢＣＢ、ＳＰＩＥ等の種々の組み合わせを用いて行なわれてきた。非特許文献８を参照されたい。これは処理の複雑度を低減するが、能動デバイス上に空洞がないので、性能は劣化する。トランジスタの上に直に誘電体薄膜を堆積すると、寄生容量が増加することに起因して、一般的に性能が劣化する。マルチチップモジュールパッケージングは、ウェハーレベル手法ではなく、むしろチップレベルである。
別のウェハーレベルパッケージング手法では、個々のチップを覆うように、ＬＣＰ、ガラス等の異なる材料から形成されるキャップがウェハー上に置かれる。それらのキャップは、接着剤を用いて所定の位置に封止される。ここでも、これは、ピック・アンド・プレース工程によって個々のチップ上にキャップを配置する複雑な工程である。非特許文献９を参照されたい。
Rainer Pelzer、Herwig Kirchberger、Paul Kettner著「Wafer-to Wafer Bonding Techniques :From MEMS Packaging to IC Integration Applications」（6th IEEE International Conference on Electronic Packaging Technology 2005）
A. Jourdain、P. De Moor、S. Pamidighantam、H. A. C. Tilmans著「Investigation of the Hermeticity of BCB-Sealed Cavities For Housing RF-MEMS Devices」（IEEE Electronic Article, 2002）
Dane. C. Thompson、Manos M. Tentzeris、John Papapolymerou著「Packaging of MMICs in Multilayer of LCP Substrates」（IEEE Microwave and Wireless Components Letters, vol. 16, No. 7, July 2006）
Dane. C. Thompson、Nickolas Kinglsley、Guoan Wang、John Papapolymerou、Manos M. Tentzeris著「RF Characteristics of Thin Film Liquid Crystal Polymer (LCP) Packages for RF MEMS and MMIC Integration」（Microwave Symposium Digest, 2005 IEEE MTT-S International, 12-17 June 2005 Page(s): 4 pp.）
Mogan Jikang Chen、Anh-Vu H. Pham、Nicole Andrea Evers, Chris Kapusta、Joseph Iannotti、William Kornrumpf、John J. Maciel、Nafiz Karabudak著「Design and Development of a Package Using LCP for RF/Microwave MEMS Switches」（IEEE Transactions on Microwave Theory and Techniques, vol. 54, No. 11, Nov. 2006）
Aaron Dermarderosian著「Behavior of Moisture in Sealed Electronic Enclosures」（International IMAPS conference in San Diego, Oct of 2006）
M. D. Groner、S. M. George、R. S. Mclean及びP. F. Carcia著「Gas diffusion barriers on polymers using Al2O3 atomic layer deposition」（Applied Physics Letters, 88, 051907 (2006)）
Vikram B. Krishnamurthy、H. S. Cole、T. Sitnik-Nieters著「Use of BCB in High Frequency MCM Interconnects」（IEEE Transactions on Components, Packaging, and Manufacturing Technology-Part B, vol. 19, No.1, Feb. 1996）
George Riley著「Wafer Level Hermetic Cavity Packaging」（http://www.flipchips.com/tutorial43.html）
本発明によれば、半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法が提供される。該方法は、
前記表面部分に配置される第１のリソグラフィ処理可能材料内に、前記デバイスを露出させるデバイス露出開口部と、電気接点パッド開口部とをリソグラフィによって形成すること、及び
支持体をマウントすることであって、該支持体の選択された部分の上に第２のリソグラフィ処理可能材料から成る硬質の誘電体層が形成され、該硬質の材料は前記デバイス露出開口部（すなわち、キャビティ）上に懸架されると共に、前記材料内の前記電気接点パッド開口部から除去される、マウントすることを含む。
前記表面部分に配置される第１のリソグラフィ処理可能材料内に、前記デバイスを露出させるデバイス露出開口部と、電気接点パッド開口部とをリソグラフィによって形成すること、及び
支持体をマウントすることであって、該支持体の選択された部分の上に第２のリソグラフィ処理可能材料から成る硬質の誘電体層が形成され、該硬質の材料は前記デバイス露出開口部（すなわち、キャビティ）上に懸架されると共に、前記材料内の前記電気接点パッド開口部から除去される、マウントすることを含む。
１つの実施の形態では、前記第１のリソグラフィ処理可能材料及び前記第２のリソグラフィ処理可能材料は同じタイプの材料を含む。
１つの実施の形態では、前記第１のリソグラフィ可能材料及び前記第２のリソグラフィ可能材料はＢＣＢを含む。
１つの実施の形態では、 前記硬質の誘電体層を形成することは、
支持体上に前記第２のリソグラフィ処理可能材料を堆積すること、
前記第２の材料をリソグラフィ処理することであって、前記支持体上に前記第２のリソグラフィ処理可能材料の所望の領域を設け、該第２のリソグラフィ処理可能材料の不要な部分は前記支持体から除去される、リソグラフィ処理すること、
前記支持体上の前記第２のリソグラフィ処理可能材料の前記所望の領域を前記デバイス露出開口部上にマウントすることであって、前記デバイス露出開口部上の前記領域は、前記第２のリソグラフィ処理可能材料から、不要な部分が除去されたものである、該マウントすること、
前記第２のリソグラフィ処理可能材料の前記所望の領域を前記第１のリソグラフィ処理可能材料と結合すること、及び
前記第２のリソグラフィ処理可能材料を前記第１のリソグラフィ処理可能材料に結合したまま、前記支持体を除去することを含む。
支持体上に前記第２のリソグラフィ処理可能材料を堆積すること、
前記第２の材料をリソグラフィ処理することであって、前記支持体上に前記第２のリソグラフィ処理可能材料の所望の領域を設け、該第２のリソグラフィ処理可能材料の不要な部分は前記支持体から除去される、リソグラフィ処理すること、
前記支持体上の前記第２のリソグラフィ処理可能材料の前記所望の領域を前記デバイス露出開口部上にマウントすることであって、前記デバイス露出開口部上の前記領域は、前記第２のリソグラフィ処理可能材料から、不要な部分が除去されたものである、該マウントすること、
前記第２のリソグラフィ処理可能材料の前記所望の領域を前記第１のリソグラフィ処理可能材料と結合すること、及び
前記第２のリソグラフィ処理可能材料を前記第１のリソグラフィ処理可能材料に結合したまま、前記支持体を除去することを含む。
そのような方法によれば、前記第１のリソグラフィ処理可能材料に被着される前に、前記硬質の誘電体層の全画像形成（又はパターニング）工程が実行される。
本発明の別の特徴によれば、半導体ウェハーの表面部分に形成される半導体デバイス用のパッケージが提供される。そのパッケージは、
前記半導体ウェハーの前記表面部分に配置され、その中に前記デバイスを露出させる開口部と、電気接点パッドを露出させる開口部とを有する、第１のリソグラフィ処理可能なエッチング可能材料と；
支持体と；
前記支持体の選択された領域上に配置され、前記支持体の他の領域には存在しない第２のリソグラフィ処理可能なエッチング可能材料から成る硬質の誘電体層とを備え、
前記第２のリソグラフィ処理可能なエッチング可能材料から成るそのような硬質の誘電体層は、第１のリソグラフィ処理可能なエッチング可能材料に結合され、そのような硬質の材料は、前記デバイス露出開口部上に懸架され、前記支持体の前記他の領域は、前記第１のリソグラフィ処理可能なエッチング可能材料内の前記電気接点パッド開口部上に配置される。
前記半導体ウェハーの前記表面部分に配置され、その中に前記デバイスを露出させる開口部と、電気接点パッドを露出させる開口部とを有する、第１のリソグラフィ処理可能なエッチング可能材料と；
支持体と；
前記支持体の選択された領域上に配置され、前記支持体の他の領域には存在しない第２のリソグラフィ処理可能なエッチング可能材料から成る硬質の誘電体層とを備え、
前記第２のリソグラフィ処理可能なエッチング可能材料から成るそのような硬質の誘電体層は、第１のリソグラフィ処理可能なエッチング可能材料に結合され、そのような硬質の材料は、前記デバイス露出開口部上に懸架され、前記支持体の前記他の領域は、前記第１のリソグラフィ処理可能なエッチング可能材料内の前記電気接点パッド開口部上に配置される。
本明細書において記述される方法は、ＦＥＴの性能に影響を及ぼさないＢＣＢコーティングキャビティを開けるために開発された。基板レベルにおいて組み立てられるとき、ＩＩＩ−Ｖ ＭＭＩＣデバイスに、再びデバイス性能に影響を及ぼすコーティング又はアンダーフィルが塗布され、それにより性能を劣化させる、開けられているキャビティを埋める。
現在、塗布されるコーティングからデバイスＦＥＴを保護するために、１の空気誘電率を保持しながら、ＢＣＢ内に形成されるエアポケットを覆うか、エアポケットに蓋をするか、又はエアポケットを塞ぐ必要がある。これは、塗布されるコーティングがデバイスの性能に及ぼす影響を最小限に抑える。キャビティ内に形成される空隙の必要な高さは、トポロジ及び動作周波数に依存する。
当該業界において、ダイ全体を覆うことは一般的になりつつあるが、開けられているＩ／Ｏに容易に、直に又はワイヤボンディングで接続できるようにして、ＦＥＴ空洞だけを塞ぐための方法は、本発明者らが知る限りでは新規である。
新規の処理において、キャリアウェハーを容易に位置合わせし、除去する方法も検討される。
本発明の１つ又は複数の実施形態の細部が添付の図面及び以下の説明において述べられる。本発明の他の特徴、目的及び利点は、その説明及び図面、並びに特許請求の範囲から明らかになる。
種々の図面における類似の参照符号は類似の要素を指示する。
ここで図１を参照すると、半導体ウェハー１０が示されており、その表面部分、ここでは、上側表面部分に複数の半導体デバイス１２が形成されている。デバイス１２のうちの１つの例示的なデバイスが図２に示される。ここで、ウェハーは、たとえばＧａＡｓ又はＳｉＣウェハー１０であり、デバイスは、たとえば電界効果トランジスタ（ＦＥＴ）であり、図に示されるように、それぞれ伝送線路２０、２２を通じてボンディングパッド１６、１８に接続される。
次に、図３に示されるように、半導体ウェハー１０の上側表面部分上に、リソグラフィによって処理することができるエッチング可能材料３０が堆積される。ここで、たとえばリソグラフィによって処理することができるエッチング可能材料３０は、従来のリソグラフィ及びエッチング工程を用いてウェハー上で容易にパターニングされて、説明されるキャビティの側壁を形成することができる有機又は無機材料とすることができる。一実施形態では、優れた電気的特性を有する誘電体材料であるベンゾシクロブタン（ＢＣＢ）が用いられる。ＢＣＢは、誘電体コーティング、３Ｄ相互接続及びパッケージングに関する数多くの用途において用いられてきた。たとえば、Kenjiro Nishikawa、Suehiro Sugitani、Koh Inoue、Kenji Kamogawa、Tsuneo Tokumitsu、Ichihiko Toyoda、Masayoshi Tanaka著「A Compact V-Band 3-D MMIC Single-Chip Down-Converter Using Photosensitive BCB Dielectric Film」（IEEE Transactions on Microwave Theory and Techniques, vol. 47, No. 12, Dec. 1999）及びRainer Pelzer、Viorel Dragoi、Bart Swinnen、Philippe Soussan、Thorsten Matthias著「Wafer-Scale BCB Resist-Processing Technologies for High Density Integration and Electronic Packaging」（2005 International Symposium on Electronics Materials and Packaging, Dec. 11-14）を参照されたい。
ＢＣＢ材料３０は、全て従来の半導体製造装置を用いて液体として計量分配、回転塗布、露光、現像、及び硬化することができる。ＢＣＢは従来のフォトリソグラフィ技法によってパターニングすることができるので、フォトレジストと同じような位置合わせ公差及び限界寸法を達成することができる（膜厚によって制限される）。機械的な観点及び工程を簡単にする観点から、積層工程（ＬＣＰの場合の工程のような）よりもスピンオン工程が好ましい。スピンオン工程は、エアーブリッジのような機械的脆弱構造の場合に特に、ウェハーに対して導入される応力が小さく、複雑な回路トポロジ上でのセルフレベリングの能力が高い。
次に、図４に示されるように、デバイス１２及び接点パッド１６、１８上に配置される窓３５を有するマスク３１を用いて、材料３０がフォトリソグラフィによって処理される。ＢＣＢ材料３０の露出した部分が現像され、除去された後に、図５に示されるように、その中にデバイス１２を露出させるためのデバイス開口部３２及びその中に電気接点パッド１６、１８を露出させるための電気接点パッド開口部３４が生成される。
ＢＣＢ材料３０上にパターンが形成された後に、ＢＣＢ材料３０への良好な接着を有する機械的に強い、すなわち硬質の自立層４０を用いて、開口部又はキャビティ３２が封止される。より詳細には、第２のリソグラフィ処理可能材料４０から成る硬質の誘電体層４０が、形成された第１のリソグラフィ処理可能材料上に設けられ、そのような硬質の材料４０は材料３０内のデバイス露出開口部３２、３４（すなわち、キャビティ）上に懸架される。
ここでは、第１のリソグラフィ処理可能材料３０及び第２のリソグラフィ処理可能材料４０は同じタイプの材料を含む。この実施形態において、第１のリソグラフィ処理可能材料３０及び第２のリソグラフィ処理可能材料４０は、たとえば、ここでは、約１７マイクロメートルの厚みを有するＢＣＢを含む。
より詳細には、硬質の自立層４０の形成は、図６に示されるように、その上側表面上に、ここでは従来のリフトオフ材料（たとえば、ここでは、Shipley、Marlborough MAによって製造されるＬＯＬ１０００リフトオフ材料）から成るコーティング又は剥離層４４を配置された支持体又は基板４２、たとえば、ここでは、透明な石英又は薄いシリコン又は他の可撓性基板と、図に示されるように、剥離層４４上、ここでは、剥離層４４上に回転塗布される第２のリソグラフィ処理可能材料４０から成る層４０とを設けることによって開始される。
次に、図７を参照すると、図に示されるように、第２のリソグラフィ処理可能材料４０の選択されたマスクされない領域４０’を、フォトマスク５１内の開口部４５を通り抜けるように示されるＵＶ放射に露光することによって、第２のリソグラフィ処理可能材料、すなわち層４０がリソグラフィ処理される。こうして、図８に示されるように、その構造体を現像液に浸漬した後に、第２のリソグラフィ処理可能材料４０の露光されない部分４０”が支持体４２から除去される。このようにして、第２のリソグラフィ処理可能材料４０が設けられ、第２のリソグラフィ処理可能材料４０の所望の領域４０’は支持体４２上に残り、その不要な部分４０”は支持体４２から除去される。したがって、図８に示されるように、所望の領域４０’は、層４４及び支持体４２上にある島である。
次に、図９を参照すると、支持体４２上の第２のリソグラフィ処理可能材料が反転された後に、透明石英又は薄いシリコン又は他の可撓性基板に応じて、たとえば、ＩＲを利用するＥＶＧ−６２０アライナー／ボンダーのような従来の接点位置合わせツールを利用して、又は目視による位置合わせを利用して、図９に示されるように、図５に示される構造体と位置合わせされる。こうして、支持体上の第２のリソグラフィ処理可能材料の所望の領域４０が、デバイス露出開口部３２上にマウントされ、その後、加熱及び加圧され（図１０において矢印によって示される）、図１０に示されるように、第２のリソグラフィ処理可能材料４０の所望の領域が第１のリソグラフィ処理可能材料３０に結合される。次に、図１１において矢印によって示されるように、支持体４２が、たとえば、ここでは、Clariant、Somerville、NJ.によって製造されるＡＺ４００Ｋ現像剤を用いて、第２のリソグラフィ処理可能材料４０から剥離され、除去され、第２のリソグラフィ処理可能材料４０は第１のリソグラフィ処理可能材料３０に結合されたままである。
その後、たとえば、ウェハーの背面を薄くし、デバイスを個別の部分、ここではパッケージングされたチップにダイシングすることによって、その工程は従来通りに続けられる。
次に、保護されたデバイス１２は、図１２に示されるように、ワイヤボンディング５０及び最後の組立のための準備ができている。または、図１２に示される構造体には、反転して組み立てるために、図１３に示されるようにはんだボール５２が設けられる。
本発明の複数の実施形態が説明されてきた。たとえば、ＢＣＢ以外の、ＳＵ＿８のような材料を用いることができる。それにもかかわらず、本発明の精神及び範囲から逸脱することなく、種々の変更を加えることができることは理解されよう。したがって、他の実施形態は添付の特許請求の範囲の中にある。
Claims (9)
- 半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法であって、
前記半導体ウェハーの前記表面部分に配置される第１のリソグラフィ処理可能材料内に、前記デバイスを露出させるデバイス露出開口部と、前記デバイスのための電気接点パッドを露出させる電気接点パッド開口部とをリソグラフィによって形成すること、及び
支持体をマウントすることであって、該支持体の選択された部分の上に硬質の誘電体層が形成され、該硬質の誘電体層は第２のリソグラフィ処理可能材料を含み、該硬質の材料は前記デバイス露出開口部上に懸架されると共に、前記第１のリソグラフィ処理可能材料内の前記電気接点パッド開口部上に配置される前記支持体の部分から除去される、マウントすることを含む、半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法。 - 半導体ウェハーの表面部分に形成される半導体デバイス用のパッケージであって、
前記半導体ウェハーの前記表面部分上に配置され、前記デバイスを露出させるデバイス露出開口部と、前記デバイスのための電気接点パッドを露出させる電気接点パッド開口部とを有する、第１のリソグラフィ処理可能なエッチング可能材料と、
支持体と、
前記支持体の選択された領域上に配置され、前記支持体の他の領域には存在しない第２のリソグラフィ処理可能材料を含む硬質の誘電体層であって、該第２のリソグラフィ処理可能材料は前記第１のリソグラフィ処理可能なエッチング可能材料内の、前記デバイスを露出させる開口部上に懸架される、硬質の誘電体層とを備え、
前記支持体の前記他の領域は前記電気接点パッドを露出させる前記開口部上に配置される、半導体ウェハーの表面部分に形成される半導体デバイス用のパッケージ。 - 前記第１のリソグラフィによって処理可能なエッチング可能材料はＢＣＢである、請求項２に記載のパッケージ。
- 前記第２のリソグラフィによって処理可能なエッチング可能材料はＢＣＢである、請求項２に記載のパッケージ。
- 前記第２のリソグラフィによって処理可能なエッチング可能材料はＢＣＢである、請求項３に記載のパッケージ。
- 半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法であって、
前記表面部分に配置される第１のリソグラフィ処理可能材料内に、前記デバイスを露出させるデバイス露出開口部と、電気接点パッド開口部とをリソグラフィによって形成すること、並びに
前記形成された第１のリソグラフィ処理可能材料上に第２のリソグラフィ処理可能材料から成る硬質の誘電体層を形成することであって、
支持体上に前記第２のリソグラフィ処理可能材料を堆積すること、
前記第２の材料をリソグラフィ処理することであって、前記支持体上に前記第２のリソグラフィ処理可能材料の所望の領域を設け、該第２のリソグラフィ処理可能材料の不要な部分は前記支持体から除去される、リソグラフィ処理すること、
前記支持体上の前記第２のリソグラフィ処理可能材料の前記所望の領域を前記デバイス露出開口部上にマウントすることであって、前記デバイス露出開口部上の前記領域は、前記第２のリソグラフィ処理可能材料から、前記不要な部分が除去されたものである、マウントすること、及び
前記第２のリソグラフィ処理可能材料の前記所望の領域を前記第１のリソグラフィ処理可能材料とボンディングすること、及び
前記第２のリソグラフィ処理可能材料を前記第１のリソグラフィ処理可能材料にボンディングしたまま、前記支持体を除去することを含む、形成すること、を含む半導体ウェハーの表面部分に形成される複数の半導体デバイスをパッケージングするための方法。 - 前記第１のリソグラフィ処理可能材料及び前記第２のリソグラフィ処理可能材料は同じタイプの材料を含む、請求項６に記載の方法。
- 前記第１のリソグラフィ処理可能材料及び前記第１のリソグラフィ処理可能材料はＢＣＢを含む、請求項７に記載の方法。
- 前記硬質の誘電体層を形成することは、
支持体上に前記第２のリソグラフィ処理可能材料を堆積すること、
前記第２の材料をリソグラフィ処理することであって、前記支持体上に前記第２のリソグラフィ処理可能材料の所望の領域を設け、該第２のリソグラフィ処理可能材料の不要な部分は前記支持体から除去される、リソグラフィ処理すること、
前記支持体上の前記第２のリソグラフィ処理可能材料の前記所望の領域を前記デバイス露出開口部上にマウントすることであって、前記デバイス露出開口部上の前記領域は、前記第２のリソグラフィ処理可能材料から、不要な部分が除去されたものである、該マウントすること、
前記第２のリソグラフィ処理可能材料の前記所望の領域を前記第１のリソグラフィ処理可能材料と結合すること、及び
前記第２のリソグラフィ処理可能材料を前記第１のリソグラフィ処理可能材料に結合したまま、前記支持体を除去することを含む、請求項１に記載の方法。
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