JP2010530141A - ウェーハレベルにおいて半導体をパッケージするための方法 - Google Patents

ウェーハレベルにおいて半導体をパッケージするための方法 Download PDF

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Abstract

半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。該方法は、半導体ウェーハの表面部分の上に配置される材料内に、デバイスを露出させるデバイス露出開口部と、デバイスのための電気コンタクトパッドを露出させる電気コンタクトパッド開口部とをリソグラフィによって形成すること、形成された材料上に硬質の誘電体層をマウントすることであって、該硬質の材料は、材料内のデバイス露出開口部上に、且つ材料内の電気コンタクトパッド開口部上に懸架される、マウントすること、及び、デバイスの電気コンタクトパッド上に配置される硬質の誘電体層の部分の中に電気コンタクトパッド開口部を形成することを含み、硬質の誘電体層の他の部分は材料内のデバイス露出開口部上に懸架されたままである。
【選択図】図１０

Description

本発明は包括的には半導体をパッケージする（すなわち、封入する）ための方法に関し、より詳細には、ウェーハレベルにおいて半導体をパッケージするための方法（すなわち、ウェーハレベルパッケージング）に関する。
当該技術分野において知られているように、これまでマイクロエレクトロニクス業界では、電気デバイスは、ウェーハ上に形成され、その後、個々のチップにダイシングされる。その後、環境的及び機械的に保護するために、それらのベアチップは他の部品と共に１つのパッケージ内に組み合わされる。商業用では、それらのチップは一般的に、組み合わされてプラスチックパッケージに入れられる。一般的に電子機器がより過酷な環境に晒される軍事用では、部品は一般的に気密モジュールに収容される。その後、そのようなパッケージ又はモジュールはさらに、回路基板及びシステムに取り付けられる。しかしながら、電子システムが進歩するのに応じて、構成要素及びサブシステムを小型化し、且つそのコストを削減しながら、機能を高める必要がある。
小型化し、且つコストを削減する１つの方法は、ウェーハレベルにおいてパッケージを形成し、その後、そのウェーハをダイシングして、パッケージされた個々の半導体にすること（すなわち、ウェーハレベルパッケージング）である。ウェーハレベルパッケージを形成するために、数多くの方法が提案されてきた。１つの方法は、ウェーハボンディングと呼ばれ、デバイスウェーハ上に予めキャビティを形成し、ウェーハを接合することである。そのボンディングは、熱接合、接着又ははんだ接合を通して成し遂げることができる。たとえば、非特許文献１及び非特許文献２を参照されたい。
しかしながら、この方法は、工程を著しく複雑にし、問題を引き起こす。熱接合は一般的に、４００℃を超える非常に高い温度において実行される。接着は、それよりも低い温度で実行することができるが、接着剤のガス抜きが問題である。それゆえ、ウェーハボンディングは、用途によっては、適当でなく、費用対効果がある方法ではない場合がある。
別の手法は液晶ポリマー（ＬＣＰ）を使用することである。液晶ポリマーは、その電気的、機械的及び環境的特性が優れていることに起因して、最近になって、種々のパッケージング手法のための代表的な候補になってきた。その材料はロールの形で提供され、ウェーハ上に薄膜として積層することができる。一般的な方法は、ＬＣＰの複数のスタックを用いることである。ＬＣＰの層内に個別の穴が形成され、それらの穴を通してデバイス又はＦＥＴが露出するように、ウェーハ上に積層される。ＬＣＰのこの第１の層はキャビティの側壁を形成する。その後、ＬＣＰの第２の層がウェーハ全体にわたって積層され、それにより、キャビティが密閉される。非特許文献３を参照されたい。ＬＣＰの単一のスタックを用いることもできるが、それでも、ウェーハに積層する前に、材料上にキャビティが形成されなければならない。非特許文献４及び非特許文献５を参照されたい。上記の従来技術は、最初にキャビティ材料上にパターンを形成し、その後、デバイスウェーハに接合することを含む。いくつかの不都合がある。第一に、これは複雑で、面倒な工程である。パターン形成及びウェーハ接合時に極めて正確な位置合わせを確保しなければならない。第二に、位置合わせが難しいことに起因して、それらのキャビティは一般的に大きく、チップ全体を覆う。能動デバイス及び個々の受動部品だけを覆うキャビティを形成するほどの自由度はない。一般的に、キャビティが大きくなるほど、機械的な損傷を受ける危険性が大きくなるだけでなく、パッケージの環境的保護も劣化する。非特許文献６を参照されたい。従来の方法が抱えるこれらの問題は、パッケージの製造可能性及び性能を制限する。
小型化し、且つコストを削減することに加えて、ウェーハレベルパッケージは、従来のパッケージと同じレベルの環境的保護も提供する必要がある。それらのパッケージは一般的に、ＭＩＬ−ＳＴＤ−８８３Ｍｅｔｈｏｄ１０１４による漏れ検出試験及びＪＥＤＥＣ標準規格Ｎｏ．２２−Ａ１０１−Ｂによる湿度試験に合格することを要求される。デバイスを保護する１つの方法は、気密コーティングを塗布することによる。非特許文献７を参照されたい。しかし、特定の半導体デバイス上にコーティングを直に塗布することによって、性能が劣化するおそれがある。
別の方法はパッケージ自体を気密にすることである。一般的に、シリコン又はガラスを融合させるウェーハボンディング方法が気密性能を成し遂げることができる。ＬＣＰ及びＢＣＢのようなプラスチックパッケージは、ＭＩＬ−Ｓｔｄ８８３Ｍｅｔｈｏｄ１０１４によって規定されるような初期気密性試験に合格することはできるが、これらの材料内の拡散速度に起因して、ガラス及び金属に比べると気密に近いと言えるにすぎない。非特許文献２及び非特許文献４を参照されたい。
マルチチップモジュールパッケージング手法では、チップ全体にわたって誘電体薄膜を回転塗布するか、又は積層することによってチップがパッケージされる。従来技術は、カプトンＥ、ＢＣＢ、ＳＰＩＥ等の種々の組み合わせを用いて行なわれてきた。非特許文献８を参照されたい。これは処理を簡単にするが、能動デバイス上に空洞がないので、性能は劣化する。トランジスタの上に直に誘電体薄膜を堆積すると、寄生容量が増加することに起因して、一般的に性能が劣化する。マルチチップモジュールパッケージングは、ウェーハレベル手法ではなく、むしろチップレベルである。
別のウェーハレベルパッケージング手法では、個々のチップを覆うように、ＬＣＰ、ガラス等の異なる材料から形成されるキャップがウェーハ上に置かれる。それらのキャップは、接着剤を用いて所定の位置に封止される。ここでも、これは、ピック・アンド・プレース工程によって個々のチップ上にキャップを配置する複雑な工程である。非特許文献９を参照されたい。
Rainer Pelzer、Herwig Kirchberger、Paul Kettner著「Wafer-to Wafer Bonding Techniques :From MEMS Packaging to IC Integration Applications」（6th IEEE International Conference on Electronic Packaging Technology 2005） A. Jourdain、P. De Moor、S. Pamidighantam、H. A. C. Tilmans著「Investigation of the Hermeticity of BCB-Sealed Cavities For Housing RF-MEMS Devices」（IEEE Electronic Article, 2002） Dane. C. Thompson、Manos M. Tentzeris、John Papapolymerou著「Packaging of MMICs in Multilayer of LCP Substrates」（IEEE Microwave and Wireless Components Letters, vol. 16, No. 7, July 2006） Dane. C. Thompson、Nickolas Kinglsley、Guoan Wang、John Papapolymerou、Manos M. Tentzeris著「RF Characteristics of Thin Film Liquid Crystal Polymer (LCP) Packages for RF MEMS and MMIC Integration」（Microwave Symposium Digest, 2005 IEEE MTT-S International, 12-17 June 2005 Page(s): 4 pp.） Mogan Jikang Chen、Anh-Vu H. Pham、Nicole Andrea Evers, Chris Kapusta、Joseph Iannotti、William Kornrumpf、John J. Maciel、Nafiz Karabudak著「Design and Development of a Package Using LCP for RF/Microwave MEMS Switches」（IEEE Transactions on Microwave Theory and Techniques, vol. 54, No. 11, Nov. 2006） Aaron Dermarderosian著「Behavior of Moisture in Sealed Electronic Enclosures」（International IMAPS conference in San Diego, Oct of 2006） M. D. Groner、S. M. George、R. S. Mclean及びP. F. Carcia著「Gas diffusion barriers on polymers using Al2O3 atomic layer deposition」（Applied Physics Letters, 88, 051907 (2006)） Vikram B. Krishnamurthy、H. S. Cole、T. Sitnik-Nieters著「Use of BCB in High Frequency MCM Interconnects」（IEEE Transactions on Components, Packaging, and Manufacturing Technology-Part B, vol. 19, No.1, Feb. 1996） George Riley著「Wafer Level Hermetic Cavity Packaging」（http://www.flipchips.com/tutorial43.html）
本発明によれば、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法が提供される。該方法は、半導体ウェーハの表面部分の上に配置される材料内に、デバイスを露出させるデバイス露出開口部と、電気コンタクトパッド開口部とをリソグラフィによって形成すること、及び形成された材料上に硬質の誘電体層をマウントすることを含み、該硬質の材料は、材料内のデバイス露出開口部（少なくとも、キャビティ）上に、且つ材料内の電気コンタクトパッド開口部上に懸架される。
一実施の形態では、本方法は、デバイスの電気コンタクトパッド上に配置される硬質の誘電体層の部分の中に電気コンタクトパッド開口部を形成することを含み、硬質の誘電体層の他の部分は材料内のデバイス露出開口部上に懸架されたままである。
別の実施の形態では、硬質の材料を設けた後に、環境に対して強いコーティングを堆積することによって、そのパッケージの環境的な保護能力を高めることができる。こうして、それらのデバイスは気密と同様の性能を成し遂げることができるが、従来の気密パッケージのようにコストがかかることはなく、複雑にもならない。さらに、そのコーティングはデバイスを直に覆わないので、デバイスの性能劣化を避けることができる。
こうして、最初にキャビティ材料上にパターンを形成し、その後、デバイスウェーハに接合することから、工程が複雑であり、時間がかかるだけでなく、位置合わせという問題を抱え、キャビティのサイズが概ねチップ全体のサイズになるのではなく、本発明によれば、光によってパターニング可能であり、エッチング可能な材料を用いることによって、従来のフォトリソグラフィ技法を用いて、ウェーハにキャビティが形成される。こうして、そのような方法によれば、環境に対して強く、それでも最適な回路性能を保持するウェーハレベルパッケージを形成するための簡単で、費用対効果がある方法が提供される。
１つの実施の形態では、硬質の誘電体層にキャビティを形成し、リソグラフィによって形成されたウェーハ上のコーティングと接合するのを助けるために、ウェーハ、硬質の誘電体のいずれか一方、又は両方の上に、光によって処理可能な材料及び感光性エポキシレジスト（ベンゾシクロブテン（ＢＣＢ）及びＳＵ＿８等）から成る１つ又は複数の付加層が形成される。これらのコーティングは完全に、又は部分的に硬化して、コーティングを用いない場合に要求されるよりも低い積層圧及び温度において接着するのを助けることができる。これは、高温で処理することに起因して損傷する危険性がないように半導体デバイスを保護し、グランド／信号間隔を制御し、且つ／又はウェーハから誘電体までの高さの不均一性を補償するのを助ける。
本発明の別の特徴によれば、半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージが提供される。そのパッケージは、半導体ウェーハの表面部分の上に配置されるリソグラフィによって処理することができるエッチング可能材料であって、デバイスを露出させるためにその中にある開口部と、デバイスのための電気コンタクトパッドを露出させるためにその中にある電気コンタクトパッド開口部とを有する、リソグラフィによって処理可能なエッチング可能材料と、リソグラフィによって処理可能なエッチング可能材料の上にある硬質の誘電体層であって、そのような硬質の材料は、材料内のデバイス露出開口部上に懸架される、硬質の誘電体層とを備える。
本発明の１つ又は複数の実施形態の細部が添付の図面及び以下の説明において述べられる。本発明の他の特徴、目的及び利点は、その説明及び図面、並びに特許請求の範囲から明らかになる。
その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。 その内部にデバイスを有し、本発明に従ってパッケージされる半導体ウェーハを、そのようなパッケージングの一つの段階において示す図である。
種々の図面における類似の参照符号は類似の要素を指示する。
ここで図１を参照すると、半導体ウェーハ１０が示されており、その表面部分、ここでは、上側表面部分に複数の半導体デバイス１２が形成されている。デバイス１２のうちの１つの例示的なデバイスが図２に示される。ここで、ウェーハは、たとえばＧａＡｓウェーハ１０であり、デバイスは、たとえば電界効果トランジスタ（ＦＥＴ）であり、図に示されるように、それぞれ伝送線路２０、２２を通じてボンディングパッド１６、１８に接続される。
次に、図３に示されるように、半導体ウェーハ１０の上側表面部分上に、リソグラフィによって処理することができるエッチング可能材料３０が堆積される。ここで、たとえばリソグラフィによって処理することができるエッチング可能材料３０は有機又は無機材料とすることができ、それは、従来のリソグラフィ及びエッチング工程を用いてウェーハ上で容易にパターニングし、記載するキャビティの側壁を形成することができる。一実施形態では、優れた電気的特性を有する誘電体材料であるベンゾシクロブタン（ＢＣＢ）が用いられる。ＢＣＢは、誘電体コーティング、３Ｄ相互接続及びパッケージングに関する数多くの用途において用いられてきた。たとえば、Kenjiro Nishikawa、Suehiro Sugitani、Koh Inoue、Kenji Kamogawa、Tsuneo Tokumitsu、Ichihiko Toyoda、Masayoshi Tanaka著「A Compact V-Band 3-D MMIC Single-Chip Down-Converter Using Photosensitive BCB Dielectric Film」（IEEE Transactions on Microwave Theory and Techniques, vol. 47, No. 12, Dec. 1999）及びRainer Pelzer、Viorel Dragoi、Bart Swinnen、Philippe Soussan、Thorsten Matthias著「Wafer-Scale BCB Resist-Processing Technologies for High Density Integration and Electronic Packaging」（2005 International Symposium on Electronics Materials and Packaging, Dec. 11-14）を参照されたい。
ＢＣＢ材料３０は、全て従来の半導体製造装置を用いて液体として計量分配し、回転塗布し、露光し、現像し、硬化することができる。ＢＣＢは従来のフォトリソグラフィ技法によってパターニングすることができるので、フォトレジストと同じような位置合わせ許容範囲及び限界寸法を達成することができる（膜厚によって制限される）。機械的な観点及び工程を簡単にする観点から、積層工程（ＬＣＰの場合の工程のような）よりもスピンオン工程が好ましい。スピンオン工程は、エアーブリッジのような機械的に脆弱な構造の場合に特に、ウェーハに対して導入される応力が小さく、複雑な回路トポロジ上でのセルフレベリングの能力が高い。
次に、図４に示されるように、デバイス１２及びコンタクトパッド１６、１８上に配置される窓３５を有するマスク３１を用いて、材料３０がフォトリソグラフィによって処理される。ＢＣＢ材料３０の露出した部分が現像され、除去された後に、図５に示されるように、その中にデバイス１２を露出させるためのデバイス開口部３２及びその中に電気コンタクトパッド１６、１８を露出させるための電気コンタクトパッド開口部３４が生成される。
ＢＣＢ材料３０上にパターンが形成された後に、ＢＣＢ材料３０への良好な接着を有する機械的に強い、すなわち硬質の自立層４０を用いて、開口部又はキャビティ３２が封止される。層４０のための１つの材料はＬＣＰであり、それは図６に示されるように、ＢＣＢ材料３０上に積層されることができる。層４０がデバイス１２と直に接触しないように、材料３０は十分に厚くすべきである。その積層は、空気又は真空いずれかのキャビティ３２を作り出すように行なうことができる。
半導体デバイスにとって安全な処理温度においてＬＣＰをＢＣＢに接着するのが難しい場合には、図６Ａ及び図６Ｂに示されるＢＣＢ材料３１の薄い層をＬＣＰ材料４０上に回転塗布することができ、その後、良好な接着を達成するのに十分な温度において硬化させて、ウェーハ上のＢＣＢ材料３０に接合することができる。一般的に、異種の材料間よりも類似の材料間を接着させる方が容易である。
回路デバイス１２への電気的接続を形成するために、レーザアブレーションを用いて、ＬＣＰ材料４０及び／又はＢＣＢ材料３０の一部５４（図７）を除去し、ボンディングパッド１６、１８を露出させることができる。こうして、その工程は、デバイス１２の電気コンタクトパッド１６、１８上に配置される硬質の誘電体層４０の一部の中に電気コンタクトパッド開口部３２を形成し、硬質の誘電体層４０の他の部分５３は材料３０のデバイス開口部３２上に懸架されたままである。
ここで、図７に示されるように、ボンディングパッド１６、１８は、ワイヤボンディングのために露出したままにしておくことができる。さらに、図８に示されるように、その構造上に金属８０をめっきすることができ、そのような金属８０は、コンタクトパッド１６及び１８の露出した上側部分上の層４０及び材料３０内に形成される開口部の側壁上にも堆積される。
次に、図８に示されるように、付加的なコンタクト又は構造を得るために、金属８０をパターニングすることができる。次に、図１０に示されるように、環境に対して強いコーティング９０をウェーハ上に塗布し、パターニングして、気密モジュールに相当する環境的保護を与えることができる。その後、たとえば、ウェーハの背面を薄くして、デバイスを個々のチップ、ここではパッケージされるチップにダイシングすることによって、任意の従来の様式で工程が続けられる。
本発明の複数の実施形態が説明されてきた。たとえば、ＢＣＢ以外の、ＳＵ−８のような材料を用いることができる。それにもかかわらず、本発明の精神及び範囲から逸脱することなく、種々の変更を加えることができることは理解されよう。したがって、他の実施形態は添付の特許請求の範囲の中にある。

Claims (17)

  1. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記半導体ウェーハの前記表面部分の上に配置される材料内に、前記デバイスを露出させるデバイス露出開口部と、前記デバイスのための電気コンタクトパッドを露出させる電気コンタクトパッド開口部とをリソグラフィによって形成すること、及び
    前記形成された材料上に硬質の誘電体層をマウントすることを含み、該硬質の材料は、前記材料内の前記デバイス露出開口部上に、且つ前記材料内の前記電気コンタクトパッド開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  2. 前記方法は、前記デバイスの電気コンタクトパッド上に配置される前記硬質の誘電体層の部分の中に電気コンタクトパッド開口部を形成することを含み、前記硬質の誘電体層の他の部分は前記材料内の前記デバイス露出開口部上に懸架されたままである、請求項１に記載の方法。
  3. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記ウェーハの前記表面部分にわたって、リソグラフィによって処理可能なエッチング可能材料を堆積すること、
    前記半導体デバイス上にある前記材料の部分、及び前記デバイスのための電気コンタクトパッド上にある前記材料の部分にフォトリソグラフィによって開口部を形成すること、及び
    前記形成された材料上に硬質の誘電体層をマウントすることを含み、該硬質の材料は前記材料内の前記開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  4. 前記方法は、前記デバイスの電気コンタクト上に配置される前記硬質の誘電体層の部分の中に開口部を形成することを含み、前記硬質の誘電体層の他の部分は前記半導体デバイス上に懸架されたままである、請求項３に記載の方法。
  5. 半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージであって、
    前記半導体ウェーハの前記表面部分の上に配置されるリソグラフィによって処理可能なエッチング可能材料であって、前記デバイスを露出させるためにその中にある開口部と、前記デバイスのための電気コンタクトパッドを露出させるためにその中にある電気コンタクトパッド開口部とを有する、リソグラフィによって処理可能なエッチング可能材料と、
    前記リソグラフィによって処理可能なエッチング可能材料の上にある硬質の誘電体層であって、該硬質の材料は前記材料内の前記デバイス露出開口部上に懸架される、硬質の誘電体層とを備える、半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージ。
  6. 前記リソグラフィによって処理可能なエッチング可能材料はＢＣＢであり、前記硬質の材料は液晶ポリマーである、請求項５に記載のパッケージ。
  7. 前記リソグラフィによって処理可能なエッチング可能材料はＢＣＢであり、前記硬質の材料は液晶ポリマーである、請求項１に記載の方法。
  8. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記ウェーハの前記表面部分にわたって、リソグラフィによって処理可能なエッチング可能材料を堆積すること、
    前記半導体デバイス上にある前記材料の部分、及び前記デバイスのための電気コンタクトパッド上にある前記材料の部分にフォトリソグラフィによって開口部を形成すること、
    硬質の構造を形成することであって、該硬質の構造は、該硬質の構造の表面上に、前記リソグラフィによって処理可能なエッチング可能材料と同じ材料を含む層を有する、形成すること、及び、
    前記リソグラフィによって処理可能なエッチング可能材料上に前記硬質の構造の層をマウントすることを含み、該硬質の構造は、前記リソグラフィによって処理可能なエッチング可能材料内にある前記開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  9. 半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージであって、
    前記半導体ウェーハの前記表面部分の上に配置されるリソグラフィによって処理可能なエッチング可能材料であって、前記デバイスを露出させるためにその中にある開口部と、前記デバイスのための電気コンタクトパッドを露出させるためにその中にある電気コンタクトパッド開口部とを有する、リソグラフィによって処理可能なエッチング可能材料と、
    前記リソグラフィによって処理可能なエッチング可能材料と同じ材料を含む層を有する硬質の誘電体構造とを備え、前記層は前記リソグラフィによって処理可能なエッチング可能材料上に配置され、前記硬質の材料は前記材料内の前記デバイス露出開口部上に懸架される、半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージ。
  10. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記半導体ウェーハの前記表面部分の上に配置される材料内に、前記デバイスを露出させるデバイス露出開口部と、前記デバイスのための電気コンタクトパッドを露出させる電気コンタクトパッド開口部とをリソグラフィによって形成すること、及び
    前記形成された材料上に自立構造をマウントすることを含み、該自立構造は、前記材料内の前記デバイス露出開口部上に、且つ前記材料内の前記電気コンタクトパッド開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  11. 前記方法は、前記デバイスの電気コンタクトパッド上に配置される前記自立構造の部分の中に電気コンタクトパッド開口部を形成することを含み、前記自立構造の他の部分は前記材料内の前記デバイス露出開口部上に懸架されたままである、請求項１０に記載の方法。
  12. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記ウェーハの前記表面部分にわたって、リソグラフィによって処理可能なエッチング可能材料を堆積すること、
    前記半導体デバイス上にある前記材料の部分、及び前記デバイスのための電気コンタクトパッド上にある前記材料の部分にフォトリソグラフィによって開口部を形成すること、及び
    前記形成された材料上に自立構造をマウントすることを含み、該自立構造は前記材料内の前記開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  13. 前記方法は、前記デバイスの電気コンタクト上に配置される前記自立構造の部分の中に開口部を形成することを含み、前記自立構造の他の部分は前記半導体デバイス上に懸架されたままである、請求項１２に記載の方法。
  14. 半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージであって、
    前記半導体ウェーハの前記表面部分の上に配置されるリソグラフィによって処理可能なエッチング可能材料であって、前記デバイスを露出させるためにその中にある開口部と、前記デバイスのための電気コンタクトパッドを露出させるためにその中にある電気コンタクトパッド開口部とを有する、リソグラフィによって処理可能なエッチング可能材料と、
    前記リソグラフィによって処理可能なエッチング可能材料の上にある自立構造であって、該自立構造は前記材料内の前記デバイス露出開口部上に懸架される、自立構造とを備える、半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージ。
  15. 前記リソグラフィによって処理可能なエッチング可能材料はＢＣＢであり、前記自立構造は液晶ポリマーである、請求項１４に記載のパッケージ。
  16. 半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法であって、該方法は、
    前記ウェーハの前記表面部分にわたって、リソグラフィによって処理可能なエッチング可能材料を堆積すること、
    前記半導体デバイス上にある前記材料の部分、及び前記デバイスのための電気コンタクトパッド上にある前記材料の部分にフォトリソグラフィによって開口部を形成すること、
    自立構造を形成することであって、該自立構造は、該自立構造の表面上に、前記リソグラフィによって処理可能なエッチング可能材料と同じ材料を含む層を有する、形成すること、及び、
    前記リソグラフィによって処理可能なエッチング可能材料上に前記自立構造の層をマウントすることを含み、該自立構造は、前記リソグラフィによって処理可能なエッチング可能材料内にある前記開口部上に懸架される、半導体ウェーハの表面部分に形成される複数の半導体デバイスをパッケージするための方法。
  17. 半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージであって、
    前記半導体ウェーハの前記表面部分の上に配置されるリソグラフィによって処理可能なエッチング可能材料であって、前記デバイスを露出させるためにその中にある開口部と、前記デバイスのための電気コンタクトパッドを露出させるためにその中にある電気コンタクトパッド開口部とを有する、リソグラフィによって処理可能なエッチング可能材料と、
    前記リソグラフィによって処理可能なエッチング可能材料と同じ材料を含む層を有する自立構造とを備え、前記層は前記リソグラフィによって処理可能なエッチング可能材料上に配置され、前記自立構造は前記材料内の前記デバイス露出開口部上に懸架される、半導体ウェーハの表面部分に形成される半導体デバイスのためのパッケージ。
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