JP2011526042A - システムインターフェースへダイレクトアクセスするメモリマネージメントユニット - Google Patents
システムインターフェースへダイレクトアクセスするメモリマネージメントユニット Download PDFInfo
- Publication number
- JP2011526042A JP2011526042A JP2011516464A JP2011516464A JP2011526042A JP 2011526042 A JP2011526042 A JP 2011526042A JP 2011516464 A JP2011516464 A JP 2011516464A JP 2011516464 A JP2011516464 A JP 2011516464A JP 2011526042 A JP2011526042 A JP 2011526042A
- Authority
- JP
- Japan
- Prior art keywords
- physical address
- tlb
- address
- bit
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
Description
メモリマネージメントユニット(MMU)は、デジタルシグナルプロセッサのような任意のプロセッサに含まれる。図5〜9の一般的な図は、デバイスリソースにプロセッサのスレッド或いはマルチスレッドプロセッサのスレッドによって供給されるトランザクションリクエストによるインターフェースへのアクセスを管理するためのMMUに組み入れられる例示デバイスを示している。
ここに開示された発明のコンセプトの態様の上述した説明は、例証及び説明の目的のためにだけ示されたものであり、開示された正確な形でここに開示された発明のコンセプトを制限し或いは徹底的であることを意図していない。多くの変更及び適応は、ここに開示された発明のコンセプトの精神及び範囲から逸脱することなく、当業者にとって明らかである。
Claims (22)
- 複数のインターフェースの1つを指し示すビットを記憶するように構成されたストレージモジュールであって、前記ビットが物理アドレスレンジに関連付けられているストレージモジュールと、
前記物理アドレスレンジ内の物理アドレスを前記ビットに基づいて前記複数のインターフェースの前記1つに届けるように構成されたロジック回路と、
を備えたトランスレーションルックアサイドバッファ(TLB)。 - 前記ストレージモジュールは、アドレスデコーダから前記ビットを受け取るように構成されている
請求項1のTLB。 - 前記ストレージモジュールは、システムオンチップ(SOC)メモリマップストラッピングを用いて生成される前記ビットを受け取るように構成されている
請求項2のTLB。 - 前記ストレージモジュールは、前記TLBよりも大きなサイズを有する第2のTLBから前記ビットを受け取るように構成されている
請求項1のTLB。 - 前記TLBは、マイクロトランスレーションルックアサイドバッファ(μTLB)である
請求項4のTLB。 - 前記ストレージモジュールは、
前記物理アドレスに関連付けられたバーチャルアドレスを記憶するように構成されたコンテントアクセシブルメモリ(CAM)と、
前記ビット及び前記物理アドレスを記憶するように構成されたランダムアクセスメモリ(RAM)と、
を備える、請求項1のTLB。 - 前記ロジック回路は、
前記物理アドレスを指し示すように構成された前記CAMからのセレクタと、
前記RAMに関連付けられたマルチプレクサであって、前記セレクタ及び前記ビットに基づいて前記物理アドレスを届けるように構成されたマルチプレクサと、
を備える、請求項6のTLB。 - 前記TLBはポータブルコミュニケーションデバイス内に配置されている
請求項1のTLB。 - プロセッサスレッドからのトランザクションリクエストのための複数のインターフェースの1つを識別するビットを供給するように構成されたアドレスデコーダであって、前記ビットが物理アドレスレンジに関連付けられているアドレスデコーダと、
前記物理アドレスレンジ内の物理アドレスを前記ビットに関連付けるように構成されたストレージモジュールと、前記物理アドレスを前記ビットに基づいて前記複数のインターフェースの前記1つに届けるように構成されたロジック回路と、を備えた第1のトランスレーションルックアサイドバッファ(TLB)と、
を備えたメモリマネージメントユニット(MMU)。 - 前記アドレスデコーダは、システムオンチップ(SOC)メモリマップストラッピング及び前記物理アドレスを用いて前記ビットを決定するように構成されている
請求項9のMMU。 - 前記SOCメモリマップストラッピングは、プログラムされたロジックを備える
請求項10のMMU。 - 前記物理アドレス及び前記物理アドレスに関連付けられたバーチャルアドレスをエクセプションエンジンから受け取って前記物理アドレスを前記第1のTLBに供給するように構成された第2のTLBを
さらに備えた請求項9のMMU。 - 前記第2のTLBは、前記アドレスデコーダから前記ビットを受け取って前記物理アドレス及び前記ビットをエントリーに記憶するように構成されている
請求項12のMMU。 - 前記ストレージモジュールは、
前記物理アドレスに関連付けられたバーチャルアドレスを記憶するように構成されたコンテントアクセシブルメモリ(CAM)と、
前記ビット及び前記物理アドレスを記憶するように構成されたランダムアクセスメモリ(RAM)と、
を備える、請求項9のMMU。 - 前記ロジック回路は、
前記物理アドレスを指し示すように構成された前記CAMからのセレクタと、
前記RAMに関連付けられたマルチプレクサであって、前記セレクタ及び前記ビットに基づいて前記物理アドレスを届けるように構成されたマルチプレクサと、
を備える、請求項14のMMU。 - 前記MMUはポータブルコミュニケーションデバイス内に配置されている
請求項9のMMU。 - プロセッサスレッドからトランザクションリクエストを受け取ることであって、前記トランザクションリクエストがバーチャルアドレスを備えることと、
前記バーチャルアドレスに対応する物理アドレスを識別することと、
複数のインターフェースの1つを識別するビットを供給するためにシステムオンチップ(SOC)メモリマップストラッピングを用いて前記物理アドレスをデコードすることであって、前記ビットが物理アドレスレンジに関連付けられていることと、
前記物理アドレス及び前記ビットをマイクロトランスレーションルックアサイドバッファ(μTLB)に記憶することと、
前記μTLB内の前記バーチャルアドレスを識別することと、
前記物理アドレスを前記ビットに基づいて前記複数のインターフェースの前記1つに届けることであって、前記物理アドレスが前記物理アドレスレンジ内であることと、
を備えた方法。 - 前記物理アドレスをトランスレーションルックアサイドバッファ(TLB)に記憶することと、
前記物理アドレスを前記TLBから前記μTLBに供給することと、
をさらに備えた請求項17の方法。 - 前記物理アドレスを前記TLBから前記アドレスデコーダに供給することを、
をさらに備えた請求項18の方法。 - 前記TLBで前記ビットを受け取ることと、
前記物理アドレスを伴った前記ビットを前記TLBに記憶することと、
前記物理アドレスを伴った前記ビットを前記TLBから前記μTLBに供給することと、
をさらに備えた請求項18の方法。 - 前記μTLBが最初は前記バーチャルアドレスを含んでいないことを決定することと、
前記TLBが最初は前記バーチャルアドレスを含んでいないことを決定することと、
前記バーチャルアドレス及び前記物理アドレスを前記TLB内の少なくとも1つのエントリーに記憶することと、
をさらに備え、
前記物理アドレス及び前記ビットを前記μTLBに記憶することは、前記バーチャルアドレス、物理アドレス及び前記ビットを前記μTLB内の少なくとも1つのエントリーに記憶することを備える
請求項17の方法。 - 前記物理アドレスを前記ビットに基づいて前記複数のインターフェースの前記1つに届けることは、前記ビットを用いて前記物理アドレスが届けられる前記複数のインターフェースの前記1つを識別することを備える
請求項17の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/146,657 | 2008-06-26 | ||
US12/146,657 US9239799B2 (en) | 2008-06-26 | 2008-06-26 | Memory management unit directed access to system interfaces |
PCT/US2009/047795 WO2009158269A1 (en) | 2008-06-26 | 2009-06-18 | Memory management unit directed access to system interfaces |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014230935A Division JP6305905B2 (ja) | 2008-06-26 | 2014-11-13 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011526042A true JP2011526042A (ja) | 2011-09-29 |
JP5680533B2 JP5680533B2 (ja) | 2015-03-04 |
Family
ID=41010384
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011516464A Expired - Fee Related JP5680533B2 (ja) | 2008-06-26 | 2009-06-18 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
JP2014230935A Expired - Fee Related JP6305905B2 (ja) | 2008-06-26 | 2014-11-13 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
JP2016244451A Pending JP2017084389A (ja) | 2008-06-26 | 2016-12-16 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
Family Applications After (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014230935A Expired - Fee Related JP6305905B2 (ja) | 2008-06-26 | 2014-11-13 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
JP2016244451A Pending JP2017084389A (ja) | 2008-06-26 | 2016-12-16 | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット |
Country Status (7)
Country | Link |
---|---|
US (1) | US9239799B2 (ja) |
EP (1) | EP2307966A1 (ja) |
JP (3) | JP5680533B2 (ja) |
KR (3) | KR20140028151A (ja) |
CN (2) | CN102067092B (ja) |
TW (1) | TW201015320A (ja) |
WO (1) | WO2009158269A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6317048B1 (ja) * | 2015-04-15 | 2018-04-25 | クアルコム,インコーポレイテッド | バースト変換ルックアサイドバッファ |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5433349B2 (ja) * | 2009-08-27 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | データプロセッサ |
US8429378B2 (en) * | 2010-07-06 | 2013-04-23 | Qualcomm Incorporated | System and method to manage a translation lookaside buffer |
CN101950279B (zh) * | 2010-09-30 | 2012-09-19 | 华为技术有限公司 | 均衡数据信息流量的方法、总线系统和译码器 |
US9405700B2 (en) * | 2010-11-04 | 2016-08-02 | Sonics, Inc. | Methods and apparatus for virtualization in an integrated circuit |
KR101218684B1 (ko) | 2011-01-07 | 2013-01-21 | 엘지전자 주식회사 | 이동 단말기 및 이동 단말기의 데이터 출력 방법 |
WO2013101168A1 (en) * | 2011-12-30 | 2013-07-04 | Intel Corporation | Translation lookaside buffer for multiple context compute engine |
US10037228B2 (en) * | 2012-10-25 | 2018-07-31 | Nvidia Corporation | Efficient memory virtualization in multi-threaded processing units |
US9043612B2 (en) * | 2013-03-12 | 2015-05-26 | International Business Machines Coropration | Protecting visible data during computerized process usage |
US9645934B2 (en) * | 2013-09-13 | 2017-05-09 | Samsung Electronics Co., Ltd. | System-on-chip and address translation method thereof using a translation lookaside buffer and a prefetch buffer |
US9268694B2 (en) | 2013-09-26 | 2016-02-23 | Cavium, Inc. | Maintenance of cache and tags in a translation lookaside buffer |
US9208103B2 (en) | 2013-09-26 | 2015-12-08 | Cavium, Inc. | Translation bypass in multi-stage address translation |
US9639476B2 (en) | 2013-09-26 | 2017-05-02 | Cavium, Inc. | Merged TLB structure for multiple sequential address translations |
US9645941B2 (en) | 2013-09-26 | 2017-05-09 | Cavium, Inc. | Collapsed address translation with multiple page sizes |
US9417656B2 (en) * | 2014-01-09 | 2016-08-16 | Netronome Systems, Inc. | NFA byte detector |
US10331569B2 (en) | 2016-01-05 | 2019-06-25 | Friday Harbor Llc | Packet router buffer management |
US10120812B2 (en) * | 2016-02-03 | 2018-11-06 | Nutanix, Inc. | Manipulation of virtual memory page table entries to form virtually-contiguous memory corresponding to non-contiguous real memory allocations |
US20190087351A1 (en) * | 2017-09-20 | 2019-03-21 | Qualcomm Incorporated | Transaction dispatcher for memory management unit |
CN111221465B (zh) * | 2018-11-23 | 2023-11-17 | 中兴通讯股份有限公司 | Dsp处理器、系统以及外部存储空间访问方法 |
WO2020168522A1 (zh) * | 2019-02-21 | 2020-08-27 | 华为技术有限公司 | 一种片上系统、访问命令的路由方法及终端 |
KR20220032808A (ko) | 2020-09-08 | 2022-03-15 | 삼성전자주식회사 | 프로세싱-인-메모리, 메모리 액세스 방법 및 메모리 액세스 장치 |
WO2022119704A2 (en) * | 2020-12-03 | 2022-06-09 | Rambus Inc. | Dynamically configurable memory error control schemes |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1091526A (ja) * | 1996-06-25 | 1998-04-10 | Sun Microsyst Inc | 遠隔アドレス空間におけるデータ・アクセスを支援する補助変換索引バッファ |
JP2005310072A (ja) * | 2004-04-26 | 2005-11-04 | Matsushita Electric Ind Co Ltd | アドレス変換装置、及びメモリアクセス方法 |
JP2006522385A (ja) * | 2003-05-09 | 2006-09-28 | インテル・コーポレーション | マルチスレッドのコンピュータ処理を提供する装置および方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63188251A (ja) * | 1987-01-31 | 1988-08-03 | Toshiba Corp | アドレス変換方式 |
US5386527A (en) | 1991-12-27 | 1995-01-31 | Texas Instruments Incorporated | Method and system for high-speed virtual-to-physical address translation and cache tag matching |
US5784706A (en) * | 1993-12-13 | 1998-07-21 | Cray Research, Inc. | Virtual to logical to physical address translation for distributed memory massively parallel processing systems |
JP3133732B2 (ja) * | 1998-11-25 | 2001-02-13 | 甲府日本電気株式会社 | マルチスレーブバスラインシステム及びシリアル転送方法 |
JP2001034537A (ja) | 1999-07-23 | 2001-02-09 | Toshiba Corp | アドレス変換回路 |
US6412043B1 (en) | 1999-10-01 | 2002-06-25 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
JP2002132581A (ja) * | 2000-10-25 | 2002-05-10 | Mitsubishi Electric Corp | メモリ管理機構 |
DE10127198A1 (de) | 2001-06-05 | 2002-12-19 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Ermitteln einer physikalischen Adresse aus einer virtuellen Adresse unter Verwendung einer hierarchischen Abbildungsvorschrift mit komprimierten Knoten |
US6944785B2 (en) | 2001-07-23 | 2005-09-13 | Network Appliance, Inc. | High-availability cluster virtual server system |
US7433948B2 (en) | 2002-01-23 | 2008-10-07 | Cisco Technology, Inc. | Methods and apparatus for implementing virtualization of storage within a storage area network |
GB2386441B (en) * | 2002-03-12 | 2006-09-27 | Advanced Risc Mach Ltd | Bus interface selection by page table attributes |
GB2396930B (en) * | 2002-11-18 | 2005-09-07 | Advanced Risc Mach Ltd | Apparatus and method for managing access to a memory |
US20040128574A1 (en) * | 2002-12-31 | 2004-07-01 | Franco Ricci | Reducing integrated circuit power consumption |
US6912644B1 (en) * | 2003-03-06 | 2005-06-28 | Intel Corporation | Method and apparatus to steer memory access operations in a virtual memory system |
US7685365B2 (en) | 2004-09-30 | 2010-03-23 | Intel Corporation | Transactional memory execution utilizing virtual memory |
US7426626B2 (en) * | 2005-08-23 | 2008-09-16 | Qualcomm Incorporated | TLB lock indicator |
JP5300407B2 (ja) * | 2008-10-20 | 2013-09-25 | 株式会社東芝 | 仮想アドレスキャッシュメモリ及び仮想アドレスキャッシュ方法 |
-
2008
- 2008-06-26 US US12/146,657 patent/US9239799B2/en active Active
-
2009
- 2009-06-18 JP JP2011516464A patent/JP5680533B2/ja not_active Expired - Fee Related
- 2009-06-18 CN CN200980123384.3A patent/CN102067092B/zh active Active
- 2009-06-18 EP EP09770803A patent/EP2307966A1/en not_active Ceased
- 2009-06-18 KR KR1020147004572A patent/KR20140028151A/ko not_active Application Discontinuation
- 2009-06-18 CN CN201110404821.8A patent/CN102591801B/zh active Active
- 2009-06-18 WO PCT/US2009/047795 patent/WO2009158269A1/en active Application Filing
- 2009-06-18 KR KR1020117001612A patent/KR20110031350A/ko active IP Right Grant
- 2009-06-18 KR KR1020157024375A patent/KR20150109490A/ko not_active Application Discontinuation
- 2009-06-26 TW TW098121707A patent/TW201015320A/zh unknown
-
2014
- 2014-11-13 JP JP2014230935A patent/JP6305905B2/ja not_active Expired - Fee Related
-
2016
- 2016-12-16 JP JP2016244451A patent/JP2017084389A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH1091526A (ja) * | 1996-06-25 | 1998-04-10 | Sun Microsyst Inc | 遠隔アドレス空間におけるデータ・アクセスを支援する補助変換索引バッファ |
JP2006522385A (ja) * | 2003-05-09 | 2006-09-28 | インテル・コーポレーション | マルチスレッドのコンピュータ処理を提供する装置および方法 |
JP2005310072A (ja) * | 2004-04-26 | 2005-11-04 | Matsushita Electric Ind Co Ltd | アドレス変換装置、及びメモリアクセス方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6317048B1 (ja) * | 2015-04-15 | 2018-04-25 | クアルコム,インコーポレイテッド | バースト変換ルックアサイドバッファ |
Also Published As
Publication number | Publication date |
---|---|
JP2015072696A (ja) | 2015-04-16 |
JP6305905B2 (ja) | 2018-04-04 |
JP2017084389A (ja) | 2017-05-18 |
TW201015320A (en) | 2010-04-16 |
US9239799B2 (en) | 2016-01-19 |
EP2307966A1 (en) | 2011-04-13 |
KR20140028151A (ko) | 2014-03-07 |
KR20110031350A (ko) | 2011-03-25 |
CN102591801A (zh) | 2012-07-18 |
CN102067092A (zh) | 2011-05-18 |
WO2009158269A1 (en) | 2009-12-30 |
US20090327647A1 (en) | 2009-12-31 |
CN102067092B (zh) | 2014-02-12 |
KR20150109490A (ko) | 2015-10-01 |
JP5680533B2 (ja) | 2015-03-04 |
CN102591801B (zh) | 2015-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6305905B2 (ja) | システムインターフェースへダイレクトアクセスするメモリマネージメントユニット | |
US7636810B2 (en) | Method, system, and apparatus for memory compression with flexible in-memory cache | |
US8429378B2 (en) | System and method to manage a translation lookaside buffer | |
JP4173192B2 (ja) | メモリバンクを動的に管理する方法及び装置 | |
US20110283071A1 (en) | Dynamically Configurable Memory System | |
KR101252744B1 (ko) | 캐시(cache) 라인 대체를 위한 시스템들 및 방법들 | |
US20140258674A1 (en) | System-on-chip and method of operating the same | |
US9146879B1 (en) | Virtual memory management for real-time embedded devices | |
KR101768828B1 (ko) | 메모리 물리 어드레스 조회 방법 및 장치 | |
US8117420B2 (en) | Buffer management structure with selective flush | |
US20170024145A1 (en) | Address translation and data pre-fetch in a cache memory system | |
JP2015043235A (ja) | データ値を変換して記憶するための命令を用いた代理メモリアクセスエージェントの構成 | |
US20050246502A1 (en) | Dynamic memory mapping |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121127 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130226 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130305 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130430 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130509 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130625 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20141113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150107 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5680533 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |