JP2011512030A - 複数の磁区を含む磁気トンネル接合セル - Google Patents

Abstract

特定の実施形態において、基板（４９０）の表面に対して実質的に垂直に延びる複数の側壁（１１０、１１２、１１４）を有する磁気トンネル接合（ＭＴＪ）セルを含むＭＴＪ構造（１００）が開示される。前記複数の側壁の各々は、一意の磁区を保持するための自由層（１０６）を含む。前記一意の磁区の各々は、デジタル値を格納するために好適する。
【選択図】図１

Description

本開示は、概して、複数の磁区を含む磁気トンネル接合セルに関するものである。

概して、携帯式の計算デバイス及び無線通信デバイスが広範囲にわたって採用されることで、高密度及び低電力の非揮発性メモリの需要が高くなっている。プロセス技術の向上に伴い、磁気トンネル接合（ＭＴＪ）素子に基づいて磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）を製造することが可能になってきている。伝統的なスピントルクトンネル（ＳＴＴ）接合素子は、典型的に、平らなスタック構造として形成される。該素子は、典型的に、単一の磁区を有する二次元の磁気トンネル接合（ＭＴＪ）セルを有する。ＭＴＪセルは、典型的に、固定された磁気層と、バリア層（すなわち、トンネル酸化物層）と、自由磁気層とを含み、ビット値は、自由磁気層及び反強磁性層内において誘導される磁場によって表される。固定された磁気層によって保持（ｃａｒｒｙ）される固定磁場の方向に対する自由層の磁場の方向がビット値を決定する。

従来においては、ＭＴＪ素子を用いてデータ密度を向上させるために、一技法は、より多くのＭＴＪ素子をより小さい面積内に入れるためにＭＴＪ素子のサイズを小さくすることを含む。しかしながら、ＭＴＪ素子のサイズは、製造技術の臨界寸法（ＣＤ）によって制限される。他の技法は、単一のＭＴＪ素子において複数のＭＴＪ構造を形成することを含む。例えば、一例においては、第１の固定層と、第１のトンネルバリアと、第１の自由層とを含む第１のＭＴＪ構造が形成される。誘電体層が第１のＭＴＪ構造上に形成され、その誘電体層の頂部上に第２のＭＴＪ構造が形成される。該構造は、Ｘ−Ｙ方向において記憶密度を増大させ、Ｚ方向においてメモリアレイのサイズを大きくする。残念なことに、該構造は、セル当たり１ビットのみを格納し、このため、Ｘ−Ｙ方向におけるデータ密度は、Ｚ方向における面積及び製造コストの増大を犠牲にして増大される。さらに、該構造は、配線トレースのルーティングの複雑さを増大させる。従って、各々のＭＴＪセルの回路面積を増大させることなしにより大きい記憶密度を有し及びプロセス技術に応じてスケーリング（ｓｃａｌｅ）することが可能な改良されたメモリデバイスが必要である。

特定の実施形態において、基板の表面に対して実質的に垂直に延びる複数の側壁（ｓｉｄｅｗａｌｌ）を有する磁気トンネル接合（ＭＴＪ）セルを含むＭＴＪ構造が開示される。前記複数の側壁の各々は、一意の磁区を保持するための自由層を含む。前記一意の磁区の各々は、格納されたデジタル値を表すために好適する。

他の特定の実施形態においては、複数の側壁を有する磁気トンネル接合（ＭＴＪ）セルを含むＭＴＪ構造が開示される。前記複数の側壁は、第１のデータビットを格納するための第１の磁区を保持するための第１の自由層を有する第１の側壁を含み及び第２のデータビットを格納するための第２の磁区を保持するための第２の自由層を有する第２の側壁を含む。

さらに他の特定の実施形態においては、磁気ランダムアクセスメモリ（ＭＲＡＭ）は、磁気トンネル接合（ＭＴＪ）セルのアレイを含む。前記ＭＴＪセルの各々は、複数の側壁を含む。前記複数の側壁の各々は、デジタル値を格納するために好適する各々の独立した磁区を保持するための自由層を含む。

前記磁気トンネル接合（ＭＴＪ）素子の実施形態によって提供される１つの特定の利点は、複数のデータビットを単一のＭＴＪセルにおいて格納可能なことである。例えば、各ＭＴＪセル内おいて最大で１６の論理状態を表すために用いることができる最大で４つのデータビットを格納するように単一のＭＴＪセルを構成することができる。

提供される他の特定の利点は、前記多ビットのＭＴＪセルはプロセス技術に応じてスケーリングすることができ、前記ＭＴＪセルのサイズが小さくなったときでも１つのＭＴＪセルにおける複数のビットを可能にする。

提供されるさらなる他の特定の利点は、ＭＴＪセルは、データビットを格納するための複数の独立した磁区を含むことができることである。特定の実施形態においては、前記ＭＴＪセルは、（基板の平らな表面から垂直に延びる）１つ以上の側壁を含むことができ、前記１つ以上の側壁の各々は、データビットを格納するための一意の側部（ｌａｔｅｒａｌ）磁区を保持する。さらに、前記ＭＴＪセルは、他のデータビットを格納するための水平の磁区を含む底壁を含むことができる。概して、前記ＭＴＪセルは、１つ、２つ又は３つの側壁を含むことができる。特定の例においては、前記ＭＴＪセルは、４つの側壁と、底壁と、を含むことができる。一側壁例においては、側壁は、制限なしにあらゆる側に配置することができる。二側壁例においては、側壁は、反対側又は隣接側に配置することができる。

提供されるさらなる他の特定の利点は、前記ＭＴＪセルは、前記ＭＴＪセル内のその他の磁区に格納されたデータを変更することなしに書き込む又は読み出すことができる複数の独立した磁区を含むことができることである。

次の節、すなわち、図面の簡単な説明、発明を実施するための形態、及び請求項、を含む出願全体を検討後に本開示のその他の態様、利点、及び特徴が明確になるであろう。

複数のデータビットを格納するために用いることができる磁気トンネル接合（ＭＴＪ）セルの特定の例示的実施形態の斜視図である。 複数のデータビットを格納するために好適する磁気トンネル接合セルの横断面図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイスの特定の例示的実施形態の上面図である。 図３の線４−４に沿った図３のメモリデバイスの横断面図である。 図３の線５−５に沿った図３のメモリデバイスの横断面図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイスの第２の特定の例示的実施形態の上面図である。 図６の線７−７に沿った図６のメモリデバイスの第２の実施形態の横断面図である。 図６の線８−８に沿った図６のメモリデバイスの第２の実施形態の横断面図である。 複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイスの第３の特定の例示的実施形態の上面図である。 図９線１０−１０に沿った図９のメモリデバイスの第３の実施形態の横断面図である。 図９の線１１−１１に沿った図９のメモリデバイスの第３の実施形態の横断面図である。 複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイスの第４の特定の例示的実施形態の上面図である。 図１２の線１３−１３に沿った図１２のメモリデバイスの第４の実施形態の横断面図である。 図１２の線１４−１４に沿った図１２のメモリデバイスの第４の実施形態の横断面図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）スタックの自由層の上面図であり、ＭＴＪセルがビットゼロの状態にある。 磁気トンネル接合（ＭＴＪ）スタックの層の特定の例示的実施形態の図であり、書き込みゼロ電流の流れる方向を示す。 図１５の線１７−１７に沿った図１５の自由層の横断面図である。 図１５の線１８−１８に沿った図１５の自由層の横断面図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）スタックの自由層の上面図であり、ＭＴＪスタックがビット１の状態にある。 磁気トンネル接合（ＭＴＪ）構造の層の特定の例示的実施形態の図であり、書き込み１電流の流れる方向を示す。 図１９の線２１−２１に沿った図１９のＭＴＪスタックの横断面図である。 図１９の線２２−２２に沿った図１９のＭＴＪスタックの横断面図である。 ＭＴＪセルからデータを読み出すために及びＭＴＪセルにデータを書き込むために双方向スイッチに結合されたＭＴＪセルの実施形態の横断面図を示した図である。 ＭＴＪセルからデータを読み出すために及びＭＴＪセルにデータを書き込むために双方向スイッチに結合されたＭＴＪセルの第２の実施形態の横断面図を示した図である。 複数のデータビットを格納するために好適し及びＭＴＪセルからデータを読み出すために及びＭＴＪセルにデータを書き込むために複数のスイッチに結合されたＭＴＪセルの第３の実施形態の横断面図を示した図である。 複数のデータビットを格納するために好適し及びＭＴＪセルからデータを読み出すために及びＭＴＪセルにデータを書き込むために複数のスイッチに結合されたＭＴＪセルの第４の実施形態の横断面図を示した図である。 複数のデータビットを格納するために好適する及びＭＴＪセルからデータを読み出すために及びＭＴＪセルにデータを書き込むために複数のスイッチに結合されたＭＴＪセルの第５の実施形態の横断面図を示した図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）素子を製造する方法の特定の実施形態の流れ図である。 複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）素子を製造する方法の特定の実施形態の流れ図である。 複数のデータビットを格納するために好適するＭＴＪ素子を動作させる方法の特定の例示的実施形態の流れ図である。 複数の磁気トンネル接合（ＭＴＪ）セルを含むメモリデバイスを含む無線通信デバイスのブロック図である。

図１は、複数のデータビットを格納するために用いることができる磁気トンネル接合（ＭＴＪ）セル１００の特定の例示的実施形態の斜視図である。ＭＴＪセル１００は、固定された磁気層１０２、トンネル接合層１０４、及び自由磁気層１０６が実質的に長方形状に配置された磁気トンネル接合（ＭＴＪ）スタックを含む。第１の側壁部１１０と、第２の側壁部１１２と、第３の側壁部１１４と、底壁部１１６とを有する電極層が、反強磁性（ＡＦ）層（示されていない）を介して固定磁気層１０２に電気的に及び物理的に結合される。中央電極１０８が自由層１０６に電気的に及び物理的に結合される。特定の実施形態においては、中央電極１０８に電圧を印加することができ及び中央電極１０８から自由層１０６を通り、トンネル接合１０４を通り、固定層１０２を通じて電流が流れることができる。電流は、矢印１２０、１３０、１４０、及び１５０によって示されるように流れることができる。

特定の例示的実施形態においては、自由層１０６は、複数の独立した磁区を保持することができ、これらの磁区の各々は、データ値、例えばビット値、を表すために固定層１０２と関連づけられた固定された磁場に対する自由層１０６内の磁場の方向を定めるように書き込み電流によって独立して設定することができる。特に、固定層１０２の磁場の方向（方位）及び自由層１０６の磁場の方向が整列するときには、“０”のビット値が表される。対照的に、自由層１０６の磁場の方向（方位）が固定層１０２の磁場の方向と反対であるときには、“１”のビット値が表される。ビット“０”の状態及びビット“１”の状態は、異なる抵抗を表すことができ、ビット状態は、抵抗値又は電流値を検出することによって読み出すことができる。特定の実施形態においては、ビット“０”状態は、より低い抵抗を有する。側壁１１０に隣接する自由層１０６と関連づけられた磁場の方向は、第１のビット値を表すことができる。側壁１１２に隣接する自由層１０６と関連づけられた磁場の方向は、第２のビット値を表すことができる。側壁１１４に隣接する自由層１０６と関連づけられた磁場の方向は、第３のビット値を表すことができる。底壁１１６に隣接する自由層１０６と関連づけられた磁場の方向は、第４のビット値を表すことができる。

特定の実施形態においては、磁区は、均質の磁気方位を有する磁場を保持する磁性材の物理的領域を表す。２つの磁区間の界面は、領域壁と呼ぶことができる。固定層１０２は、複数の固定された磁区と関連づけられた領域壁とを有することができる。固定層１０２の磁区は、磁気アニール後に反強磁性層によって“ピンニング”（ｐｉｎｎｉｎｇ）される（すなわち、固定層の磁性方位が、磁気アニールプロセス中に外部の磁場を加えることによって製造中にＡＦ層によって固定される）。特定の実施形態においては、中央電極１０８と自由層１０６との間の追加の層は、ＭＴＪの性能を向上させることができる。特定の実施形態においては、ＭＴＪスタックは、追加の層を含むことができる。例えば、合成固定層又は合成自由（ＳｙＦ）層構造は、それぞれ、２つの固定層と１つのスペーサ層とを含むか又は２つの自由層と１つのスペーサ層とを含むことができる。デュアルスピンフィルタ（ＤＳＰ）構造は、２つの反強磁性層と、ピンニングされた層と、を含むことができる。代替の実施形態においては、ＭＴＪ膜スタック層の順序は逆にすることができる。

図２は、複数のデータ値、例えば複数のビット、を格納するために好適する磁気トンネル接合（ＭＴＪ）セル２００の横断面図である。ＭＴＪセル２００は、底部電極層２０２と、磁気トンネル接合（ＭＴＪ）スタック２０４と、上部電極層２０６とを含む。ＭＴＪスタック２０４は、磁場を保持する自由磁気層２０８を含み、それは、上部電極２０６と底部電極２０２との間において書き込み電流を印加することによってプログラミングすることができる。ＭＴＪスタック２０４は、トンネル接合バリア層２１０と、固定磁気層２１２と、も含む。底部電極２０２と固定層２１２との間に反強磁性（ＡＦ）層（示されていない）を配置することができる。特定の実施形態においては、ＭＴＪ構造は、追加の層（示されていない）を含むことができる。例えば、合成固定層構造又は合成自由（ＳｙＦ）層構造は、それぞれ、２つの固定層と１つのスペーサ層とを含むか又は２つの自由層と１つのスペーサ層とを含むことができる。デュアルスピンフィルタ（ＤＳＰ）構造は、２つの反強磁性層と、ピニングされた層と、を含むことができる。さらに、代替の実施形態においては、ＭＴＪ膜スタックの順序は逆にすることができる。

固定層２１２は、概してアニールされ及び固定層２１２によって保持される磁場の方向を固定するために反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。トンネルバリア２１０は、固定層２１２と自由層２０８との間においてトンネル接合又はバリアを提供するために好適する酸化物層（ＭｇＯ、Ａｌ_２Ｏ_３、等）又はその他の反磁性層であることができる。自由層２０８は、プログラミング可能な（書き込み可能な）磁区を保持する強磁性材によって形成され、プログラミング可能な（書き込み可能な）磁区は、ビット値（すなわち、“１”又は“０”のビット値）を格納するために変化させることができる。

特定の実施形態においては、ＭＴＪスタック２０４の自由層２０８は、複数の独立した磁区を保持するために好適する。例えば、第１の側壁２１４における自由層２０８は、第１のビット値を格納することができる。第２の側壁２１６における自由層２０８は、第２のビット値を格納することができる。底壁２１８における自由層２０８は、第３のビット値を格納することができる。側壁２１４と２１６における及び底壁２１８における自由層内の磁場の特定の方位は、部分的には、ＭＴＪセル２０００の長さ、幅、及び奥行きの寸法を制御することによって制御することができる。概して、磁場は、ＭＴＪセル２００の壁の長さに沿った長手方向を向く。

図３は、複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル３０４を有する基板３０２を含むメモリデバイス３００の特定の例示的実施形態の上面図である。基板３０２は、底部電極３０６と、磁気トンネル接合（ＭＴＪ）スタック３０８と、中央電極３１０とを有するＭＴＪ構造３０４を含む。特定の実施形態においては、中央電極３１０は、ＭＴＪスタック３０８の側壁３３４、３３６及び３３８の間を延びることができ、このため、中央電極３１０の厚さは、溝の幅（ｂ）又は長さ（ａ）のうちのいずれか小さい方の値とＭＴＪスタック３０８の反対側の側壁、例えば第２及び第３の側壁３３６及び３３８、の幅との間の差の約１／２である。特定の実施形態においては、中央電極層の厚さは、その幅及び長さのうちの小さい方の値と反対側の側壁の幅との間の差の１／２よりも大きいことができる。中央電極の適切な厚さを選択することは、中央電極の上面をギャップ又は継ぎ目なしの実質的に平面にするのを可能にすることができる。

ＭＴＪ構造３０４は、長さ（ａ）と幅（ｂ）とを有し、長さ（ａ）は幅（ｂ）よりも大きい。基板３０２は、中央電極３１０に結合される第１の中央ビア３１２と第２の中央ビア３１４とを含む。基板３０２は、ＭＴＪ構造３０４にアクセスするための第１の側部（ｌａｔｅｒａｌ）ビア３１６と、第２の側部ビア３１８と、第３の側部ビア３２０と、第４の側部ビア３２２と、第５の側部ビア３２４と、も含む。基板３０２は、第１の側部ビア３１６に結合された第１の配線トレース（ｗｉｒｅ ｔｒａｃｅ）３２６と、第１及び第２の中央ビア３１２及び３１４に結合された第２の配線トレース３２８と、第２及び第３の側部ビア３１８及び３２０に結合された第３の配線トレース３３０と、第４及び第５の側部ビア３２２及び３２４に結合された第４の配線トレース３３２と、も含む。基板３０２は、１つの側壁を取り除くためのプロセス開口部３３５も含む。

ＭＴＪスタック３０８は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができ及び固定された方位を有する固定された磁区を保持する固定磁気層と、トンネルバリア層と、書き込み電流を介して変化させる又はプログラミングすることが可能な磁区を有する自由磁気層と、を含む。特定の実施形態においては、ＭＴＪスタック３０８の固定磁気層は、１つ以上の層を含むことができる。ＭＴＪスタック３０８は、自由層の第１の部分において第１の磁区３４４を保持するための第１の側壁３３４と、自由層の第２の部分において第２の磁区３４６を保持するための第２の側壁３３６と、自由層の第３の部分において第３の磁区３４８を保持するための第３の側壁３３８と、を含む。第１、第２及び第３の磁区３４４、３４６、及び３４８は独立しており、データ値を表すために好適する。特定の実施形態においては、第１の磁区３４４は、第１のビット値を表すために好適し、第２の磁区３４６は、第２のビット値を表すために好適し、第３の磁区３４８は、第３のビット値を表すために好適する。概して、磁区３４４、３４６、及び３４８の方位は、格納されたビット値によって決定される。例えば、“０”の値は、第１の方位によって表され、“１”の値は、第２の方位によって表される。特定の実施形態においては、“０”の値及び“１”の値は、固定された層と平行な又は反平行な方位によってそれぞれ表すことができる。

図４は、図３の線４−４に沿った図３の回路デバイス３００の横断面図４００である。横断面図４００は、第１の層間誘電体層４５２と、第１のキャップ層４５４と、第２の層間誘電体層４５６と、第２のキャップ層４５８と、第３のキャップ層４６０と、第３の層間誘電体層４６２と、第４の層間誘電体層４６４と、を含む基板３０２を示す。基板３０２は、第１の表面４８０と、第２の表面４９０と、を有する。基板３０２は、ＭＴＪスタック３０８を含むＭＴＪ構造３０４も含む。底部電極３０６及びＭＴＪスタック３０８は、基板３０２の溝内に配置される。溝は、深さ（ｄ）を有する。基板３０２は、第１の表面４８０において配置及びパターン形成された第１及び第２の配線トレース３２６と３２８とを含む。第１の配線トレース３２６は、第１の側部ビア３１６に結合され、第１の側部ビア３１６は、第１の配線トレース３２６から底部電極３０６の一部分まで延びる。第２の配線トレース３２８は、第１及び第２の中央ビア３１２及び３１４に結合され、第１及び第２の中央ビア３１２及び３１４は、第２の配線トレース３２８から中央電極３１０まで延びる。中央電極３１０は、ＭＴＪスタック３０８に結合される。基板３０２は、プロセス開口部３３５も含み、プロセス開口部３３５は、ＭＴＪ構造３０４の一部分を選択的に取り除くことによって及び加工用開口部３３５内においてキャップ膜及び層間誘電材を堆積することによって形成することができる。

特定の実施形態においては、ＭＴＪスタック３０８は、自由層の第１の部分において第１の磁区３４４を保持する第１の側壁３３４を含む。第１の磁区３４４は、第１のビット値を表すために好適する。ＭＴＪスタック３０８は、自由層の底部において底部磁区４７２を有する底壁４７０も含み、底部磁区４７２は、第４のビット値を表すために好適する。ビット値は、第２の配線トレース３２８に電圧を印加することによって及び第１の配線トレース３２６における電流を基準電流と比較することによってＭＴＪスタック３０８から読み出すことができる。代替として、ビット値は、第１の配線トレース３２６と第２の配線トレース３２８との間において書き込み電流を印加することによってＭＴＪスタック３０８に書き込むことができる。特定の実施形態においては、図３に示されるＭＴＪスタック３０８の長さ（ａ）及び幅（ｂ）は、溝の深さ（ｄ）よりも大きく、第１の側壁３３４によって保持される磁区３４４は、基板３０２の第１の表面４８０に実質的に平行な方向に及び図３に示される幅（ｂ）の方向に延びる。図４の特定の図においては、磁区３４４は、紙面（ｐａｇｅ ｖｉｅｗ）に対して垂直に（矢の頭部（“・”）で示すように紙面から外側に向かって）又は矢の末端（“＊”）で示すように紙面内に向かって）延びる。

図５は、図３の線５−５に沿った図３の回路デバイス３００の横断面図５００である。横断面図５００は、第１の層間誘電体層４５２と、第１のキャップ層４５４と、第２の層間誘電体層４５６と、第２のキャップ層４５８と、第３のキャップ層４６０と、第３の層間誘電体層４６２と、第４の層間誘電体層４６４と、を有する基板３０２を含む。基板３０２は、底部電極３０６と、ＭＴＪスタック３０８と、中央電極３１０と、を有するＭＴＪ構造３０４を含む。基板３０２は、第３の配線トレース３３０から底部電極３０６の第１の部分まで延びる第２の側部ビア３１８に結合された第３の配線トレース３３０を含む。基板３０２は、第２の配線トレース３２８から中央電極３１０まで延びる中央ビア３１２に結合された第２の配線トレース３２８も含む。基板３０２は、第４の配線トレース３３２から底部電極３０６の第２の部分まで延びる第４の側部ビア３２２に結合された第４の配線トレース３３２をさらに含む。ＭＴＪスタック３０８は、自由層の第２の部分において第２の磁区３４６を保持するための第２の側壁３３６と、自由層の第３の部分において第３の磁区３４８を保持するための第３の側壁３３８と、自由層の底部において底部磁区４７２を保持するための底壁４７０と、を含む。

特定の実施形態においては、ＭＴＪスタック３０８は、最大で４つの一意のデータ値、例えば４つの一意のビット値、を格納するために好適する。第１のビット値は、第１の磁区３４４によって表すことができ、第２のビット値は、第２の磁区３４６によって表すことができ、第３のビット値は、第３の磁区３４８によって表すことができ、第４のビット値は、底部磁区４７２によって表すことができる。他の特定の実施形態においては、第５のビット値を表すことができる第４の磁区を保持するために第４の側壁を含めることができる。

図６は、複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル６０４を有する基板６０２を含むメモリデバイス６００の特定の例示的実施形態の上面図である。基板６０２は、底部電極６０６と、ＭＴＪスタック６０８と、中央電極６１０と、を有する磁気トンネル接合（ＭＴＪ）構造６０４を含む。ＭＴＪ構造６０４は、長さ（ａ）と幅（ｂ）とを有し、長さ（ａ）は幅（ｂ）よりも大きい。基板６０２は、中央電極６１０に結合される第１の中央ビア６１２と第２の中央ビア６１４とを含む。基板６０２は、ＭＴＪ構造６０４にアクセスするための第１の側部ビア６１６と、第２の側部ビア６１８と、第３の側部ビア６２０と、第４の側部ビア６２２と、第５の側部ビア６２４と、も含む。基板６０２は、第１の側部ビア６１６に結合された第１の配線トレース６２６と、第１及び第２の中央ビア６１２及び６１４に結合された第２の配線トレース６２８と、第２及び第３の側部ビア６１８及び６２０に結合された第３の配線トレース６３０と、第４及び第５の側部ビア６２２及び６２４に結合された第４の配線トレース６３２と、も含む。基板６０２は、ＭＴＪの側壁の一部分を取り除くためのプロセス開口部６３５も含む。

ＭＴＪスタック６０８は、固定された方位を有する固定された磁区を保持する固定された（ＡＦ層（示されていない）によってピニングされた）磁気層と、トンネルバリア層と、書き込み電流を介して変化させる又はプログラミングすることが可能な磁区を有する自由磁気層と、を含む。特定の実施形態においては、ＭＴＪスタック６０８の固定磁気層は、図１及び２に示されるよりも１つ以上多い層を含むことができる。ＭＴＪスタック６０８は、自由層の第１の部分において第１の磁区６４４を保持するための第１の側壁６３４と、自由層の第２の部分において第２の磁区６４６を保持するための第２の側壁６３６と、自由層の第３の部分において第３の磁区６４８を保持するための第３の側壁６３８と、を含む。第１、第２及び第３の磁区６４４、６４６、及び６４８は独立しており、データ値を格納するために好適する。特定の実施形態においては、第１の磁区６４４は、第１のビット値を表すために好適し、第２の磁区６４６は、第２のビット値を表すために好適し、第３の磁区６４８は、第３のビット値を表すために好適する。概して、磁区６４４、６４６、及び６４８の方位は、格納されたビット値によって決定される。例えば、“０”の値は、第１の方位によって表され、“１”の値は、第２の方位によって表される。特定の実施形態においては、“０”の値及び“１”の値は、固定された層と平行な又は反平行な方位によってそれぞれ表すことができる。

図７は、図６の線７−７に沿った図６の回路デバイス６００の横断面図７００である。横断面図７００は、第１の層間誘電体層７５０と、第２の層間誘電体層７５２と、第１のキャップ層７５４と、第３の層間誘電体層７５６と、第２のキャップ層７５８と、第３のキャップ層７６０と、第４の層間誘電体層７６２と、第５の層間誘電体層７６４と、を有する基板６０２を含む。基板６０２は、第１の表面７８０と、第２の表面７９０と、を有する。基板６０２は、ＭＴＪスタック６０８を含むＭＴＪ構造６０４も含む。底部電極６０６及びＭＴＪスタック６０８は、基板６０２の溝内に配置される。溝は、深さ（ｄ）を有する。

基板６０２は、第２の表面７９０において配置され及びパターン形成された第１の配線トレース６２６を含む。第１の配線トレース６２６は、第１の側部ビア６１６に結合され、第１の側部ビア６１６は、第１の配線トレース６２６から底部電極６０６の一部分まで延びる。基板６０２は、第１の表面７８０において配置され及びパターン形成された第２の配線トレース６２８も含む。第２の配線トレース６２８は、第１の中央ビア６１２及び６１４に結合され、第１及び第２の中央ビア６１２及び６１４は、第２の配線トレース６２８から中央電極６１０まで延びる。中央電極６１０は、ＭＴＪスタック６０８に結合される。基板６０２は、プロセス開口部６３５も含み、プロセス開口部６３５は、ＭＴＪ構造６０４の一部分を選択的に取り除くことによって及び加工用開口部６３５内においてキャップ膜及び層間誘電材を堆積することによって形成することができる。

特定の実施形態においては、ＭＴＪスタック６０８は、自由層の第１の部分において第１の磁区６４４を保持する第１の側壁６３４を含む。第１の磁区６４４は、第１のビット値を表すために好適する。ＭＴＪスタック６０８は、自由層の底部分において底部磁区７７２を有する底壁７７０も含み、底部磁区７７２は、第４のビット値を表すために好適する。特定の例において、ビット値は、第２の配線トレース６２８に電圧を印加することによって及び第１の配線トレース６２６における電流を基準電流と比較することによってＭＴＪスタック６０８から読み出すことができる。代替として、ビット値は、第１の配線トレース６２６と第２の配線トレース６２８との間において書き込み電流を印加することによってＭＴＪスタック６０８に書き込むことができる。特定の実施形態においては、図６に示されるＭＴＪスタック６０８の長さ（ａ）及び幅（ｂ）は、溝の深さ（ｄ）よりも大きく、第１の側壁６３４によって保持される磁区６４４は、基板６０２の第１の表面７８０に対して実質的に平行な方向に及び図６に示される幅（ｂ）の方向に延びる。図７の特定の図においては、磁区６４４は、紙面（ｐａｇｅ ｖｉｅｗ）に対して垂直に（矢の頭部（“・”）で示すように紙面から外側に向かって）又は矢の末端（“＊”）で示すように紙面内に向かって）延びる。

図８は、図６の線８−８に沿った図６の回路デバイス６００の横断面図８００である。横断面図８００は、第１の層間誘電体層７５０と、第２の層間誘電体層７５２と、第１のキャップ層７５４と、第３の層間誘電体層７５６と、第２のキャップ層７５８と、第３のキャップ層７６０と、第４の層間誘電体層７６２と、第５の層間誘電体層７６４と、を有する基板６０２を含む。基板６０２は、第１の表面７８０と、第２の表面７９０と、を有する。基板６０２は、底部電極６０６と、ＭＴＪスタック６０８と、中央電極６１０とを有するＭＴＪ構造６０４を含む。基板６０２は、第２の表面７９０に配置された第３の配線トレース６３０を含む。第３の配線トレース６３０は、第２の側部ビア６１８に結合され、第２の側部ビア６１８は、第３の配線トレース６３０から底部電極６０６の第１の部分まで延びる。基板６０２は、第１の表面７８０における第２の配線トレース６２８も含む。第２の配線トレース６２８は、中央ビア６１２に結合され、中央ビア６１２は、第２の配線トレース６２８から中央電極６１０まで延びる。基板６０２は、第２の表面７９０における第４の配線トレース６３２をさらに含む。第４の配線トレースは、第４の側部ビア６２２に結合され、第４の側部ビア６２２は、第４の配線トレース６３２から底部電極６０６の第２の部分まで延びる。ＭＴＪスタック６０８は、自由層の第２の部分において第２の磁区６４６を保持するための第２の側壁６３６と、自由層の第３の部分において第３の磁区６４８を保持するための第３の側壁６３８と、自由層の底部において底部磁区７７２を保持するための底壁７７０と、を含む。

特定の実施形態においては、ＭＴＪスタック６０８は、最大で４つの一意のデータ値を格納するために好適する。第１のビット値は、自由層の第１の部分において第１の磁区６４４によって表すことができ、第２のビット値は、自由層の第２の部分において第２の磁区６４６によって表すことができ、第３のビット値は、自由層の第３の部分において第３の磁区６４８によって表すことができ、第４のビット値は、自由層の底部において底部磁区７７２によって表すことができる。他の特定の実施形態においては、第５のビット値を表すことができる第４の磁区を保持するために第４の側壁を含めることができる。

図９は、複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル９０４を有する基板９０２を含むメモリデバイス９００の特定の例示的実施形態の上面図である。基板９０２は、底部電極９０６と、ＭＴＪスタック９０８と、中央電極９１０と、を有する磁気トンネル接合（ＭＴＪ）構造９０４を含む。ＭＴＪ構造９０４は、長さ（ａ）と幅（ｂ）とを有し、長さ（ａ）は幅（ｂ）よりも大きい。基板９０２は、中央電極９１０に結合される第１の中央ビア９１２と第２の中央ビア９１４とを含む。基板９０２は、ＭＴＪ構造９０４にアクセスするための第１の側部ビア９１６と、第２の側部ビア９１８と、第３の側部ビア９２０と、第４の側部ビア９２２と、第５の側部ビア９２４と、も含む。基板９０２は、第１の側部ビア９１６に結合された第１の配線トレース９２６と、第１及び第２の中央ビア９１２及び９１４に結合された第２の配線トレース９２８と、第２及び第３の側部ビア９１８及び９２０に結合された第３の配線トレース９３０と、第４及び第５の側部ビア９２２及び９２４に結合された第４の配線トレース９３２と、第５の配線トレース９３１と、も含む。基板９０２は、ＭＴＪの側壁の一部分を取り除くためのプロセス開口部９３５も含む。

ＭＴＪスタック９０８は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができ及び固定された方位を有する固定された磁区を保持する固定磁気層と、トンネルバリア層と、書き込み電流を介して変化させる又はプログラミングすることが可能な磁区を有する自由磁気層と、を含む。特定の実施形態においては、ＭＴＪスタック９０８の固定磁気層は、１つ以上の層を含むことができる。ＭＴＪスタック９０８は、自由層の第１の部分において第１の磁区９４４を保持するための第１の側壁９３４と、自由層の第２の部分において第２の磁区９４６を保持するための第２の側壁９３６と、自由層の第３の部分において第３の磁区９４８を保持するための第３の側壁９３８と、を含む。第１、第２の及び第３の磁区９４４、９４６、及び９４８は独立しており、データ値を格納するために好適する。特定の実施形態においては、第１の磁区９４４は、第１のビット値を表すために好適し、第２の磁区９４６は、第２のビット値を表すために好適し、第３の磁区９４８は、第３のビット値を表すために好適する。概して、磁区９４４、９４６、及び９４８の方位は、格納されたビット値によって決定される。例えば、“０”の値は、第１の方位によって表され、“１”の値は、第２の方位によって表される。特定の実施形態においては、“０”の値及び“１”の値は、固定された層と平行な又は反平行な方位によってそれぞれ表すことができる。

図１０は、図９の線１０−１０に沿った図９の回路デバイス９００の横断面図１０００である。横断面図１０００は、第１の層間誘電体層１０５０と、第２の層間誘電体層１０５２と、第１のキャップ層１０５４と、第３の層間誘電体層１０５６と、第２のキャップ層１０５８と、第３のキャップ層１０６０と、第４の層間誘電体層１０６２と、第５の層間誘電体層１０６４と、を有する基板９０２を含む。基板９０２は、第１の表面１０８０と、第２の表面１０９０と、を有する。基板９０２は、ＭＴＪスタック９０８を含むＭＴＪ構造９０４も含む。底部電極９０６及びＭＴＪスタック９０８は、基板９０２の溝内に配置される。溝は、深さ（ｄ）を有する。

基板９０２は、第２の表面１０９０において配置され及びパターン形成された第１の配線トレース９２６を含む。第１の配線トレース９２６は、第１の側部ビア９１６に結合され、第１の側部ビア９１６は、第１の配線トレース９２６から底部電極９０６の一部分まで延びる。基板９０２は、第１の表面１０８０において配置され及びパターン形成された第２の配線トレース９２８も含む。第２の配線トレース９２８は、第１の中央ビア９１２及び９１４に結合され、第１の中央ビア９１２及び９１４は、第２の配線トレース９２８から中央電極９１０まで延びる。中央電極９１０は、ＭＴＪスタック９０８に結合される。基板９０２は、第２の表面１０９０における第５の配線トレース９３１も含む。第５の配線トレース９３１は、底部ビア１０６６及び１０６８に結合され、底部ビア１０６６及び１０６８は、第５の配線トレース９３１から底壁１０７０に隣接する底部電極９０６まで延びる。基板９０２は、プロセス開口部９３５も含み、プロセス開口部９３５は、ＭＴＪ構造９０４の一部分を選択的に取り除くことによって及び加工用開口部９３５内においてキャップ層及び層間誘電材を堆積することによって形成することができる。

特定の実施形態においては、ＭＴＪスタック９０８は、自由層の第１の部分において第１の磁区９４４を保持する第１の側壁９３４を含む。第１の磁区９４４は、第１のビット値を表すために好適する。ＭＴＪスタック９０８は、自由層の底部において底部磁区１０７２を有する底壁１０７０も含み、底部磁区１０７２は、第４のビット値を表すために好適する。特定の例においては、データ値は、第２の配線トレース９２８に電圧を印加することによって及び第１の配線トレース９２６及び／又は第５の配線トレース９３１における電流を基準電流と比較することによってＭＴＪスタック９０８から読み出すことができる。代替として、ビット値は、第１の配線トレース９２６と第２の配線トレース９２８と第３の配線トレース９３１との間において書き込み電流を印加することによってＭＴＪスタック９０８に書き込むことができる。特定の実施形態においては、図９に示されるＭＴＪスタック９０８の長さ（ａ）及び幅（ｂ）は、溝の深さ（ｄ）よりも大きく、第１の側壁９３４によって保持される磁区９４４は、基板９０２の第１の表面１０８０に対して実質的に平行な方向に及び図９に示される幅（ｂ）の方向に延びる。図１０の特定の図においては、磁区９４４は、紙面（ｐａｇｅ ｖｉｅｗ）に対して垂直に（矢の頭部（“・”）で示すように紙面から外側に向かって）又は矢の末端（“＊”）で示すように紙面内に向かって）延びる。

図１１は、図９の線１１−１１に沿った図９の回路デバイス９００の横断面図１１００である。横断面図１１００は、第１の層間誘電体層１０５０と、第２の層間誘電体層１０５２と、第１のキャップ層１０５４と、第３の層間誘電体層１０５６と、第２のキャップ層１０５８と、第３のキャップ層１０６０と、第４の層間誘電体層１０６２と、第５の層間誘電体層１０６４と、を有する基板９０２を含む。基板９０２は、第１の表面１０８０と、第２の表面１０９０と、を含む。基板９０２は、底部電極９０６と、ＭＴＪスタック９０８と、中央電極９１０と、を有するＭＴＪ構造９０４を含む。基板９０２は、第１の表面１０８０における第３の配線トレース９３０と、第２の配線トレース９２８と、第４の配線トレース９３２とを含む。第３の配線トレース９３０は、第２の側部ビア９１８に結合され、第２の側部ビア９１８は、第３の配線トレース９３０から底部電極９０６の第１の部分まで延びる。第２の配線トレース９２８は、中央ビア９１２に結合され、中央ビア９１２は、第２の配線トレース９２８から中央電極９１０まで延びる。第４の配線トレースは、第４の側部ビア９２２に結合され、第４の側部ビア９２２は、第４の配線トレース９３２から底部電極９０６の第２の部分まで延びる。基板９０２は、第２の表面１０９０における第５の配線トレース９３１を含む。第５の配線トレース９３１は、底部ビア１０６６に結合され、底部ビア１０６６は、第５の配線トレース９３１から底壁１０７０に隣接する底部電極９０６の一部分まで延びる。ＭＴＪスタック９０８は、自由層の第２の部分において第２の磁区９４６を保持するための第２の側壁９３６と、自由層の第３の部分において第３の磁区９４８を保持するための第３の側壁９３８と、自由層の底部において底部磁区１０７２を保持するための底部壁１０７０と、を含む。

特定の実施形態においては、ＭＴＪスタック９０８は、最大で４つの一意のビット値を格納するために好適する。第１のビット値は、自由層の第１の部分において第１の磁区９４４によって表すことができ、第２のビット値は、自由層の第２の部分において第２の磁区９４６によって表すことができ、第３のビット値は、自由層の第３の部分において第３の磁区９４８によって表すことができ、第４のビット値は、自由層の底部において底部磁区１０７２によって表すことができる。他の特定の実施形態においては、第５のビット値を表すことができる第４の磁区を保持するために第４の側壁を含めることができる。

図１２は、複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル１２０４を有する基板１２０２を含むメモリデバイス１２００の特定の例示的実施形態の上面図である。基板１２０２は、底部電極１２０６と、ＭＴＪスタック１２０８と、中央電極１２１０と、を有する磁気トンネル接合（ＭＴＪ）構造１２０４を含む。ＭＴＪ構造１２０４は、長さ（ａ）と幅（ｂ）とを有し、長さ（ａ）は幅（ｂ）よりも大きい。基板１２０２は、中央電極１２１０に結合される第１の中央ビア１２１２と第２の中央ビア１２１４とを含む。基板１２０２は、第１の配線トレース１２２６と、第２の配線トレース１２２８と、を含む。第２の配線トレース１２２８は、第１及び第２の中央ビア１２１２及び１２１４に結合される。基板１２０２は、ＭＴＪの側壁の一部分を取り除くためのプロセス開口部１２３５も含む。

ＭＴＪスタック１２０８は、反強磁性ＡＦ層（示されていない）によって固定することができ及び固定された方位を有する固定された磁区を保持する固定磁気層と、トンネルバリア層と、書き込み電流を介して変化させる又はプログラミングすることが可能な磁区を有する自由磁気層と、を含む。特定の実施形態においては、ＭＴＪスタック１２０８の固定磁気層は、１つ以上の層を含むことができる。ＭＴＪスタック１２０８は、自由層の第１の部分において第１の磁区１２４４を保持するための第１の側壁１２３４と、自由層の第２の部分において第２の磁区１２４６を保持するための第２の側壁１２３６と、自由層の第３の部分において第３の磁区１２４８を保持するための第３の側壁１２３８と、を含む。第１、第２及び第３の磁区１２４４、１２４６、及び１２４８は独立しており、データ値を格納するために好適する。特定の実施形態においては、第１の磁区１２４４は、第１のビット値を表すために好適し、第２の磁区１２４６は、第２のビット値を表すために好適し、第３の磁区１２４８は、第３のビット値を表すために好適する。

図１３は、図１２の線１３−１３に沿った図１２の回路デバイス１２００の横断面図１３００である。横断面図１３００は、第１の層間誘電体層１３５０と、第２の層間誘電体層１３５２と、第１のキャップ層１３５４と、第３の層間誘電体層１３５６と、第２のキャップ層１３５８と、第３のキャップ層１３６０と、第４の層間誘電体層１３６２と、第５の層間誘電体層１３６４と、を有する基板１２０２を含む。基板１２０２は、第１の表面１３８０と、第２の表面１３９０と、を有する。基板１２０２は、ＭＴＪスタック１２０８を含むＭＴＪ構造１２０４も含む。底部電極１２０６及びＭＴＪスタック１２０８は、基板１２０２の溝内に配置される。溝は、深さ（ｄ）を有する。ＭＴＪスタック１２０８は、自由層の第１の部分において第１の磁区１２４４を保持するための第１の側壁１２３４と、自由層の底部において底部磁区１３７２を保持するための底壁１１３７０と、を含む。

基板１２０２は、第２の表面１３９０において配置された第１の配線トレース１２２６を含む。第１の配線トレース１２２６は、底部ビア１３６６及び１３６８に結合され、底部ビア１３６６及び１３６８は、第１の配線トレース１２２６から底壁１３７０に隣接する底部電極１２０６の一部分まで延びる。基板１２０２は、第１の表面１３８０における第２の配線トレース１２２８も含む。第２の配線トレース１２２８は、第１の中央ビア１２１２及び１２１４に結合され、第１の中央ビア１２１２及び１２１４は、第２の配線トレース１２２８から中央電極１２１０まで延びる。中央電極１２１０は、ＭＴＪスタック１２０８に結合される。基板１２０２は、プロセス開口部１２３５も含み、プロセス開口部１２３５は、ＭＴＪ構造１２０４の一部分を選択的に取り除くことによって及び加工用開口部１２３５内においてキャップ層及び層間誘電材を堆積することによって形成することができる。

特定の実施形態においては、ＭＴＪスタック１２０８は、自由層の第１の部分において第１の磁区１２４４を保持する第１の側壁１２３４を含む。第１の磁区１２４４は、第１のビット値を表すために好適する。ＭＴＪスタック１２０８は、自由層の底部において底部磁区１３７２を有する底壁１３７０も含み、底部磁区１３７２は、第４のビット値を表すために好適する。特定の例においては、ビット値は、第２の配線トレース１２２８に電圧を印加することによって及び第１の配線トレース１２２６における電流を基準電流と比較することによってＭＴＪスタック１２０８から読み出すことができる。代替として、ビット値は、第１の配線トレース１２２６と第２の配線トレース１２２８との間において書き込み電流を印加することによってＭＴＪスタック１２０８に書き込むことができる。特定の実施形態においては、図１２に示されるＭＴＪスタック１２０８の長さ（ａ）及び幅（ｂ）は、溝の深さ（ｄ）よりも大きく、第１の側壁１２３４によって保持される磁区１２４４は、基板１２０２の第１の表面１３８０に対して実質的に平行な方向に及び図１２に示される幅（ｂ）の方向に延びる。図１３の特定の図においては、磁区１２４４は、紙面（ｐａｇｅ ｖｉｅｗ）に対して垂直に（矢の頭部（“・”）で示すように紙面から外側に向かって）又は矢の末端（“＊”）で示すように紙面内に向かって）延びる。

図１４は、図１２の線１４−１４に沿った図１２の回路デバイス１２００の横断面図１４００である。横断面図１４００は、第１の層間誘電体層１３５０と、第２の層間誘電体層１３５２と、第１のキャップ層１３５４と、第３の層間誘電体層１３５６と、第２のキャップ層１３５８と、第３のキャップ層１３６０と、第４の層間誘電体層１３６２と、第５の層間誘電体層１３６４とを有する基板１２０２を含む。基板１２０２は、第１の表面１３８０と、第２の表面１３９０と、を有する。基板１２０２は、底部電極１２０６と、ＭＴＪスタック１２０８と、中央電極１２１０と、を有するＭＴＪ構造１２０４を含む。基板１２０２は、第１の表面１３８０における第２の配線トレース１２２８を含み、第２の表面１３９０における第１の配線トレース１２２６を含む。第１の配線トレース１２２６は、底部ビア１３６６に結合され、底部ビア１３６６は、第１の配線トレース１２２６から底壁１３７０に隣接する底部電極１２０６の一部分まで延びる。第２の配線トレース１２２８は、中央ビア１２１２に結合され、中央ビア１２１２は、第２の配線トレース１２２８から中央電極１２１０まで延びる。ＭＴＪスタック１２０８は、自由層の第２の部分において第２の磁区１２４６を保持するための第２の側壁１２３６と、自由層の第３の部分において第３の磁区１２４８を保持するための第３の側壁１２３８と、自由層の底部において底部磁区１３７２を保持するための底部壁１３７０と、を含む。

特定の実施形態においては、ＭＴＪスタック１２０８は、最大で４つの一意のビット値を格納するために好適する。第１のビット値は、自由層の第１の部分において第１の磁区１２４４によって表すことができ、第２のビット値は、自由層の第２の部分において第２の磁区１２４６によって表すことができ、第３のビット値は、自由層の第３部分において第３の磁区１２４８によって表すことができ、第４のビット値は、自由層の底部において底部磁区１３７２によって表すことができる。他の特定の実施形態においては、第５のビット値を表すことができる第４の磁区を保持するために第４の側壁を含めることができる。特定の実施形態においては、第４のビットのみが、配線トレース１２２６及び１２２８を介してアクセス可能である。

図１５は、複数のデータビットを格納するために好適し磁気トンネル接合（ＭＴＪ）スタックの自由層１５００の上面図である。この例においては、自由層１５００は、ビットゼロの状態が例示され、磁区の各々はゼロ値を表す方位に向けられる。自由層１５００は、第１の側壁１５０２と、第２の側壁１５０４と、第３の側壁１５０６と、底壁１５０８と、を含む。側壁１５０２、１５０４、及び１５０６の各々、及び底壁１５０８は、ビット値、例えば“１”の値又は“０”の値を表すように構成された各々の磁区を保持する。第１の側壁１５０２は、第１の磁区１５１２を保持する。第２の側壁１５０４は、第２の磁区１５１４を保持する。第３の側壁１５０６は、第３の磁区１５１６を保持する。底壁１５０８は、第４の磁区１５１８を保持する。

第１の側壁１５０２の第１の磁区１５１２は、第１の領域バリア１５３０によって第２の側壁１５０４の第２の磁区１５１４から分離される。同様に、第１の側壁１５０２の第１の磁区１５１２は、第２の領域バリア１５３２によって第３の側壁１５０６の第３の磁区１５１６から分離される。概して、第１の領域バリア１５３０及び第２の領域バリア１５３２は、磁区、例えば磁区１５１２、１５１４、１５１６、及び１５１８、をそれぞれ分離する界面である領域壁を表す。該領域バリア１５３０及び１５３２は、異なる磁気モーメント間の遷移を表す。特定の実施形態においては、第１及び第２の領域バリア１５３０及び１５３２は、磁場が約９０°又は２７０°の角変位を経る磁気モーメントの変化を表すことができる。

第１の側壁１５０２における第１の磁区１５１２と関連づけられた磁場の方向（すなわち、自由層内における磁場の方向）は、第１の書き込み電流１５２２を用いて変えることができる。同様に、側壁１５０４によって保持された第２の磁区１５１４と関連づけられた磁場の方向は、第２の書き込み電流１５２４を用いて変えることができる。第３の側壁１５０６によって保持される第３の磁区１５１６と関連づけられた磁場の方向は、第３の書き込み電流１５２６を用いて変えることができる。底壁１５０８によって保持された第４の磁区１５１８と関連づけられた磁場の方向は、第４の書き込み電流１５２８を用いて変えることができる。

概して、磁気トンネル接合（ＭＴＪ）スタックの固定層と関連づけられた固定された磁場に対する自由層１５００によって保持された磁場の相対的方向は、その特定の側壁１５０２、１５０４、又は１５０６によって又は底壁１５０８によって格納されたビット値を決定する。示される例においては、固定層と関連づけられた磁区の磁気方位及び磁区１５１２、１５１４、１５１６、及び１５１８の自由層方位は、（図１６において磁場１６１４及び１６１６によって例示されるように）平行である。従って、書き込み電流１５２２、１５２４、１５２６及び１５２８の各々は、書き込み“０”電流を表し、ＭＴＪスタックをビット“０”状態にする。

図１６は、磁気トンネル接合構造１６００のブロック図である。ＭＴＪ構造１６００は、上部電極１６０２と、自由層１６０４と、磁気トンネル接合トンネルバリア１６０６と、固定層１６０８と、反強磁性（ＡＦ）層（示されていない）と、底部電極１６１０と、を含む。概して、上部電極１６０２及び底部電極１６１０は、電流を搬送するために好適する電導層である。固定層１６０８は、固定層１６０８内の磁場１６１６の方向を固定するためにＡＦ層によってピニングするためにアニールされている強磁性層である。自由層１６０４は、書き込み電流によって変えることが可能な方位を有する磁場を有する強磁性層である。ＭＴＪトンネルバリア又はバリア層１６０６は、酸化物（例えば、ＭｇＯ、Ａｌ_２Ｏ_３）又はその他の反磁性材によって形成することができる。自由層１６０４内での磁場１６１４の方向は、書き込み電流を用いて変えることができる。

固定層１６０８の固定された磁場に対する自由層１６０４内の磁場の方向は、特定のＭＴＪセル１６００の自由層１６０４において格納されたビットが“１”のビット値又は“０”のビット値のいずれであるかを示す。概して１６１４において示される自由層１６０４内の磁場の磁気方向は、書き込み電流１６１２を用いて変えることができる。示されるように、書き込み電流は、上部電極１６０２から自由層１６０４を通り、磁気トンネル接合バリア１６０６を通り、固定層１６０８を通り、さらに底部電極１６１０を通って流れる書き込み０電流を表す。

図１７は、図１５の線１７−１７に沿ったＭＴＪスタックの自由層１５００の横断面図１７００である。自由層１５００は、第１の側壁１５０２と、底壁１５０８と、を含む。この例においては、第１の側壁１５０２において磁区１５１２によって保持された第１の磁場の方向は、紙面（page）に対して垂直な角度で及び図１５に示される矢印１５１２に対応する方向に延びる。底壁１５０８と関連づけられた第４の磁区１５１８は、基板の表面に対して実質的に平行な方向に延びる。

自由層１５００は、第１の部分１７４０と、第１の領域バリア（壁）１７４２と、第２の領域バリア１７４４と、を含む。特定の例においては、第１の領域バリア１７４２は、第１の磁区１５１２を第１の部分１７４０から分離し、第２の領域バリア１７４４は、第１の磁区１５１２を底壁１５０８と関連づけられた第４の磁区１５１８から分離する。特定の実施形態においては、第１及び第２の領域バリア１７４２及び１７４４は、第１の側壁１５０２と第１の部分１７４０との間の構造上の界面及び第１の側壁１５０２と底壁１５０８との間の構造上の界面にそれぞれ対応することができる。第１の磁区１５１２は、書き込み電流１５２２を用いて設定することができる。第４の磁区１５１８は、書き込み電流１５２８を用いて設定することができる。特定の実施形態においては、第１及び第４の磁区１５１２及び１５１８は、一意のビット値を表すことができる。

図１８は、図１５の線１８−１８に沿ったＭＴＪスタックの自由層１５００の横断面図１８００である。自由層１５００は、第２及び第３の側壁１５０４及び１５０６と、底壁１５０８と、を含む。この特定の例においては、自由層１５００は、第２の部分１８５０と、第３の磁区バリア１８５２と、第４の磁区バリア１８５４と、第５の磁区バリア１８５６と、第６の磁区バリア１８５８と、第３の部分１８６０と、を含む。第２の及び第３の磁区バリア（又は壁）１８５２及び１８５４は、第２の側壁１５０６によって保持された第２の磁区１５１６を第２の部分１８５０から及び底壁１５０８によって保持された４の磁区１５１８から分離し、第３の側壁１５０４を第３の部分１８６０から及び側壁１５０８と関連づけられた第４の磁区１５１８から分離する。特定の実施形態においては、第２、第４、及び第５の磁区バリア１７４４、１８５４、及び１８５６は、側壁１５０２、１５０４、及び１５０６と底壁１５０８との間の構造上の界面に対応することができる。

特定の例示的実施形態においては、図１５、１７、及び１８に示される自由層１５００は、磁場１５１２、１５１４、１５１６、及び１５１８によって表すことができる最大で４つのビットを格納するために好適する磁気トンネル接合（ＭＴＪ）スタックの一部分である。

図１９は、複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）スタックの自由層１９００の上面図である。この例において、自由層１９００は、ビット“１”の状態が示されており、磁区の各々は、論理ハイ又はビット“１”値を表すように方位が定められる。自由層１９００は、第１の側壁１９０２と、第２の側壁１９０４と、第３の側壁１９０６と、底壁１９０８と、を含む。側壁１９０２、１９０４、及び１９０６の各々、及び底壁１９０８は、ビット値、例えば“１”又は“０”値、を表すように構成される自由層の対応する部分における各々の磁区を保持する。第１の側壁１９０２は、自由層の第１の部分において第１の磁区１９１２を保持する。第２の側壁１９０４は、自由層の第２の部分において第２の磁区１９１４を保持する。第３の側壁１９０６は、自由層の第３の部分において第３の磁区１９１６を保持する。底壁１９０８は、自由層の底部において第４の磁区１９１８を保持する。

第１の側壁１９０２の第１の磁区１９１２は、第１の領域バリア１９３０によって第２の側壁１９０４の第２の磁区１９１４から分離される。同様に、第１の側壁１９０２の第１の磁区１９１２は、第２の領域バリア１９３２によって第３の側壁１９０６の第３の磁区１９１６から分離される。概して、第１の領域バリア１９３０及び第２の領域バリア１９３２は、磁区、例えば磁区１９１２、１９１４、１９１６、及び１９１８をそれぞれを分離する界面である領域壁を表す。該領域バリア１９３０及び１９３２は、異なる磁気モーメント間における遷移を表す。特定の実施形態においては、第１及び第２の領域バリア１９３０及び１９３２は、磁場が約９０°又は２７０°の角変位を経る磁気モーメントの変化を表す。

第１の側壁１９０２における第１の磁区１９１２と関連づけられた磁場の方向（すなわち、自由層内における磁場の方向）は、第１の書き込み電流１９２２を用いて変えることができる。同様に、側壁１９０４によって保持された第２の磁区１９１４と関連づけられた磁場の方向は、第２の書き込み電流１９２４を用いて変えることができる。第３の側壁１９０６によって保持される第３の磁区１９１６と関連づけられた磁場の方向は、第３の書き込み電流１９２６を用いて変えることができる。底壁１９０８によって保持された第４の磁区１９１８と関連づけられた磁場の方向は、第４の書き込み電流１９２８を用いて変えることができる。
概して、磁気トンネル接合（ＭＴＪ）スタックの固定層と関連づけられた固定された磁場に対する自由層１９００によって保持された磁場の相対的方向は、その特定の側壁１９０２、１９０４、又は１９０６によって又は底壁１９０８によって格納されるビット値を決定する。示される例においては、固定層と関連づけられた磁区の磁気方位及び自由層磁区１９１２、１９１４、１９１６、及び１９１８の方位は、（図２０において磁場２０１４及び２０１６によって示されるように）反平行である。従って、書き込み電流１９２２、１９２４、１９２６及び１９２８の各々は、書き込み“１”電流を表し、ＭＴＪスタックを論理ハイ又はビット“１”状態にする。

図２０は、磁気トンネル接合構造２０００のブロック図である。ＭＴＪ構造２０００は、上部電極２００２と、自由層２００４と、磁気トンネル接合トンネルバリア２００６と、固定層２００８と、底部電極２０１０と、を含む。概して、上部電極２００２及び底部電極２０１０は、電流を搬送するために好適する電導層である。固定層２００８は、固定層２００８内の磁場２０１６の方向を固定するためにアニールされている強磁性層である。自由層２００４は、アニールされていない強磁性層である。ＭＴＪトンネルバリア又はバリア層２００６は、酸化物又はその他の反強磁性材によって形成することができる。自由層２００４内の磁場２０１４の方向は、書き込み電流を用いて変えることができる。

固定層２００８の固定された磁場に対する自由層２００４内の磁場の方向は、特定のＭＴＪセル２０００の自由層２００４において格納されたビットが“１”のビット値又は“０”のビット値のいずれであるかを示す。概して２０１４において示される、自由層２００４内の磁場の磁気方向は、書き込み電流２０１２を用いて変えることができる。示されるように、書き込み電流は、底部電極２０１０から固定層２００８を通り、磁気トンネル接合バリア２００６を通り、固定層２００８を通り、磁気トンネル接合バリア２００６を通り、自由層２００４を通り、さらに上部電極２００２を通って流れる書き込み１電流を表す。

図２１は、図１９の線２１−２１に沿ったＭＴＪスタックの自由層１９００の横断面図２１００である。自由層１９００は、第１の側壁１９０２と、底壁１９０８と、を含む。この例においては、第１の側壁１９０２において磁区１９１２によって保持された第１の磁場の方向は、紙面に対して垂直な角度で及び図１１に示される矢印１９１２に対応する方向に延びる。底壁１９０８と関連づけられた第４の磁区１９１８は、基板の表面に対して実質的に平行な方向に延びる。

自由層１９００は、第１の部分２１４０と、第１の領域バリア（壁）２１４２と、第２の領域バリア２１４４と、を含む。特定の例においては、第１の領域バリア２１４２は、第１の磁区１９１２を第１の部分２１４０から分離し、第２の領域バリア２１４４は、第１の磁区１９１２を底壁１９０８と関連づけられた第４の磁区１９１８から分離する。特定の実施形態においては、第１及び第２の磁区２１４２及び２１４４は、それぞれ、第１の側壁１９０２と第１の部分２１４０との間の構造上の界面及び第１の側壁１９０２と底壁１９０８との間の構造上の界面にそれぞれ対応することができる。第１の磁区１９１２は、書き込み電流１９２２を用いて設定することができる。第４の磁区１９１８は、書き込み電流１９２８を用いて設定することができる。特定の実施形態においては、第１及び第４の磁区１９１２及び１９１８は、一意のビット値を表すことができる。

図２２は、図１９の線２２−２２に沿ったＭＴＪスタックの自由層１９００の横断面図２２００である。自由層１９００は、第２及び第３の側壁１９０４及び１９０６と、底壁１９０８と、を含む。この特定の例においては、自由層１９００は、第２の部分２２５０と、第３の磁区バリア２２５２と、第４の磁区バリア２２５４と、第５の磁区バリア２２５６と、第６の磁区バリア２２５８と、第３の部分２２６０と、を含む。第２及び第３の磁区バリア（又は壁）２２５２及び２２５４は、第２の側壁１９０６によって保持された第２の磁区１９１６を第２の部分２２５０から及び底壁１９０８によって保持された第４の磁区１９１８から分離し、第３の側壁１９０４を第３の部分２２６０から及び底壁１９０８と関連づけられた第４の磁区１９１８から分離する。特定の実施形態においては、第２、第４、及び第５の磁区バリア２１４４、２２５４、及び２２５６は、側壁１９０２、１９０４、及び１９０６と底壁１９０８との間の構造上の界面に対応することができる。

特定の例示的実施形態においては、図１９、２１、及び２２に示される自由層１９００は、磁場１９１２、１９１４、１９１６、及び１９１８によって表すことができる最大で４つのビットを格納するために好適する磁気トンネル接合（ＭＴＪ）スタックの一部分である。

図２３は、ビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル２３００の図である。ＭＴＪセル２３００は、ビットライン、例えばビットライン２３２０、を含み、及びワードライン、例えばワードライン２３２２、を含むメモリアレイにおいて利用することができる。ＭＴＪセル２３００は、底部電極２３０６と、ＭＴＪスタック２３０８と、中央電極２３１０と、を有するＭＴＪ構造２３０４を含む。ＭＴＪスタック２３０８は、固定層と、磁気トンネルバリアと、書き込み電流を印加することによっ変えることができる方位を有するプログラミング可能な磁区を保持する自由層と、を含む。固定層は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。ビットライン２３２０は、中央電極２３１０に結合される。ワードライン２３２２は、底部電極２３０６に結合された第１の端子２３２８を含むスイッチ２３２６の制御端子に結合される。特定の実施形態においては、スイッチ２３２６は、金属酸化膜半導体磁界効果トランジスタ（ＭＯＳＦＥＴ）、トランジスタ、又はその他の切り替え回路構成要素であることができる。他の実施形態においては、スイッチ２３２６は、ＭＴＪ構造２３０４内への及びＭＴＪ構造２３０４外への両方の電流の流れを可能にする双方向スイッチであることができる。スイッチ２３２６は、底部電極２３０６に結合された第１の端子２３２８と、ワードライン２３２２に結合された制御端子と、電源に結合可能なソースライン（ＳＬ）に結合された第２の端子２３２４と、を含む。

特定の例示的実施形態においては、スイッチ２３２６を駆動させるためにビットライン２３２０及びワードライン２３２２に対して信号（又は電圧）を加えることができる。スイッチ２３２６を駆動後は、ＭＴＪセル２３００を通る電流に基づいてＭＴＪセル２３００からデータを読み出すことができる。例えば、スイッチ２３２６を駆動させるためにビットライン２３２０には固定された電圧を印加することができ、ワードライン２３２２には電圧を印加することができる。ＭＴＪスタック２３０８の底壁２３５０における底部磁区２３１６の方位によって表されるビット値は、例えばビットライン２３２０において又は端子２３２４に結合されたソースラインにおいて測定された電流に基づいて決定することができる。この特定の例において、ＭＴＪセル２３００は、単一のビット値を格納することができる。ＭＴＪセル２３００は、メモリアレイ、例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、Ｎウェイ（Ｎ−ｗａｙ）キャッシュ、非揮発性記憶装置、その他のメモリデバイス、又はその組み合わせ、内のメモリセルであることができる。

さらに、追加のビット値の格納及び取り出しを目的として側壁２３４０と関連づけられた追加の磁区にアクセスするために追加の端子を側壁、例えば側壁２３４０、に結合できることが理解されるべきである。さらに、特定の例において、第３のビットの格納及び取り出しのための関連スイッチを第３の側壁に装備可能であることが理解されるべきである。

図２４は、複数のデータビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル２４００の図である。ＭＴＪセル２４００は、底部電極２４０６と、ＭＴＪスタック２４０８と、中央電極２４１０と、を含むＭＴＪ構造２４０４を含む。ＭＴＪスタック２４０８は、固定された磁気層と、磁気トンネル接合バリア層と、自由磁気層と、を含む。固定された磁気層は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。自由磁気層は、ビット値を格納するために書き込み電流を用いて変化させることが可能な磁区を保持する。ＭＴＪセル２４００は、メモリアレイ、例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、Ｎウェイキャッシュ、非揮発性記憶装置、その他のメモリデバイス、又はその組み合わせ、内のメモリセルであることができる。

ＭＴＪスタック２４０８は、第１の側壁２４４０と、底壁２４５０と、第２の側壁２４６０と、を含む。ビットライン２４２０は、中央電極２４１０に結合される。ワードライン２４２２は、スイッチ２４２６の制御端子に結合される。スイッチ２４２６は、ノード２４２８に結合された第１の端子を含み、ノード２４２８は、ライン２４３０及び２４３２をそれぞれ介して第１の側壁２４４０及び第２の側壁２４６０に結合される。スイッチは、第１の電源に結合可能なソースライン（ＳＬ）に結合される第２の端子２４２４も含む。

特定の例において、スイッチ２４２６は、ワードライン２４２２に電圧又は電流を印加することによって駆動させることができる。データは、スイッチ２４２６を駆動させることによって及びビットライン２４２０に電力を加えることによってＭＴＪセル２４００から読み出すことができる。ＭＴＪセル２４００は、第１及び第２の側壁２４４０及び２４６０を介して単一のビット値を表すために好適する。他の特定の実施形態においては、磁区２４１６にアクセスするために追加のスイッチを底壁２４５０に結合することができる。

図２５は、複数のデータビットを格納するために好適する磁気トンネル接合セル２５００の図である。ＭＴＪセル２５００は、底部電極２５０６と、ＭＴＪスタック２５０８と、中央電極２５１０と、を含むＭＴＪ構造２５０４を含む。ＭＴＪスタック２５０８は、固定された磁気層と、磁気トンネル接合バリアと、自由磁気層と、を含む。固定された磁気層は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。自由磁気層は、ビット値を格納するために書き込み電流を用いて変化させることが可能な磁区を保持する。ＭＴＪセル２５００は、メモリアレイ例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、Ｎウェイキャッシュ、非揮発性記憶装置、その他のメモリデバイス、又はその組み合わせ、内のメモリセルであることができる。

ＭＴＪスタック２５０８は、第１の側壁２５４０と、底壁２５５０と、第２の側壁２５６０と、を含む。側壁２５４０と２５６０及び底壁２５５０の各々は、ビット値を表すために好適する各々の磁区を保持する。ＭＴＪスタック２５０８は、上部電極２５１０を介してビットライン２５２０に結合される。ＭＴＪスタック２５０８の第１の側壁２５４０は、底部電極２５０６を介して第１のスイッチ２５２６に結合される。第１のスイッチ２５２６は、底部電極２５０６の第１の部分に結合される第１の端子２５２５と、ノード２５２８に結合された制御端子と、第１のソースライン（ＳＬ１）に結合された第２の端子２５２４と、を含む。ワードライン２５２２は、ノード２５２８に結合される。ＭＴＪスタック２５０８の第２の側壁２５６０は、底部電極２５０６を介して第２のスイッチ２５３２に結合される。第２のスイッチ２５３２は、底部電極２５０６の第２の部分に結合される第３の端子２５３１と、ノード２５２８に結合された制御端子と、第２のソースライン（ＳＬ２）に結合された第４の端子２５３０と、を含む。

特定の例において、第１及び第２のスイッチ２５２６及び２５３２は、トランジスタであることができる。第１のスイッチ２５２６は、２５６１において示されるように、ビットライン２５２０から中央電極２５１０、ＭＴＪ構造２５０８、底部電極２５０６、第１の端子２５２５及び第１のスイッチ２５２６を通り第２の端子２５２４に至るまでの電流経路を提供するためにワードライン２５２２を介して駆動させることができる。電流経路２５６１を介する電流の流れを基準電流と比較し、第１の側壁２５４０の磁区によって表される“１”の値又は“０”の値を決定することができる。同様に、ＭＴＪセル２５００の第２の側壁２５６０における磁区を介して格納されたデータにアクセスするために端子２５３１を介してスイッチ２５３２を通じて提供される電流経路を利用することができる。

特定の例示的実施形態においては、底壁２５５０と関連づけられた磁区によって表すことができる第３のビットにアクセスするために第３の電極をＭＴＪセル２５００の底壁２５５０に結合することができる。さらに、ＭＴＪセル２５００は、第４のビットを格納及び取り出すために第３の側壁（示されていない）に結合された第４の端子を含むことができる。このようにして、ＭＴＪセル２５００は、複数の一意のビット値を格納するために好適化することができる。

概して、側壁２５４０及び２５６０において及び底壁２５５０において複数のデータ値を格納するために複数の磁区を利用するために、スイッチ、例えば第１及び第２のスイッチ２５２６及び２５３２、を用いることができる。ＭＴＪセル２５００の利点は、複数のビットを単一のセル内に格納するのを可能にし、それによって記憶密度を向上させることができるようにするために複数の側部磁区を形成することができる点である。

図２６は、複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル２６００の図である。ＭＴＪセル２６００は、底部電極２６０６と、ＭＴＪスタック２６０８と、中央電極２６１０と、を含むＭＴＪ構造２６０４を含む。ＭＴＪスタック２６０８は、固定された磁気層と、磁気トンネル接合バリア層と、自由磁気層と、を含む。固定された磁気層は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。自由磁気層は、ビット値を格納するために書き込み電流を用いて変化させることが可能な磁区を保持する。ＭＴＪセル２６００は、メモリアレイ、例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、Ｎウェイキャッシュ、非揮発性記憶装置、その他のメモリデバイス、又はその組み合わせ、内のメモリセルであることができる。

ＭＴＪスタック２６０８は、第１の側壁２６４０と、底壁２６５０と、第２の側壁２６６０と、第３の側壁２６７０（ファントムが示される）と、を含む。これらの側壁２６４０、２６６０、及び２６７０及び底壁２６５０の各々は、ビット値を表すために好適する各々の磁区を保持する。ＭＴＪスタック２６０８は、上部電極２６１０を介してビットライン２６２０に結合される。ＭＴＪスタック２６０８の第１の側壁２６４０は、底部電極２６０６を介して第１のスイッチ２６２６に結合される。第１のスイッチ２６２６は、底部電極２６０６の第１の部分に結合される第１の端子２６２５と、ワードライン２６２２に結合された制御端子と、第１のソースライン（ＳＬ１）に結合された第２の端子２６２４と、を含む。第２の側壁２６６０は、底部電極２６０６を介して第２のスイッチ２６３４に結合される。第２のスイッチ２６３４は、底部電極２６０６の第２の部分に結合される第３の端子２６３３と、ワードライン２６２２に結合された第２の制御端子と、第２のソースライン（ＳＬ２）に結合された第４の端子２６３２と、を含む。第３の側壁２６７０は、底部電極２６０６を介して第３のスイッチ２６３０に結合される。第３のスイッチ２６３０は、第３の側壁２６７０に隣接する底部電極２６０６の第３の部分に結合される第５の端子２６２９と、ワードライン２６２２に結合された第３の制御端子と、第３のソースライン（ＳＬ３）に結合された第６の端子２６２８と、を含む。

特定の実施形態においては、第１、第２の、及び第３のスイッチ２６２６、２６３０、及び２６３４は、ＭＴＪセル２６００からデータを読み出すために及び／又はＭＴＪセル２６００にデータを書き込むために駆動させることができる。他の特定の実施形態においては、第１、第２、及び第３のスイッチ２６２６、２６３０、及び２６３４は、各々のワードラインに結合され、ＭＴＪセル２６００からデータを読み出すために及び／又はＭＴＪセル２６００にデータを書き込むために選択的に駆動させることができる。

図２７は、複数のビットを格納するために好適する磁気トンネル接合（ＭＴＪ）セル２７００の図である。ＭＴＪセル２７００は、底部電極２７０６と、ＭＴＪスタック２７０８と、中央電極２７１０と、を含むＭＴＪ構造２７０４を含む。ＭＴＪスタック２７０８は、固定された磁気層と、磁気トンネル接合バリア層と、自由磁気層と、を含む。固定された磁気層は、反強磁性（ＡＦ）層（示されていない）によってピニングすることができる。自由磁気層は、ビット値を格納するために書き込み電流を用いて変化させることが可能な磁区を保持する。ＭＴＪセル２７００は、メモリアレイ、例えば、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、Ｎウェイキャッシュ、非揮発性記憶装置、その他のメモリデバイス、又はその組み合わせ、内のメモリセルであることができる。
ＭＴＪスタック２７０８は、第１の側壁２７４０と、底壁２７５０と、第２の側壁２７６０と、第３の側壁２７７０（ファントムが示される）と、を含む。これらの側壁２７４０、２７６０、及び２７７０及び底壁２７５０の各々は、ビット値を表すために好適する各々の磁区を保持する。ＭＴＪスタック２７０８は、上部電極２７１０を介してビットライン２７２０に結合される。ＭＴＪスタック２７０８の第１の側壁２７４０は、底部電極２７０６を介して第１のスイッチ２７２６に結合される。第１のスイッチ２７２６は、底部電極２７０６の第１の部分に結合される第１の端子２７２５と、ワードライン２７２２に結合された制御端子と、第１のソースライン（ＳＬ１）に結合された第２の端子２７２４と、を含む。第２の側壁２７６０は、底部電極２７０６を介して第２のスイッチ２７３８に結合される。第２のスイッチ２７３８は、底部電極２７０６の第２の部分に結合される第３の端子２７３７と、ワードライン２７２２に結合された第２の制御端子と、第２のソースライン（ＳＬ２）に結合された第４の端子２７３６と、を含む。第３の側壁２７７０は、底部電極２７０６を介して第３のスイッチ２７３０に結合される。第３のスイッチ２７３０は、第３の側壁２７７０に隣接する底部電極２７０６の第３の部分に結合される第５の端子２７２９と、ワードライン２７２２に結合された第３の制御端子と、第３のソースライン（ＳＬ３）に結合された第６の端子２７２８と、を含む。底壁２７５０は、底部電極２７０６を介して第４のスイッチ２７３４に結合される。第４のスイッチ２７３４は、底壁２７５０に隣接する底部電極２７０６の第４の部分に結合される第７の端子２７３３と、ワードライン２７２２に結合された第４の制御端子と、第４のソースライン（ＳＬ４）に結合された第８の端子２７３２と、を含む。

特定の実施形態においては、ソースライン（ＳＬ１、ＳＬ２、ＳＬ３、及びＳＬ４）の各々は、共通の電源に結合することができる。他の特定の実施形態においては、ソースライン（ＳＬ１、ＳＬ２、ＳＬ３、及びＳＬ４）の各々は、異なる電源に結合することができる。特定の実施形態においては、第１、第２、第３及び第４のスイッチ２７２６、２７３０、２７３４、及び２７３８は、ＭＴＪセル２７００からデータを読み出すために及び／又はＭＴＪセル２７００にデータを書き込むために駆動させることができる。他の特定の実施形態においては、第１、第２、第３及び第４のスイッチ２７２６、２７３０、２７３４、及び２７３８は、各々のワードラインに結合され、ＭＴＪセル２７００からデータを読み出すために及び／又はＭＴＪセル２７００にデータを書き込むために選択的に駆動させることができる。

図２８及び２９は、複数のビットを格納するために磁気トンネル接合（ＭＴＪ）構造を製造する方法の特定の例示的実施形態の流れ図を示す。概して、ＭＴＪ構造の形成のための溝の深さは、厳しく制御される。ＭＴＪ膜の溶着が行われ、継ぎ目のない狭いターンギャップ（ｔｕｒｎ ｇａｐ）を形成するために上部電極の厚さが制御される。磁気アニールプロセスは、２つの寸法で（例えば、固定された磁場方向を有する底部磁区及び側部磁区を初期化するために図３、６、９，又は１２の（ａ）方向及び（ｂ）方向に沿って）行われる。長さが幅よりも大きく及び幅が奥行きよりも大きくなるようにセルの形状及びセルの奥行きを制御することによって、ＭＴＪセル内の磁場の方向を制御することができる。特定の例において、長さ対幅及び幅対奥行きの大きい縦横比は、底部のＭＴＪの磁区及び側壁のＭＴＪの磁区をより等方性にすることができる。特定の実施形態においては、ＭＴＪスタック構造は、製造中における写真及びエッチングプロセスを単純化する深い溝によって輪郭が定められる。

２８０２において、方法は、底部金属配線を溶着及びパターン形成することを含む。ダマシン法が用いられる場合は、底部配線のパターン形成は、下方ビアプロセスと組み合わせるべきである。２８０４に進み、層間誘電体層（ＩＤＬ）膜が堆積され、化学機械研磨（ＣＭＰ）が行われる。キャップ膜層が堆積される。２８０６に進み、回路デバイスが底部ビア接続を含む場合は、方法は、２８０８に進み、底部ビアが開けられて充填され、ビア化学機械研磨（ＣＭＰ）プロセスが行われる。２８０６において、回路デバイスが底部ビア接続を含まない場合は、方法は、２８０８を飛び越して２８１０に進む。２８１０において、ＩＤＬ膜及びキャップ膜層が堆積される。２８１２に進み、磁気トンネル接合（ＭＴＪ）溝がパターン形成されてエッチングされ、キャップ膜層において停止し、フォトレジスト（ＰＲ）が剥離され、溝が清掃される。

２８１４に進み、底部電極、ＭＴＪ膜層、及び上部電極が堆積され、磁気アニールが行われる。２８１６に進み、ＭＴＪハードマスクが堆積され、ＭＴＪ写真／エッチングされて底部電極において停止し、フォトレジスト（ＰＲ）が剥離されてＭＴＪが清掃される。２８１８に進み、底部電極が写真／エッチングされ、フォトレジストが剥離されてＭＴＪが清掃される。２８２０に進み、ＭＴＪスタックが写真／エッチングされ、１つ以上の側壁が取り除かれ、剥離されて清掃される。方法は、２８２２に続く。

図２９を参照し、２８２２において、方法は、２９２４に進み、キャップ膜が堆積される。２９２６に進み、ＩＤＬ膜が堆積され、ＣＰＭプロセスが行われる。２９２８に進み、最上ビアが開かれ、清掃及び充填され、ビアＣＰＭプロセスが行われる。２９３０に進み、最上部金属配線が堆積及びパターン形成される。ダマシン法が用いられる場合は、２９２８ビア及び２９３０金属プロセスを組み合わせることができる。方法は、２９３２において終了する。特定の実施形態においては、ＭＴＪ膜層の堆積後に、磁気アニールプロセスは、固定された磁気層の固定磁区を構成するために図３、６、９、及び１２において描かれるように例えば水平方向（ａ）及び（ｂ）において行うことができる。

図３０は、多ビットＭＴＪセルの一意の磁区に格納されたデータにアクセスする方法の特定の例示的実施形態の流れ図である。３００２において、方法は、複数の側壁を含む磁気トンネル接合構造の中央電極に結合されたビットラインを選択的に駆動させることを含み、複数の側壁の各々は、一意の磁区を保持するための自由層を含む。３００４に進み、方法は、電流がＭＴＪ構造に流れるのを可能にするために１つ以上の双方向スイッチを選択的に駆動させることを含み、１つ以上の双方向スイッチは、複数の側壁の各々の側壁に結合され及び電源に結合される。特定の実施形態においては、双方向スイッチは、底壁に結合することも可能である。特定の実施形態においては、双方向スイッチは、複数の電源に結合することができる。３００６に進み、読み出し動作中においては、方法は、電流経路と関連づけられた抵抗に基づいて一意の磁区の各々と関連づけられたデータ値を決定することを含む。３００８に進み、書き込み動作中においては、方法は、自由層内における選択的磁区の磁気補正（ｃｏｒｒｅｃｔｉｏｎ）を選択的に制御するために１つ以上のスイッチの各々を介してＭＴＪ構造を通る電流方向を制御することを含み、磁気方向は、ビット値に関連する。方法は、３０１０において終了する。

図３１は、プロセッサ、例えばデジタル信号プロセッサ（ＤＳＰ）３１１０、に結合されるＭＴＪセル３１３２のメモリアレイとＭＴＪセル３１６４のキャッシュメモリとを含む通信デバイス３１００の例示的実施形態のブロック図である。通信デバイス３１００は、ＤＳＰ３１１０に結合される磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）デバイス３１６６も含む。特定の例において、ＭＴＪセルのメモリアレイ３１３２、ＭＴＪセルのキャッシュメモリ３１６４、及びＭＲＡＭデバイス３１６６は、複数のＭＴＪセルを含み、各ＭＴＪセルは、図１乃至３０に関して説明されるように、複数の独立したビット値を格納するために好適する。

図３１は、デジタル信号プロセッサ３１１０及びディスプレイ３１２８に結合されるディスプレイコントローラ３１２６も示す。符号器／復号器（ＣＯＤＥＣ）３１３４もデジタル信号プロセッサ３１１０に結合することができる。スピーカー３１３６及びマイク３１３８をＣＯＤＥＣ３１３４に結合することができる。

図３１は、無線コントローラ３１４０をデジタル信号プロセッサ３１１０及び無線アンテナ３１４２に結合可能であることも示す。特定の実施形態においては、入力デバイス３１３０及び電源３１４４がオンチップシステム３１２２に結合される。さらに、特定の実施形態においては、図３１に示されるように、ディスプレイ３１２８、入力デバイス３１３０、スピーカー３１３６、マイク３１３８、無線アンテナ３１４２、及び電源３１４４は、オンチップシステム３１２２の外部に存在する。しかしながら、各々は、オンチップシステム３１２２の構成要素、例えばインタフェース又はコントローラ、に結合することができる。

ここにおいて開示される実施形態に関係させて説明される様々な例示的な論理ブロック、構成、モジュール、回路、及びアルゴリズム上のステップは、電子ハードウェアとして、コンピュータソフトウェアとして、又は両方の組み合わせとして実装可能であることを当業者はさらに理解するであろう。ハードウェアとソフトウェアのこの互換性を明確に例示するため、上記においては、様々な例示的構成要素、ブロック、構成、モジュール、回路、及びステップが、各々の機能の観点で一般的に説明されている。該機能がハードウェアとして又はソフトウェアとして実装されるかは、全体的システムに対する特定の用途上の及び設計上の制約事項に依存する。当業者は、説明されている機能を各々の特定の用途に合わせて様々な形で実装することができるが、これらの実装決定は、本開示の適用範囲からの逸脱を生じさせるものであるとは解釈すべきではない。
開示される実施形態に関する上記の説明は、当業者が開示される実施形態を製造又は使用できるようにすることを目的とするものである。これらの実施形態に対する様々な修正は、当業者にとって容易に明確になるであろう。さらに、ここにおいて定められる一般原理は、本開示の精神及び適用範囲を逸脱することなしにその他の実施形態に対しても適用することができる。以上のように、本開示は、ここにおいて示される実施形態に限定されることが意図されるものではなく、以下の請求項によって定義される原理及び斬新な特長に一致する限りにおいて最も広範な適用範囲が認められるべきである。

Claims (25)

1. 磁気トンネル接合（ＭＴＪ）構造であって、
   基板の表面に対して実質的に垂直に延びる複数の側壁を備えるＭＴＪセルを備え、前記複数の側壁の各々は、一意の磁区を保持するための自由層を含み、前記一意の磁区の各々は、デジタル値を格納するために好適する、磁気トンネル接合（ＭＴＪ）構造。
2. 前記複数の側壁の各々に結合された底壁をさらに備え、前記底壁は、前記基板の前記表面に対して実質的に平行に延び、前記底壁は、自由層を含む請求項１に記載のＭＴＪ構造。
3. 前記複数の側壁の各々の間における前記自由層内において磁区壁が形成され、前記複数の側壁の各々と前記底壁との間における前記自由層内において磁区壁が形成され、前記磁区壁は、前記一意の磁区を分離するために好適する請求項２に記載のＭＴＪ構造。
4. 前記複数の側壁のうちの少なくとも１つの側壁の奥行きは、前記複数の側壁のうちの少なくとも２つの側壁の間の距離よりも小さい請求項１に記載のＭＴＪ構造。
5. 前記ＭＴＪセルに結合された電極をさらに備え、前記電極は、前記ＭＴＪセルからデータを読み出すために又は前記ＭＴＪセルにデータを書き込むために電流を印加するために好適する請求項１に記載のＭＴＪ構造。
6. 前記複数の側壁の各々の側壁の奥行きは、前記複数の側壁の各々の側壁の長さよりも小さい請求項１に記載のＭＴＪ構造。
7. 前記ＭＴＪセルは、第１の磁区を有する第１の側壁と、第２の磁区を有する第２の側壁と、第３の磁区を有する第３の側壁と、を備える請求項１に記載のＭＴＪ構造。
8. 前記ＭＴＪセルは、前記第１、第２、及び第３の側壁に結合された底壁をさらに備え、前記底壁は、第４の磁区を保持するための自由層を含む請求項７に記載のＭＴＪ構造。
9. 前記第１の側壁に結合された第１の端子構造と、前記第２の側壁に結合された第２の端子構造と、前記第３の側壁に結合された第３の端子構造と、前記底壁に結合された第４の端子構造と、をさらに備える請求項８に記載のＭＴＪ構造。
10. 前記ＭＴＪセルは、実質的にＵ字形である請求項１に記載のＭＴＪ構造。
11. 磁気トンネル接合（ＭＴＪ）構造であって、
    複数の側壁を備えるＭＴＪセルを備え、前記複数の側壁は、第１のデータビットを表すための第１の磁区を保持するための第１の自由層を含む第１の側壁を含み及び第２のデータビットを表すための第２の磁区を保持するための第２の自由層を含む第２の側壁を含む、磁気トンネル接合（ＭＴＪ）構造。
12. 前記第１の側壁は、前記第２の側壁に対して実質的に垂直である請求項１１に記載のＭＴＪ構造。
13. 前記第１の磁区は、基板の表面に対して実質的に平行である第１の方向に延び、前記第２の磁区は、前記基板の前記表面に対して実質的に平行である第２の方向に延びる請求項１１に記載のＭＴＪ構造。
14. 前記第１の磁区は、基板の平らな表面に対して実質的に平行である方向に延び、前記第２の磁区は、前記基板の前記平らな表面に対して実質的に垂直である方向に延びる請求項１１に記載のＭＴＪ構造。
15. 前記複数の側壁は、
    第３のデータビットを表すための第３の磁区を保持するための第３の自由層を含む第３の側壁と、
    前記複数の側壁の各々に結合された底壁であって、第４のデータビットを表すための第４の磁区を保持するための第４の自由層を含む底壁と、をさらに備える請求項１１に記載のＭＴＪ構造。
16. 前記ＭＴＪセルは、前記複数の側壁の各々及び前記底壁に隣接し及び前記複数の側壁の各々及び前記底壁からほぼ等しい間隔で配置された中央電極をさらに含む請求項１５に記載のＭＴＪ構造。
17. 前記中央電極の厚さは、前記ＭＴＪセルの幅と前記複数の側壁の２つの反対の側壁の幅との間の差の約１／２である請求項１６に記載のＭＴＪ構造。
18. 前記中央電極に結合された第１の端子と、
    前記第１の側壁に結合された第２の端子と、
    前記第２の側壁に結合された第３の端子と、
    前記第３の側壁に結合された第４の端子と、
    前記底壁に結合された第５の端子と、をさらに備える請求項１６に記載のＭＴＪ構造。
19. 前記第１の磁区に結合された第１の端子と、
    前記第２の磁区に結合された第２の端子と、
    中央電極に結合された第３の端子と、をさらに備え、
    前記第１の端子、前記第２の端子及び前記第３の端子は、選択的に前記第１及び第２の磁区にデータを書き込むために及び第１及び前記第２の磁区からデータを読み出すために協力するために好適する請求項１１に記載のＭＴＪ構造。
20. 磁気ランダムアクセスメモリ（ＭＲＡＭ）であって、
    磁気トンネル接合（ＭＴＪ）セルのアレイを備え、前記ＭＴＪセルの各々は、
    複数の側壁を備え、前記複数の側壁の各々は、デジタル値を格納するために好適する各々の独立した磁区を保持するための自由層を含む、磁気ランダムアクセスメモリ（ＭＲＡＭ）。
21. 前記ＭＴＪセルの各々は、４つの独立した磁区を備える請求項２０に記載のＭＲＡＭ。
22. 各ＭＴＪセルは、
    第１のビットを格納するために好適する第１の磁区を保持するための第１の自由層を含む第１の側壁と、
    第２のビットを格納するために好適する第２の磁区を保持するための第２の自由層を含む第２の側壁と、
    第３のビットを格納するために好適する第３の磁区を保持するための第３の自由層を含む第３の側壁と、
    第４のビットを格納するために好適する第４の磁区を保持するための第４の自由層を含む底壁と、を備える請求項２０に記載のＭＲＡＭ。
23. 前記第１の側壁に結合された第１のスイッチと、
    前記第２の側壁に結合された第２のスイッチと、
    前記第３の側壁に結合された第３のスイッチと、
    前記底壁に結合された第４のスイッチと、
    前記側壁の各々に隣接する中央電極に結合されたビットラインと、
    前記第１、第２、第３及び第４のスイッチの各々に結合されたワードラインであって、前記ＭＴＪセルからデータを読み出すために及び前記ＭＴＪセルにデータを書き込むために前記第１、第２、第３及び第４のスイッチのうちの少なくとも１つを選択的に駆動させるためのワードラインと、をさらに備える請求項２２に記載のＭＲＡＭ。
24. 前記第１の側壁に第１の電流を選択的に印加するために前記第１のスイッチに結合された第１のソースラインと、
    前記第２の側壁に第２の電流を選択的に印加するために前記第２のスイッチに結合された第２のソースラインと、
    前記第３の側壁に第３の電流を選択的に印加するために前記第３のスイッチに結合された第３のソースラインと、
    前記底壁に第４の電流を選択的に印加するために前記第４のスイッチに結合された第４のソースラインと、をさらに備え、
    前記第１、第２、第３及び第４の電流のうちの少なくとも１つは、データ書き込み動作中に印加される請求項２３に記載のＭＲＡＭ。
25. 前記ＭＴＪセルの各々は、実質的にＵ字形である請求項２０に記載のＭＲＡＭ。

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