JP2011249661A - インターポーザー及びそれを用いた実装構造体 - Google Patents
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Abstract
【解決手段】本発明の一形態にかかるインターポーザー4は、厚み方向に沿った複数の貫通孔Pが形成された無機絶縁層17と、該貫通孔Pに配された貫通導体16とを備え、無機絶縁層17は、互いに結合した、アモルファス状態の酸化ケイ素を含有する第1無機絶縁粒子17aと、第1無機絶縁粒子17aを介して互いに接着された、アモルファス状態の酸化ケイ素を含有する、第1無機絶縁粒子17aよりも粒径が大きい第2無機絶縁粒子17bとを有しており、無機絶縁層17には、第1無機絶縁粒子17aおよび第2無機絶縁粒子mに取り囲まれた複数の空隙Vが形成されている。
【選択図】 図1
Description
以下に、本発明の第1実施形態に係るインターポーザーを含む実装構造体を、図面に基づいて詳細に説明する。
各方向への熱膨張率が例えば3ppm/℃以上5ppm/℃以下に設定され、ヤング率が例えば100GPa以上150GPa以下に設定されている。
号用配線を含む配線部を構成している。
粒子17a及び第2無機絶縁粒子17bの粒径は、無機絶縁層17の研摩面若しくは破断面を電界放出型電子顕微鏡で観察し、20粒子数以上50粒子数以下の粒子を含むように拡大した断面を撮影し、該拡大した断面にて各粒子の最大径を測定することにより測定される。
線回折法で測定することにより、該測定値と結晶相領域の体積比との相対的関係を示す検量線を作成する。次に、測定対象である調査試料をX線回折法で測定し、該測定値と検量
線とを比較して、該測定値から結晶相領域の体積比を算出することにより、調査資料の結晶相領域の体積比が測定される。
アネート樹脂又はポリイミド樹脂等の樹脂材料を用いることができる。また、樹脂層18は、難燃性を高めるために、酸化ケイ素等の無機絶縁材料からなる無機絶縁フィラーを含んでいても構わない。この無機絶縁フィラーは、粒径が例えば0.01μm以上0.5μm以下に設定されており、樹脂材料内における含有量が例えば0.3体積%以上10体積%以下に設定されている。
7を用いた場合、無機絶縁層17と電子部品2との平面方向における熱膨張率の差は低減しやすいが、無機絶縁層17と貫通導体16との平面方向における熱膨張率の差は大きくなりやすい。
い。
(1)図2(a)に示すように、コア基板6を作製する。具体的には、例えば以下のように行う。
(3)図2(c)乃至(e)に示すように、樹脂層18が当接した銅箔15xを準備し、樹脂層18上に無機絶縁層17を形成することにより、基体14を作製する。具体的には、例えば以下のように行う。
うに作製することにより、第1無機絶縁粒子17aのヤング率を低減することができる。これは、低温条件下で第1無機絶縁粒子17aを作製することにより、第1無機絶縁粒子17aに含有された酸化ケイ素の結晶構造において、3員環構造が少なく5員環以上の多員環構造が多くなりやすいことに起因すると推測される。なお、このように作製した場合、第1無機絶縁粒子17aは、酸化ナトリウム等の不純物を1ppm以上5000ppm以下含んでいても構わない。
層17にて結晶化に伴う相転移によって生じるクラックを低減できる。また、該加熱温度が低温であることから、第1無機絶縁粒子17aのヤング率の増加を抑制できる。なお、結晶化開始温度は、非晶質の無機絶縁材料が結晶化を開始する温度、すなわち、結晶相領域の体積が増加する温度である。また、例えば酸化ケイ素の結晶化開始温度は1300℃程度である。
(5)第2バンプ5bを介して配線基板3にインターポーザー4を実装し、第1バンプ5aを介してインターポーザー4に電子部品2を実装することにより、図1(a)に示した実装構造体1を作製することができる。
次に、本発明の第2実施形態に係るインターポーザーを含む実装構造体を、図4に基づいて詳細に説明する。なお、上述した第1実施形態と同様の構成に関しては、記載を省略する。
第2インターポーザー4bAの第3導電層15cAと第2電子部品2bA搭載領域外電気的に接続されている。そして、第2インターポーザー4bAは、第3導電層15cAが、第4バンプ5dAが接続されている第2電子部品2bA搭載領域外から第2電子部品2bA搭載領域内へ引き回されており、第2電子部品2bA搭載領域内において、第3導電層15cAが、その上面に接続された第5バンプ5eAを介して第2電子部品2bAに電気的に接続されている。さらに、第2インターポーザー4bAは、貫通導体16A上端に接続された導電層15Aが、その上面に接続された第1バンプ5aAを介して第2電子部品2bAに電気的に接続されている。
次に、本発明の第3実施形態に係るインターポーザーを含む実装構造体を、図5に基づいて詳細に説明する。なお、上述した第1及び第2実施形態と同様の構成に関しては、記載を省略する。
具体的に説明する。
2 電子部品
3 配線基板
4 インターポーザー
5a 第1バンプ
5b 第1バンプ
5c 第1バンプ
6 コア基板
7 ビルドアップ部
8 樹脂基板
9 スルーホール導体
10 絶縁体
11 絶縁層
12 配線層
13 ビア導体
14 基体
15 導電層
16 貫通導体
17 無機絶縁層
18 樹脂層
V 空隙
C 凹部
Claims (13)
- 厚み方向に沿った複数の貫通孔が形成された無機絶縁層と、該貫通孔に配された貫通導体とを備え、
前記無機絶縁層は、互いに結合した、アモルファス状態の酸化ケイ素を含有する第1無機絶縁粒子と、該第1無機絶縁粒子を介して互いに接着された、アモルファス状態の酸化ケイ素を含有する、前記第1無機絶縁粒子よりも粒径が大きい第2無機絶縁粒子とを有しており、
前記無機絶縁層には、前記第1無機絶縁粒子および前記第2無機絶縁粒子に取り囲まれた複数の空隙が形成されていることを特徴とするインターポーザー。 - 請求項1に記載のインターポーザーにおいて、
前記第1無機絶縁粒子は、粒径が3nm以上110nm以下であり、
前記第2無機絶縁粒子は、粒径が0.5μm以上5μm以下であることを特徴とするインターポーザー。 - 請求項1に記載のインターポーザーにおいて、
前記複数の空隙は、第1空隙と、前記無機絶縁層の厚み方向に沿った断面において、前記第1空隙よりもアスペクト比の大きい細長形状である第2空隙とを有しており、
該第2空隙は、前記無機絶縁層の厚み方向に沿った断面において、前記無機絶縁層の厚み方向および前記無機絶縁層の面方向の双方と交わる長手方向を有することを特徴とするインターポーザー。 - 請求項1に記載のインターポーザーにおいて、
前記無機絶縁層上に形成された導電層と、
前記無機絶縁層と前記導電層との間に介在した、前記無機絶縁層よりも厚みが小さい樹脂層をさらに備えたことを特徴とするインターポーザー。 - 請求項4に記載のインターポーザーにおいて、
前記貫通導体は、前記無機絶縁層および前記樹脂層を厚み方向に貫通し、一端部が前記導電層と電気的に接続されていることを特徴とするインターポーザー。 - 請求項5に記載のインターポーザーにおいて、
前記貫通導体は、貫通方向に沿った断面において、前記一端部の幅が他端部よりも小さいことを特徴とするインターポーザー。 - 請求項6に記載のインターポーザーにおいて、
前記貫通導体の他端部は、端面が前記無機絶縁層から露出していることを特徴とするインターポーザー。 - 請求項7に記載のインターポーザーにおいて、
前記無機絶縁層の他主面は露出しており、
前記貫通導体の前記他端部は、前記無機絶縁層の前記他主面から突出していることを特徴とするインターポーザー。 - 請求項8に記載のインターポーザーにおいて、
前記貫通導体の前記一端部は、前記導電層を介して電子部品と電気的に接続されるためのものであり、
前記貫通導体の前記他端部は、配線基板と電気的に接続されるためのものであることを特徴とするインターポーザー。 - 請求項4に記載のインターポーザーにおいて、
前記無機絶縁層の厚みは、30μm以上200μm以下であり、
前記樹脂層の厚みは、0.5μm以上3μm以下であることを特徴とするインターポーザー。 - 請求項1に記載のインターポーザーにおいて、
前記無機絶縁層は、前記貫通孔の内壁に、前記第2無機絶縁粒子の一部からなる凸部を有し、該凸部は、前記貫通導体に被覆されていることを特徴とするインターポーザー。 - 請求項11に記載のインターポーザーにおいて、
前記無機絶縁層には、前記第1無機絶縁粒子および前記第2無機絶縁粒子に部分的に取り囲まれているとともに前記貫通孔の内壁に開口を有する凹部が形成されており、該凹部には、前記貫通導体の一部が充填されていることを特徴とするインターポーザー。 - 配線基板と、該配線基板上に搭載された請求項1に記載のインターポーザーと、該インターポーザー上に実装された電子部品とを備えたことを特徴とする実装構造体。
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Application Number | Priority Date | Filing Date | Title |
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JP2011249661A true JP2011249661A (ja) | 2011-12-08 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014157342A1 (ja) * | 2013-03-27 | 2014-10-02 | 京セラ株式会社 | 配線基板およびこれを用いた実装構造体 |
JP2016135563A (ja) * | 2015-01-23 | 2016-07-28 | コニカミノルタ株式会社 | インクジェットヘッド及びインクジェット記録装置 |
JP2019083303A (ja) * | 2017-10-27 | 2019-05-30 | 京セラ株式会社 | 配線基板 |
WO2024195520A1 (ja) * | 2023-03-22 | 2024-09-26 | 味の素株式会社 | インターポーザ及びその製造方法、並びに半導体パッケージ基板及びその製造方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0677616A (ja) * | 1992-08-28 | 1994-03-18 | Kyocera Corp | セラミック配線基板 |
JP2002060266A (ja) * | 2000-08-18 | 2002-02-26 | Denki Kagaku Kogyo Kk | 非晶質シリカ焼結体の製造方法 |
JP2004111915A (ja) * | 2002-07-11 | 2004-04-08 | Dainippon Printing Co Ltd | 多層配線基板およびその製造方法 |
JP2005191075A (ja) * | 2003-12-24 | 2005-07-14 | Ngk Spark Plug Co Ltd | 中継基板及びその製造方法、中継基板付き基板 |
-
2010
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0677616A (ja) * | 1992-08-28 | 1994-03-18 | Kyocera Corp | セラミック配線基板 |
JP2002060266A (ja) * | 2000-08-18 | 2002-02-26 | Denki Kagaku Kogyo Kk | 非晶質シリカ焼結体の製造方法 |
JP2004111915A (ja) * | 2002-07-11 | 2004-04-08 | Dainippon Printing Co Ltd | 多層配線基板およびその製造方法 |
JP2005191075A (ja) * | 2003-12-24 | 2005-07-14 | Ngk Spark Plug Co Ltd | 中継基板及びその製造方法、中継基板付き基板 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014157342A1 (ja) * | 2013-03-27 | 2014-10-02 | 京セラ株式会社 | 配線基板およびこれを用いた実装構造体 |
JPWO2014157342A1 (ja) * | 2013-03-27 | 2017-02-16 | 京セラ株式会社 | 配線基板およびこれを用いた実装構造体 |
JP2016135563A (ja) * | 2015-01-23 | 2016-07-28 | コニカミノルタ株式会社 | インクジェットヘッド及びインクジェット記録装置 |
JP2019083303A (ja) * | 2017-10-27 | 2019-05-30 | 京セラ株式会社 | 配線基板 |
JP7011946B2 (ja) | 2017-10-27 | 2022-01-27 | 京セラ株式会社 | 配線基板 |
WO2024195520A1 (ja) * | 2023-03-22 | 2024-09-26 | 味の素株式会社 | インターポーザ及びその製造方法、並びに半導体パッケージ基板及びその製造方法 |
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