JP2011233901A - ＱＦＮ（ＱｕａｄＦｌａｔＮｏｎＬｅａｄｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｅ）半導体パッケージ及びその製造方法、並びに該半導体パッケージの製造に用いられる金属板 - Google Patents

ＱＦＮ（ＱｕａｄＦｌａｔＮｏｎＬｅａｄｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｅ）半導体パッケージ及びその製造方法、並びに該半導体パッケージの製造に用いられる金属板 Download PDF

Info

Publication number
JP2011233901A
JP2011233901A JP2011099932A JP2011099932A JP2011233901A JP 2011233901 A JP2011233901 A JP 2011233901A JP 2011099932 A JP2011099932 A JP 2011099932A JP 2011099932 A JP2011099932 A JP 2011099932A JP 2011233901 A JP2011233901 A JP 2011233901A
Authority
JP
Japan
Prior art keywords
pad
sectional area
die
bump solder
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011099932A
Other languages
English (en)
Other versions
JP5824236B2 (ja
Inventor
En Min Zhuo
恩民 卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Aptos Technology Inc
Original Assignee
Aptos Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Aptos Technology Inc filed Critical Aptos Technology Inc
Publication of JP2011233901A publication Critical patent/JP2011233901A/ja
Application granted granted Critical
Publication of JP5824236B2 publication Critical patent/JP5824236B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H01L21/4832—Etching a temporary substrate after encapsulation process to form leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

【課題】電気接続構造を有する半導体パッケージ及びその製造方法を提供する。
【解決手段】ダイパッド１１及び複数のバンプソルダーパッド１３を得るために金属板をプレスするとともに、該バンプソルダーパッド１３の少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、該ダイパッド１１の少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくすることで、該ダイパッド１１及びバンプソルダーパッド１３が封止材１６内に嵌設されるようにする。また、本発明は、封止材１６が形成された後に金属板を取り除くようにしたため、バンプソルダーパッド１３の底面にオーバーフローすることをさらに回避することができる。
【選択図】図７

Description

本発明は、パッケージ構造及びその製造方法に関し、特にＱＦＮ半導体パッケージ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ Ｌｅａｄｅｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ）及びその製造方法に関する。
従来のチップは、半導体パッケージを形成するために、リードフレーム（Ｌｅａｄ Ｆｒａｍｅ）をチップキャリア（ｃａｒｒｉｅｒ）としていた。このリードフレームは、主に、チップベース及び当該チップベースの周辺に形成された複数のリードを含み、チップベースにチップを接着するとともに、チップとリードとをボンディングワイヤにより電気的に接続した後、チップ、チップベース、ボンディングワイヤ及びリードのインナー部を封止樹脂で被覆することにより、リードフレームを有する半導体パッケージを形成する。
集積回路の技術発展について言えば、半導体製造プロセスにおいては、集積度がより高い製造プロセスへ進化しつつ、且つ、高密度の実装構造が当業界において追求される目標となっている。チップサイズ実装に用いられるキャリアは、リードフレームと、フレキシブル基板（ｆｌｅｘｉｂｌｅ ｓｕｂｓｔｒａｔｅ）又はリジッド基板（ｒｉｇｉｄ ｓｕｂｓｔｒａｔｅ）等を含む。リードフレームは、コストが低く、加工が容易である等の特性を有しているため、電子製品によく使われるチップサイズ実装タイプである。このうち、ＱＦＮ半導体パッケージ実装は、リードフレームを実装基材とするチップサイズ実装（ｌｅａｄ ｆｒａｍｅ ｂａｓｅｄ ＣＳＰ）であり、その特徴としては、アウターリード（ｏｕｔｅｒ ｌｅａｄ）が設けられておらず、即ち、外部と電気的に接続するためのアウターリードが形成されていないため、全体サイズの縮小が可能となることである。
図１６，１７は、アメリカ特許第６，１４３，９８１号（特許文献１）、同第６，１３０，１１５号（特許文献２）及び同第６，１９８，１７１号（特許文献３）に記載の、リードフレームをチップキャリアとするＱＦＮ半導体パッケージ実装の断面図である。図１６に示すように、リード４１を有するリードフレーム４０の上にチップ４２を固設し、当該チップ４２をボンディングワイヤ４３によりリード４１と電気的に接続し、封止材４４でリードフレーム４０、チップ４２及びボンディングワイヤ４３を被覆するとともに、リードフレーム４０のリード４１の底面を封止材４４の表面に露出させている。このＱＦＮ半導体パッケージ構造では、リード４１が表面に露出されることにより、直接半田材料（図示せず）を介して外部装置例えば印刷回路板（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）と電気的に接続することができる。
アメリカ特許第６，１４３，９８１号 アメリカ特許第６，１３０，１１５号 アメリカ特許第６，１９８，１７１号
ただし、上述の従来のリードフレーム構造は、入力／出力の数が少ないため、ハイエンド製品の要求を満たすことができず、しかも単一化（ｓｉｎｇｕｌａｔｉｏｎ）プロセスの後に、リードが脱落するおそれがある。さらに、リード４１の露出した面が封止材４４の面と面一（同一平面）になるため、露出したリード４１に、外部装置の印刷回路板と電気的に接続するための半田ボール４６を形成する場合には、図１７に示すように、半田ボール４６にソルダーブリッジ（ｓｏｌｄｅｒ ｂｒｉｄｇｅ）が発生しやすくなり、それに伴って、リード４１の間にソルダーブリッジ又はショートが生じ、電気的接続が悪くなるおそれがある。
入力／出力の数をより多く得るために、銅箔基板にリードフレームをエッチングにより形成することによって、リードをより多く得ることも考えられる。しかしながら、エッチング製造工程は、極めて手間がかかり、しかも図１６に示すパッケージ又はエッチングにより得られたリードフレームのいずれにおいても、封止材が充填された場合にオーバーフローするという問題が存在しているため、半田ボールを搭載することができなくなり、半田ボールとリードとの電気的接続に影響が及ぶこととなる。また、エッチングにより形成されたリードフレームは、その構造が分離して完全ではないため、超音波半田付けの場合には半田抜けが生じることがよくある。
従って、上記の問題に鑑みて、入力／出力の数をより多く得るための製造工程を簡素化するとともに、従来の半導体パッケージのようなリードの脱落や封止材のオーバーフロー等の問題を回避することは、現在解決が待たれる極めて重要な課題となっている。
そこで、上記の従来技術の種々の欠点に鑑み、本発明は、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッドと、前記ダイパッドの周辺に設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きく、且つ頂面が前記ダイパッドの頂面よりも高い複数のバンプソルダーパッドと、前記ダイパッドに設けられたチップと、前記チップ及び各前記バンプソルダーパッドを電気的に接続するためのボンディングワイヤと、前記ダイパッド、前記バンプソルダーパッド、前記チップ及び前記ボンディングワイヤを被覆することで、前記ダイパッド及び前記バンプソルダーパッドが封止材の中に嵌設され、各前記バンプソルダーパッド及び前記ダイパッドの底面が露出されるようにした封止材と、を備えることを特徴とするＱＦＮ半導体パッケージを提供する。
本発明に係る半導体パッケージを得るために、本発明は、複数のダイ搭載領域が規定された金属板を準備する工程と、前記金属板を金型でプレスすることにより、金属板における各前記ダイ搭載領域にダイパッドを形成するとともに、前記ダイ搭載領域の外周に複数のバンプソルダーパッドを形成し、ここで、前記ダイパッド及び前記バンプソルダーパッドの厚さの範囲内において、前記バンプソルダーパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記ダイパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記バンプソルダーパッドの底面をダイパッドの底面よりも高くする工程と、各前記ダイパッドの上にチップを設置する工程と、前記チップ及び前記バンプソルダーパッドをボンディングワイヤにより電気的に接続する工程と、前記金属板、前記チップ及び前記ボンディングワイヤに封止材を被覆することにより、前記バンプソルダーパッドを前記封止材の中に嵌設させる工程と、前記金属板の底部を取り除くことにより、前記ダイパッド及び各前記バンプソルダーパッドを互いに離間配置させる工程と、前記封止材を切断することにより、複数の半導体パッケージを形成する工程と、を備えることを特徴とするＱＦＮ半導体パッケージの製造方法をさらに提供する。
上述した製造方法においては、前記金型は、雄金型、雌金型及び複数の挿入部材を含み、前記雌金型が、アレイ配列された凹孔及び同一列にある前記凹孔を連通するためのグルーブを有し、前記グルーブには挿入部材が摺設され、前記凹孔の開口面積が前記凹孔の底面積よりも小さくなるようにする。
また、他の実施形態においては、前記ダイパッド及び前記バンプソルダーパッドをプレス形成する工程は、前記金属板を金型でプレスして複数のダイパッド及びバンプソルダーパッドを形成する工程と、前記ダイパッド及び前記バンプソルダーパッドの頂面を押圧することで、前記ダイパッド及び前記バンプソルダーパッドの厚さの範囲内において、前記バンプソルダーパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記ダイパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくする工程と、を含む。
また、本発明は、金属板に一体的に形成され、ダイ搭載領域を区画するように設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きい複数のバンプソルダーパッドと、ダイ搭載領域に位置し、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッドと、各前記バンプソルダーパッドの底面に対応して形成された複数の孔と、を備えることを特徴とするＱＦＮ半導体パッケージの製造に用いられる金属板をさらに提供する。
以上のように、本発明に係る半導体パッケージ及びその製造方法は、まず金属板の上にバンプソルダーパッドをプレス形成し、チップを搭載して電気的に接続し、封止材を形成した後、単一化作業を行うため、従来技術のような封止材を充填する際のオーバーフロー等の問題を回避することができる。また、本発明に係る金属板におけるバンプソルダーパッドが嵌設機能を有しているため、封止材が形成された後、バンプソルダーパッドが封止材より脱落してしまうことを回避することができる。また、バンプソルダーパッドの頂面がダイパッドの頂面よりも高いため、ボンディングワイヤの高さを低く抑え、パッケージ全体の体積を縮小することが可能となる。本発明に係る半導体パッケージ及びその製造方法によれば、オーバーフロー及びバンプソルダーパッドの脱落を防止することができるだけではなく、製造工程を簡素化し、入力／出力の数をより多く提供することができる利点を有している。
本発明に係るＱＦＮ半導体パッケージの製造方法を模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法を模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法における、図２の雌金型の底面図である。 本発明に係るＱＦＮ半導体パッケージの製造方法を模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法を模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法における、孔を有する半導体パッケージを模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法における、バンプソルダーパッドと封止材側辺とが面一（同一平面）になる半導体パッケージを模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法における、ソルダーレジスト層を有する半導体パッケージを模式的に示した図である。 本発明に係るＱＦＮ半導体パッケージの製造方法を模式的に示した図である。 本発明に係るバンプソルダーパッド形成の他の製造方法を模式的に示した図である。 本発明に係るバンプソルダーパッド形成の他の製造方法を模式的に示した図である。 本発明に係るバンプソルダーパッド形成の他の製造方法を模式的に示した図である。 本発明に係るプレスによるダイパッドの製造方法を模式的に示した図である。 本発明に係るプレスによるダイパッドの製造方法を模式的に示した図である。 本発明に係るプレスによるダイパッドの製造方法における、ダイパッドを有する半導体パッケージを模式的に示した図である。 従来のリードフレームをチップキャリアとするＱＦＮ半導体パッケージの断面図である。 従来のリードフレームをチップキャリアとするＱＦＮ半導体パッケージの断面図である。
以下、特定の具体的な実施例により本発明の実施形態を説明する。この技術分野に精通した者は、本明細書の記載内容によって、簡単に本発明のその他の利点や効果を理解できる。
ここで、本明細書に記載の「頂面」や「底面」は、絶対的な空間概念ではなく、構成部材の空間関係に応じて変化するものである。即ち、本明細書の図面に示した半導体パッケージを上下反転させれば、「頂面」が「底面」となり、「底面」が「頂面」となる。従って、それらの「頂面」、「底面」等の名詞は、本発明に係る半導体パッケージにおける構成部材間の連結関係を説明し、本発明に係る半導体パッケージが等価範囲内において合理的な変化や変更を有するようにするために用いられるものであって、本発明の実施可能な範囲を特定の態様（ｅｍｂｏｄｉｍｅｎｔ）に限定するものではない。
（第１の実施例）
図１ないし図９は、本発明に係るＱＦＮ半導体パッケージの製造方法を説明するための図である。
図１に示すように、複数のダイ搭載領域１１が規定された金属板１０を準備する。この金属板１０は銅から構成されてもよい。また、金属板１０の上下表面には、例えば金、パラジウム、銀、銅及びニケッルからなる群から選択される１種の材質からなる金属層、又は、例えば金／パラジウム／ニッケル／パラジウムの層を順に組み合わせたもの、金／ニッケル／銅／ニッケル／銀、金／ニッケル／銅／銀、パラジウム／ニッケル／パラジウム、金／ニッケル／金若しくはパラジウム／ニッケル／金の多層金属のいずれか一つである２種以上の材質からなる金属層が形成されている。
図２及び図３に示すように、金属板１０を金型１２でプレスすることにより、金属板１０における各前記ダイ搭載領域１１にダイパッド１９を形成するとともに、ダイ搭載領域１１の外周に複数のバンプソルダーパッド１３を形成する。ここで、ダイパッド１９及びバンプソルダーパッド１３の厚さｈ、ｈ’の範囲内において、バンプソルダーパッド１３の少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、ダイパッド１９の少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、バンプソルダーパッド１３の底面をダイパッド１９の底面よりも高くする（図面上、紙面のより上方に位置するようにする）。バンプソルダーパッド１３は、図２に示すように、鳩尾形又は半鳩尾形であってもよい。バンプソルダーパッド１３の厚さｈの範囲内にある任意の２つの横断面において、上の横断面積が下の横断面積よりも大きい。また、さらに、金属板をプレスした後、該金属板の上下表面（図示せず）に金属層を形成してもよい。
実施において、金型１２は、雄金型１２１、雌金型１２２及び複数の挿入部材１２３を含み、図３に示す雌金型１２２の底面図のように、雌金型１２２は、アレイ配列された凹孔１２２１及び同一列にある凹孔１２２１を連通するためのグルーブ１２２２を複数有している。グルーブ１２２２に挿入部材１２３が摺設されることで、凹孔１２２１の開口面積が凹孔１２２１の底面積よりも小さくなるようにし、それによって、プレスの後に鳩尾形のバンプソルダーパッド１３が得られる。
図４に示すように、各前記ダイパッド１９（図２参照）の上にチップ１４を搭載し、チップ１４及びバンプソルダーパッド１３をボンディングワイヤ１５により電気的に接続する。その後、金属板１０、チップ１４及びボンディングワイヤ１５に封止材１６を被覆する。鳩尾形のバンプソルダーパッド１３の任意のある横断面積がいずれもその下方にある他の一つの横断面積（本発明では、バンプソルダーパッド１３内の孔１３１の横断面積もバンプソルダーパッド１３の横断面積に算入される）よりも大きい（例えば頂面面積が底面面積よりも大きい）ことから、バンプソルダーパッド１３が封止材１６の中に嵌設される。また、バンプソルダーパッド１３の底面がダイパッド１９の底面よりも高く、バンプソルダーパッド１３の頂面がダイパッド１９の頂面よりも高いため、ボンディングワイヤの高さを低く抑え、パッケージ全体の体積を縮小することが可能となる。さらに、金属板が連続構造であるため、超音波半田付けによる半田抜けの不具合を減少させることができる。また、封止材の形成時に、金属板が連続構造のままであるため、オーバーフローの問題をさらに防止することができる。
図５に示すように、金属板１０（図４参照）の底部をミリングカッター又はエッチングにより取り除くことにより、各前記ダイパッド１９及びバンプソルダーパッド１３を互いに離間配置させる。さらに、図６に示すように、図５においてダイパッド１９及びバンプソルダーパッド１３の底部が封止材の底部と面一（同一平面）になるのとは異なり、金属板１０の底部を取り除く際、プレス時にプレスの深さの設定が可能であるため、金属板１０を必要に応じて取り除くことによって得られたダイパッド１９及びバンプソルダーパッド１３の底面に孔１３１を対応して形成することができる。図７に示すように、それらの孔には半田ボール１７（図９参照）が配設され、半田ボール１７とバンプソルダーパッド１３との間に好ましい接合強度が与えられ、最後に封止材１６を切断することにより、複数の半導体パッケージ１を形成する。一方、隣接した２つのパッケージユニットが共通のバンプソルダーパッド１３を有し、切断工程を行う場合は、図８に示すように、封止材１６及び隣接した２つの半導体パッケージに共通のバンプソルダーパッド１３を切断することにより、得られた半導体パッケージの最外周にあるバンプソルダーパッド１３の側辺が露出し、封止材１６と面一（同一平面）になるようにすることができる。また、図７に示すように、隣接した２つのパッケージユニットが共通のバンプソルダーパッド１３を有さず、封止材１６がバンプソルダーパッド１３の側辺を被覆するように構成してもよい。
また、図９に示すように、金属板１０を取り除いた後、封止材１６の底面の上にソルダーレジスト層１８を形成し、ソルダーレジスト層１８は、各前記ダイパッド１９及びバンプソルダーパッド１３が対応して露出するためのソルダーレジスト層の開口１８１を複数有するように構成してもよい。本実施例においては、孔１３１を有するバンプソルダーパッド１３を例にして説明したが、この態様に限定されるものではない。
（第２の実施例）
本実施例は、プレス方法が異なっている以外は、前述した製造方法とほぼ同様である。図１０ないし図１２に示すプレスによるダイパッド及びバンプソルダーパッドの形成工程は、まず金属板２０を、上金型２２１及び下金型２２２を含む金型２２でプレスすることにより複数のダイパッド２９及びバンプソルダーパッド２３を形成する工程と、再び、ダイパッド２９及びバンプソルダーパッド２３の頂面を押圧することにより、ダイパッド２９及びバンプソルダーパッド２３の厚さの範囲内において、たとえバンプソルダーパッド２３の頂面が最大面積ではなくても、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きい関係がなお存在し、封止材の形成後に、バンプソルダーパッド２３が封止材の中に嵌設されるようにし、同様に、ダイパッド２９の少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくする工程と、を備える。具体的に言えば、図１１に示すように、他の上金型２２１’を再びダイパッド２９及びバンプソルダーパッド２３の頂面に押圧させ、最後に脱型することによりバンプソルダーパッド２３を有する金属板２０を得ることができる。
（第３の実施例）
本実施例は、ダイパッドの外形が異なっている以外は、前述した製造方法とほぼ同様である。図１３に示すように、金属板３０をプレスする工程は、ダイ搭載領域３１（図１４参照）を金型３２でプレスすることによりダイパッド３８を形成する工程をさらに備えてもよい。ダイパッド３８は、複数のバンプパッド３８１からなり、その外形はバンプソルダーパッド３３と同じであっても良い。同様に、ダイパッド３８の厚さの範囲内において、ダイパッド３８の少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きい。
前述した製造方法によれば、本発明に係るＱＦＮ半導体パッケージ１、３は、図７及び図１５に示すように、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッド１９、３８と、前記ダイパッド１９、３８の周辺に設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きく、且つ頂面がダイパッド１９、３８の頂面よりも高い複数のバンプソルダーパッド１３、３３と、前記ダイパッド１９、３８に設けられたチップ１４、３４と、前記チップ１４、３４及び各前記バンプソルダーパッド１３、３３を電気的に接続するためのボンディングワイヤ１５、３５と、ダイパッド１９、３８、バンプソルダーパッド１３、３３、チップ１４、３４及びボンディングワイヤ１５、３５を被覆することで、ダイパッド１９、３８及びバンプソルダーパッド１３、３３が封止材１６、３６の中に嵌設され、各前記バンプソルダーパッド１３、３３及びダイパッド１９、３８の底面が露出されるようにした封止材１６、３６と、を備える。また、バンプソルダーパッド１３、３３及びダイパッド１９、３８の底面には半田ボール１７、３７が搭載されてもよい。
本発明に係る半導体パッケージにおいて、バンプソルダーパッド１３及びダイパッド１９は、図７に示す鳩尾形であってもよく、半鳩尾形又はその他の形状であってもよい。
図８に示すように、前記半導体パッケージは、封止材１６の底面に形成され、各前記ダイパッド１９及びバンプソルダーパッド１３が対応して露出するための開口１８１を複数有するソルダーレジスト層１８をさらに備えてもよい。
一方、前述した製造方法に基づき、本発明は、図４に示すように、前記金属板１０に一体的に形成され、ダイ搭載領域１１を区画するように設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きい複数のバンプソルダーパッド１３と、ダイ搭載領域１１に設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッド１９と、各前記バンプソルダーパッド１３の底面に対応して形成された複数の孔１３１と、を備えることを特徴とするＱＦＮ半導体パッケージの製造に用いられる金属板１０を提供する。
本発明に係る半導体パッケージ及びその製造方法は、まず金属板の上にバンプソルダーパッドをプレス形成し、チップを搭載して電気的に接続し、封止材を形成した後、単一化作業を行うため、従来技術のような封止材を充填する際のオーバーフロー等の問題を回避することができる。また、本発明に係る金属板におけるダイパッド及びバンプソルダーパッドが嵌設機能を有しているため、封止材が形成された後、バンプソルダーパッドが封止材より脱落してしまうことを回避することができ、信頼性が向上することとなる。また、好ましくは、プレスにおいて、ダイパッドの高さをバンプソルダーパッドよりも低くすることもできる。これにより、パッケージの高さを低く抑え、体積を縮小するのに有利となり、熱伝導性能が向上することとなる。本発明に係る半導体パッケージ及びその製造方法によれば、オーバーフロー及びバンプソルダーパッドの脱落を防止することができるだけではなく、製造工程を簡素化し、入力／出力の数をより多く提供することができる利点を有している。
上記の実施形態は本発明の原理および効果・機能を例示的に説明するものに過ぎず、本発明は、これらによって限定されるものではない。本発明に係る実質的な技術内容は、特許請求の範囲に定義される。本発明は、この技術分野に精通した者により本発明の主旨を逸脱しない範囲で様々な修正や変更を施すことが可能であり、そうした修正や変更は、本発明の特許請求の範囲に入るものである。
１、３ 半導体パッケージ
１０、２０、３０ 金属板
１１、３１ ダイ搭載領域
１２、２２、３２ 金型
１２１ 雄金型
１２２ 雌金型
１２３ 挿入部材
１２２１ 凹孔
１２２２ グルーブ
１３、２３、３３ バンプソルダーパッド
１３１ 孔
１４、３４、４２ チップ
１５、３５、４３ ボンディングワイヤ
１６、３６ 封止材
１７、３７、４６ 半田ボール
１８ ソルダーレジスト層
１８１ 開口
２２１、２２１’ 上金型
２２２ 下金型
１９、２９、３８ ダイパッド
３８１ バンプパッド
４０ リードフレーム
４１ リード
４４ 封止材

Claims (12)

  1. 厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッドと、
    前記ダイパッドの周辺に設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きく、且つ頂面が前記ダイパッドの頂面よりも高い複数のバンプソルダーパッドと、
    前記ダイパッドに設けられたチップと、
    前記チップ及び各前記バンプソルダーパッドを電気的に接続するためのボンディングワイヤと、
    前記ダイパッド、前記バンプソルダーパッド、前記チップ及び前記ボンディングワイヤを被覆することで、前記ダイパッド及び前記バンプソルダーパッドが封止材の中に嵌設され、各前記バンプソルダーパッド及び前記ダイパッドの底面が露出されるようにした封止材と、
    を備えることを特徴とするＱＦＮ半導体パッケージ。
  2. 前記バンプソルダーパッドは、鳩尾形又は半鳩尾形であることを特徴とする請求項１に記載のＱＦＮ半導体パッケージ。
  3. 前記ダイパッドは、鳩尾形又は半鳩尾形であることを特徴とする請求項１に記載のＱＦＮ半導体パッケージ。
  4. 前記封止材の底面に形成され、前記ダイパッド及び前記バンプソルダーパッドが対応して露出するための開口を複数有するソルダーレジスト（ｓｏｌｄｅｒ ｒｅｓｉｓｔ）層をさらに備えることを特徴とする請求項１に記載のＱＦＮ半導体パッケージ。
  5. 複数のダイ搭載領域が規定された金属板を準備する工程と、
    前記金属板を金型でプレスすることにより、金属板における各前記ダイ搭載領域にダイパッドを形成するとともに、前記ダイ搭載領域の外周に複数のバンプソルダーパッドを形成し、ここで、前記ダイパッド及び前記バンプソルダーパッドの厚さの範囲内において、前記バンプソルダーパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記ダイパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記バンプソルダーパッドの底面を前記ダイパッドの底面よりも高くする工程と、
    各前記ダイパッドの上にチップを設置する工程と、
    前記チップ及び前記バンプソルダーパッドをボンディングワイヤにより電気的に接続する工程と、
    前記金属板、前記チップ及び前記ボンディングワイヤに封止材を被覆することにより、前記バンプソルダーパッドを前記封止材の中に嵌設させる工程と、
    前記金属板の底部を取り除くことにより、前記ダイパッド及び各前記バンプソルダーパッドを互いに離間配置させる工程と、
    前記封止材を切断することにより、複数の半導体パッケージを形成する工程と、
    を備えることを特徴とするＱＦＮ半導体パッケージの製造方法。
  6. 前記金型は、雄金型、雌金型及び複数の挿入部材を含み、前記雌金型が、アレイ配列された凹孔及び同一列にある前記凹孔を連通するためのグルーブを有し、前記グルーブに前記挿入部材が摺設されることで、前記凹孔の開口面積が前記凹孔の底面積よりも小さくなるようにしたことを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  7. 前記ダイパッド及び前記バンプソルダーパッドをプレス形成する工程は、前記金属板を金型でプレスして複数の前記ダイパッド及び前記バンプソルダーパッドを形成する工程と、前記ダイパッド及び前記バンプソルダーパッドの頂面を押圧することで、前記ダイパッド及び前記バンプソルダーパッドの厚さの範囲内において、前記バンプソルダーパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくし、前記ダイパッドの少なくとも一つの横断面積をその下方にある他の一つの横断面積よりも大きくする工程と、を含むことを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  8. 前記バンプソルダーパッドの頂面は、前記ダイパッドの頂面よりも高いことを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  9. 前記金属板をプレスする前又はプレスした後に前記金属板の上下表面に金属層を形成する工程をさらに備えることを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  10. 前記バンプソルダーパッドは、鳩尾形又は半鳩尾形であることを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  11. 前記金属板を取り除いた後、前記封止材の底面にソルダーレジスト層を形成し、前記ソルダーレジスト層が各前記ダイパッド及び前記バンプソルダーパッドを対応して露出させるための開口を複数有するようにした工程をさらに備えることを特徴とする請求項５に記載のＱＦＮ半導体パッケージの製造方法。
  12. ＱＦＮ半導体パッケージの製造に用いられる金属板であって、
    前記金属板に一体的に形成され、ダイ搭載領域を区画するように設けられ、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きい複数のバンプソルダーパッドと、
    前記ダイ搭載領域に位置し、厚さの範囲内において、少なくとも一つの横断面積がその下方にある他の一つの横断面積よりも大きいダイパッドと、
    各前記バンプソルダーパッドの底面に対応して形成された複数の孔と、
    を備えることを特徴とするＱＦＮ半導体パッケージの製造に用いられる金属板。
JP2011099932A 2010-04-27 2011-04-27 ＱＦＮ（ＱｕａｄＦｌａｔＮｏｎＬｅａｄｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｅ）半導体パッケージ及びその製造方法、並びに該半導体パッケージの製造に用いられる金属板 Active JP5824236B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW099113219A TWI421993B (zh) 2010-04-27 2010-04-27 四方扁平無導腳之半導體封裝件及其製法及用於製造該半導體封裝件之金屬板
TW099113219 2010-04-27

Publications (2)

Publication Number Publication Date
JP2011233901A true JP2011233901A (ja) 2011-11-17
JP5824236B2 JP5824236B2 (ja) 2015-11-25

Family

ID=44815103

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011099932A Active JP5824236B2 (ja) 2010-04-27 2011-04-27 ＱＦＮ（ＱｕａｄＦｌａｔＮｏｎＬｅａｄｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｅ）半導体パッケージ及びその製造方法、並びに該半導体パッケージの製造に用いられる金属板

Country Status (3)

Country Link
US (2) US9171740B2 (ja)
JP (1) JP5824236B2 (ja)
TW (1) TWI421993B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI447879B (zh) * 2011-11-15 2014-08-01 矽品精密工業股份有限公司 預製導線架與半導體封裝件及預製導線架的製法
US20140357022A1 (en) * 2013-06-04 2014-12-04 Cambridge Silicon Radio Limited A qfn with wettable flank
US9978667B2 (en) * 2013-08-07 2018-05-22 Texas Instruments Incorporated Semiconductor package with lead frame and recessed solder terminals
US9390993B2 (en) * 2014-08-15 2016-07-12 Broadcom Corporation Semiconductor border protection sealant
US11222790B2 (en) * 2019-12-26 2022-01-11 Nxp Usa, Inc. Tie bar removal for semiconductor device packaging

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116045A (ja) * 1995-10-13 1997-05-02 Dainippon Printing Co Ltd リードフレームを用いたｂｇａタイプの樹脂封止型半導体装置およびその製造方法
JPH1140720A (ja) * 1997-07-16 1999-02-12 Dainippon Printing Co Ltd 回路部材および該回路部材を用いた樹脂封止型半導体装置
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2004095936A (ja) * 2002-09-02 2004-03-25 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
JP3012816B2 (ja) 1996-10-22 2000-02-28 松下電子工業株式会社 樹脂封止型半導体装置およびその製造方法
US5973393A (en) * 1996-12-20 1999-10-26 Lsi Logic Corporation Apparatus and method for stackable molded lead frame ball grid array packaging of integrated circuits
JP3032964B2 (ja) * 1996-12-30 2000-04-17 アナムインダストリアル株式会社 ボールグリッドアレイ半導体のパッケージ及び製造方法
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US6365976B1 (en) * 1999-02-25 2002-04-02 Texas Instruments Incorporated Integrated circuit device with depressions for receiving solder balls and method of fabrication
KR100960739B1 (ko) * 1999-02-26 2010-06-01 텍사스 인스트루먼츠 인코포레이티드 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법
JP4464527B2 (ja) * 1999-12-24 2010-05-19 大日本印刷株式会社 半導体搭載用部材およびその製造方法
US6198171B1 (en) 1999-12-30 2001-03-06 Siliconware Precision Industries Co., Ltd. Thermally enhanced quad flat non-lead package of semiconductor
US7129575B1 (en) * 2000-10-13 2006-10-31 Bridge Semiconductor Corporation Semiconductor chip assembly with bumped metal pillar
US6894382B1 (en) * 2004-01-08 2005-05-17 International Business Machines Corporation Optimized electronic package
TWI360213B (en) * 2007-11-19 2012-03-11 Subtron Technology Co Ltd Chip package carrier, chip package and method for
US7872345B2 (en) * 2008-03-26 2011-01-18 Stats Chippac Ltd. Integrated circuit package system with rigid locking lead
US8283209B2 (en) * 2008-06-10 2012-10-09 Stats Chippac, Ltd. Semiconductor device and method of forming PiP with inner known good die interconnected with conductive bumps
US8134242B2 (en) * 2008-08-04 2012-03-13 Stats Chippac Ltd. Integrated circuit package system with concave terminal
US8546189B2 (en) * 2008-09-22 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package with top and bottom solder bump interconnection
US8652881B2 (en) * 2008-09-22 2014-02-18 Stats Chippac Ltd. Integrated circuit package system with anti-peel contact pads
US7888181B2 (en) * 2008-09-22 2011-02-15 Stats Chippac, Ltd. Method of forming a wafer level package with RDL interconnection over encapsulant between bump and semiconductor die
JP5100715B2 (ja) * 2009-07-13 2012-12-19 株式会社東芝 半導体装置及び半導体装置の製造方法
US8105872B2 (en) * 2010-06-02 2012-01-31 Stats Chippac, Ltd. Semiconductor device and method of forming prefabricated EMI shielding frame with cavities containing penetrable material over semiconductor die
US8409978B2 (en) * 2010-06-24 2013-04-02 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset bond on trace interconnect structure on leadframe

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09116045A (ja) * 1995-10-13 1997-05-02 Dainippon Printing Co Ltd リードフレームを用いたｂｇａタイプの樹脂封止型半導体装置およびその製造方法
JPH1140720A (ja) * 1997-07-16 1999-02-12 Dainippon Printing Co Ltd 回路部材および該回路部材を用いた樹脂封止型半導体装置
JP2001127199A (ja) * 1999-10-29 2001-05-11 Matsushita Electronics Industry Corp 樹脂封止型半導体装置およびその製造方法
JP2004095936A (ja) * 2002-09-02 2004-03-25 Sanyo Electric Co Ltd 回路装置の製造方法
JP2004119727A (ja) * 2002-09-26 2004-04-15 Sanyo Electric Co Ltd 回路装置の製造方法

Also Published As

Publication number Publication date
US20160013122A1 (en) 2016-01-14
TWI421993B (zh) 2014-01-01
TW201138038A (en) 2011-11-01
US9659842B2 (en) 2017-05-23
US20110260310A1 (en) 2011-10-27
US9171740B2 (en) 2015-10-27
JP5824236B2 (ja) 2015-11-25

Similar Documents

Publication Publication Date Title
US10566271B2 (en) Carrier-free semiconductor package and fabrication method
US8258008B2 (en) Package-on-package system with via z-interconnections and method for manufacturing thereof
KR101019793B1 (ko) 반도체 장치 및 그 제조 방법
US7816769B2 (en) Stackable packages for three-dimensional packaging of semiconductor dice
TWI360189B (en) Integrated circuit package system employing device
JP5707902B2 (ja) 半導体装置及びその製造方法
CN102956511B (zh) 半导体封装结构的制作方法
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
KR20060024419A (ko) 집적 회로 스택 쌓기 집적 회로 패키지 및 그 제조 방법
CN205609512U (zh) 半导体封装体
TW200939361A (en) Integrated circuit package system with interposer
JP5824236B2 (ja) ＱＦＮ（ＱｕａｄＦｌａｔＮｏｎＬｅａｄｅｄＳｅｍｉｃｏｎｄｕｃｔｏｒＰａｃｋａｇｅ）半導体パッケージ及びその製造方法、並びに該半導体パッケージの製造に用いられる金属板
US20220157700A1 (en) Two sided bondable lead frame
JP5667381B2 (ja) 半導体装置及びその製造方法
US20020003308A1 (en) Semiconductor chip package and method for fabricating the same
JP2008071927A (ja) 半導体装置の製造方法および半導体装置
US11515239B2 (en) Quad flat no-lead package structure
US20080185698A1 (en) Semiconductor package structure and carrier structure
JP5561072B2 (ja) 半導体装置の製造方法
US8164200B2 (en) Stack semiconductor package and method for manufacturing the same
TW201832378A (zh) 電子封裝結構及其製法
KR101261483B1 (ko) 반도체 패키지 제조 방법
CN102244058A (zh) 四方扁平无导脚的半导体封装件及制法及该制造用金属板
US8399967B2 (en) Package structure
US20090079045A1 (en) Package structure and manufacturing method thereof

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140328

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20150409

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20150409

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150410

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150511

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150915

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151009

R150 Certificate of patent or registration of utility model

Ref document number: 5824236

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250