JP2011229051A - 誤り検出回路及び集積回路 - Google Patents

Abstract

【課題】メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供する。
【解決手段】集積回路１を、誤り検出回路２Ａ〜２Ｃとメモリ回路３とを含み、誤り検出回路２Ａ〜２Ｃを、クロック信号ＣＫの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎを出力するラッチ回路２１Ａ０〜２１Ａｎと、クロック信号ＣＫを遅延時間ｔ１だけ遅延させる遅延回路２０Ａと、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジにおいて入力信号ＩＮ０〜ＩＮｎの状態を保持し、保持した状態を示す第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎを出力するラッチ回路２１Ｂ０〜２１Ｂｎと、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａｎと第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂｎとが一致しているか否かを比較判定し、判定結果を示す第３信号ＣＯＭＰ０〜ＣＯＭＰｎを出力する比較回路２４＿０〜２４＿ｎとを含む構成とした。
【選択図】図１

Description

本発明は、入力対象に入力される信号の誤りを検出する誤り検出回路に関する。

従来、ＳＲＡＭ（Static Random Access Memory）などのメモリを内蔵する集積回路において、メモリにデータを書き込む際や、メモリに格納されたデータを読み出す際に、メモリへの入力信号やメモリからの出力信号が、ノイズによって変化する恐れがあった。ここで、ノイズとしては、Ｐ＆Ｒツールを用いた自動配置配線が要因のクロストークノイズや、トランジスタの高集積化が要因のスイッチングノイズなどが挙げられる。

このようなノイズ等による信号の変化は、誤ったデータのメモリへの格納や、誤ったデータ信号の出力による後段のシステムの誤動作などを引き起こす恐れがある。
この問題に対して、信号の誤りを検出する技術として、例えば、特許文献１のメモリの異常動作検出回路、特許文献２の誤動作防止用外部メモリインターフェース回路などが開示されている。

特許文献１の技術では、メモリの出力データを所定時間遅延して、遅延データを出力し、この遅延データとメモリの出力データとを比較して、不一致の場合に不一致信号を出力することで出力データの誤りを検出している。
また、特許文献２の技術では、外部メモリから出力されたデータをクロックを用いてサンプリングするデータ入力同期回路が、少なくとも２回連続して同じデータをサンプリングしたときにそのデータを有効なデータと判定している。つまり、２回連続して同じデータをサンプリングできなかったときに出力データに誤りがあると判定している。

特開２００４−６２３８９号公報 特開２００５−７８２０９号公報

しかしながら、上記特許文献１及び特許文献２の技術は、いずれもメモリから出力されるデータ信号について誤判定を行うものであり、メモリに入力されるデータ信号については誤判定を行っていない。そのため、ノイズ等の影響によって入力信号が変化した場合に、誤ったデータがメモリに保持されるのを防ぐことは困難であった。
そこで、本発明の目的の一つは、メモリ等の入力対象に入力される信号の誤判定を行うのに好適な誤り検出回路を提供することにある。
なお、前記目的に限らず、後述する発明を実施するための形態に示す各構成により導かれる作用効果であって、従来の技術によっては得られない作用効果を奏することも本発明の他の目的の一つとして位置付けることができる。

〔形態１〕 上記目的を達成するために、形態１の誤り検出回路は、入力対象に入力する入力信号の状態を、第１クロック信号のエッジに基づく第１のタイミングで保持し、保持した状態を示す第１信号を出力する第１のラッチ回路と、
前記入力信号の状態を、第２クロック信号のエッジに基づく第２のタイミングで保持し、保持した状態を示す第２信号を出力する第２のラッチ回路と、
前記第１信号と前記第２信号とを比較して、比較結果に基づき両者が一致しているか否かを示す第３信号を出力する比較回路と、を備え、
前記第２のタイミングは、前記第１のタイミングから所定時間遅延したタイミングである。

このような構成であれば、上記第１のタイミング又は上記第２のタイミングにおいてノイズ等が原因で入力信号が変化した場合に、第１信号と第２信号とが異なる状態となるため、比較回路において、第１信号と第２信号とが不一致であることを示す第３信号が出力される。
これにより、第１のラッチ回路の出力する第１信号を入力対象の入力信号として入力する構成とすることで、入力対象に入力される入力信号にノイズ等が原因で誤りが生じているか否かを検出することができる。

また、第３信号が不一致を示す場合に、入力信号の発信元に対して第３信号を渡すなどすることで、発信元に入力信号の再送を行わせることができる。これにより、入力信号の誤りが原因で、入力対象が誤動作したり、入力対象から誤ったデータ信号が後段のシステムに出力されたりするのを未然に防ぐことができる。
また、入力対象がメモリ回路である場合は、誤ったデータが記憶されるのを防ぐことができる。
ここで、第１のラッチ回路及び第２のラッチ回路は、例えば、入力信号がデジタル信号である場合に、信号のＨｉｇｈレベル及びＬｏｗレベルの２状態を保持する。

また、エッジに基づくタイミングとは、第１クロック及び第２クロックの立ち上がりエッジ又は立ち下がりエッジに基づくタイミングである。そして、第１のラッチ回路が第１クロックの立ち上がりエッジに基づき状態を保持する場合は、第２のラッチ回路も第２クロックの立ち上がりエッジに基づき状態を保持する。また、第１のラッチ回路が第１クロックの立ち下がりエッジに基づき状態を保持する場合は、第２のラッチ回路も第２クロックの立ち下がりエッジに基づき状態を保持する。なお、保持する条件（２状態を判断する電圧閾値等）は、第１のラッチ回路及び第２のラッチ回路で同じ条件とすることが望ましい。

〔形態２〕 更に、形態２の誤り検出回路は、形態の１の誤り検出回路において、前記第１クロック信号と前記第２クロック信号とは同一のクロック信号である。
このような構成であれば、同一のクロック信号をそのまま第１のラッチ回路に供給し、同一のクロック信号を所定時間遅延させたクロック信号を第２のラッチ回路に供給することで、第１のタイミングと第２のタイミングとを簡易に生成することができる。

〔形態３〕 また、上記目的を達成するために、形態３の誤り検出回路は、複数の前記入力信号に対応する複数の形態１又は２に記載の誤り検出回路と、
前記複数の誤り検出回路の各比較回路から出力される前記第３信号に基づき、前記入力信号の誤りの有無を示す誤り検出信号を出力する出力回路と、を備える。
このような構成であれば、出力回路によって、例えば、複数の第３信号のうち１つでも不一致となるものがあった場合に、誤りが有ることを示す誤り検出信号を出力するといったように厳密な誤り検出を行うことができる。また、複数の第３信号のうち所定数の不一致となるものがあった場合に誤りが有ることを示す誤り検出信号を出力するといったように、後段のシステムが必要とする精度に応じた誤り検出を行うこともできる。

〔形態４〕 更に、形態４の誤り検出回路は、形態３の誤り検出回路において、前記第２クロック信号を所定時間遅延させた第３クロック信号のエッジに基づく第３のタイミングで、前記誤り検出信号の状態を保持し、保持した状態を示す第４の信号を出力する第３のラッチ回路を備える。
このような構成であれば、第１クロックと第２クロックとの遅延期間において、意図しない状態を示す誤り検出信号が出力されるのを防ぐことができる。

〔形態５〕 更に、形態５の誤り検出回路は、形態４の誤り検出回路において、前記第２のラッチ回路の前段において、前記入力信号と制御信号とを受信し、受信した制御信号に基づき、受信した入力信号又は前記受信した制御信号に対応する状態を示すテスト入力信号を前記第２のラッチ回路に出力するテスト回路を備える。
このような構成であれば、テスト回路によって、個々の誤り検出回路が正常に動作しているか否かを試験することができる。

〔形態６〕 一方、上記目的を達成するために、形態６の集積回路は、形態３乃至５のいずれか１に記載の誤り検出回路と、
前記入力信号の入力対象であって、前記複数の誤り検出回路を介して受信した前記入力信号の状態に対応する情報を記憶するメモリ回路と、を備える。
このような構成であれば、上記形態３乃至５のいずれか１に記載の誤り検出回路と同等の作用及び効果を得ることができる。

本発明に係る集積回路１の構成を示すブロック図である。 誤り検出回路２の詳細な構成を示すブロック図である。 ラッチ回路２１の回路構成例を示す図である。 （ａ）は、テスト回路２７＿０〜２７＿２の回路構成例を示す図であり、（ｂ）は、（ａ）のテスト回路２７＿０〜２７＿２の真理値表である。 第１のラッチタイミングで誤りが発生した場合のタイミングチャートの一例を示す図である。 第２のラッチタイミングで誤りが発生した場合のタイミングチャートの一例を示す図である。 ラッチ回路２１Ｃを設けなかった場合のタイミングチャートの一例を示す図である。 図４（ａ）のテスト回路２７を用いたテスト内容の具体例の一覧を示す図である。 ラッチ回路２１Ｂとテスト回路２７とを合成した合成回路例を示す図である。

以下、本発明の実施の形態を図面に基づき説明する。図１〜図８は、本発明に係る誤り検出回路及び集積回路の実施の形態を示す図である。
（集積回路の構成）
まず、本発明に係る集積回路の構成を図１に基づき説明する。図１は、本発明に係る集積回路１の構成を示すブロック図である。
集積回路１は、図１に示すように、誤り検出回路２Ａ〜２Ｃと、メモリ回路３とを含んだ構成となっている。以下、本実施の形態では、メモリ回路３を、同期型ＳＲＡＭの回路として説明する。

誤り検出回路２Ａは、外部ホスト装置（不図示）から入力された、メモリ回路３のアドレスを指定するアドレス信号（図１中のＡｄｄｒｅｓｓ）の誤りを検出する回路である。
誤り検出回路２Ｂは、外部ホスト装置から入力された、各種セレクト信号、各種イネーブル信号などのメモリ回路３を制御する各種制御信号の誤りを検出する回路である。
誤り検出回路２Ｃは、外部ホスト装置から入力された、メモリ回路３に記憶するデータのデータ信号（図１中のＤｉｎ）の誤りを検出する回路である。

メモリ回路３は、メモリ・セル・アレイ（図１中のＭＣＡ）３ａと、アドレスデコーダー（図１中のＡＤＥＣ）３ｂと、制御部（図１中のＣｏｎｔｒｏｌ）３ｃと、データＲ／Ｗ部（図１中のＤＡＴＡ Ｒ／Ｗ）３ｄとを含んで構成される。
ＭＣＡ３ａは、ＳＲＡＭの回路構成を有したメモリセルが複数アレイ状に配列された構成を有している。ここで、ＳＲＡＭのメモリセルの回路構成として、図示しないが、４つのＭＯＳトランジスタと２つの高抵抗から構成される高抵抗負荷型、又は６つのＭＯＳトランジスタで構成されるＣＭＯＳ型などがある。

ＡＤＥＣ３ｂは、図示しないが、行アドレス・バッファー、行アドレス・レジスター、行アドレス・デコーダー、列アドレス・バッファー、列アドレス・レジスター、列アドレス・デコーダー等を含んで構成される。そして、ＡＤＥＣ３ｂは、制御部３ｃからの制御信号に応じて、入力されたアドレス信号の示すアドレスに対応するメモリセルをデータ書込可能な状態又はデータ読出可能な状態となるアクティブ状態となるように駆動する。
制御部３ｃは、入力された各種制御信号に応じて、ＡＤＥＣ３ｂの動作、データＲ／Ｗ部３ｄの動作を制御する。
データＲ／Ｗ部３ｄは、不図示のデータコントロール部とセンスアンプとを含んで構成され、制御部３ｃからの制御信号に応じて、アクティブ状態のメモリセルへのデータの書き込み、アクティブ状態のメモリセルからのデータの読み出しを行う。

（誤り検出回路の構成）
次に、図２に基づき、誤り検出回路２Ａ〜２Ｃの詳細な構成について説明する。
ここで、図２は、誤り検出回路２の詳細な構成を示すブロック図である。なお、誤り検出回路２Ａ〜２Ｃは、誤りを検出するデータの種類が異なるだけで、構成は同様となるので、これらを総称して誤り検出回路２として説明する。
誤り検出回路２は、図２に示すように、遅延回路２０Ａ及び２０Ｂと、ラッチ回路２１Ａ０〜２１Ａｎ（ｎは１以上の自然数）と、ラッチ回路２１Ｂ０〜２１Ｂｎと、比較回路２４＿０〜２４＿ｎと、ＯＲ回路２５と、ラッチ回路２１Ｃとを含んで構成される。

遅延回路２０Ａは、入力されたクロック信号ＣＫを所定時間ｔ１（ｔ１＜ｔｈ（クロック信号ＣＫの１周期の期間））だけ遅延させて、この遅延させたクロック信号である遅延クロック信号ＣＫ＿Ａを出力する回路である。
遅延回路２０Ｂは、入力されたクロック信号ＣＫを所定時間ｔ２（ｔ１＜ｔ２＜ｔｈ）だけ遅延させて、この遅延させたクロック信号である遅延クロック信号ＸＣＫ＿Ｂを出力する回路である。

ラッチ回路２１Ａ０は、クロック信号ＣＫの立ち上がりエッジ又は立ち下がりエッジに基づく第１のラッチタイミングにおいて、入力信号ＩＮ０の状態（Ｈｉｇｈレベル又はＬｏｗレベル）を保持するようになっている。そして、保持した状態（Ｈｉｇｈレベル又はＬｏｗレベル）を示す信号（以下、第１信号ＩＮ＿Ａ０と称す）を、比較回路２４＿０及びメモリ回路３にそれぞれ出力するようになっている。
具体的に、メモリ回路３における第１信号ＩＮ＿Ａ０の出力先は、誤り検出回路２Ａの場合はＡＤＥＣ３ｂとなり、誤り検出回路２Ｂの場合は制御部３ｃとなり、誤り検出回路２Ｃの場合はデータＲ／Ｗ部３ｄとなる。

ラッチ回路２１Ａ１〜２１Ａｎも同様に、各々が、クロック信号ＣＫの立ち上がりエッジ又は立ち下がりエッジに基づく第１のラッチタイミングにおいて、入力信号ＩＮ１〜ＩＮｎのうち末尾の数字が同じ入力信号の状態を保持するようになっている。そして、保持した状態を示す信号（以下、第１信号ＩＮ＿Ａ１〜Ａｎと称す）を、比較回路２４＿１〜２４＿ｎのうち末尾の数字が同じ比較回路及びメモリ回路３にそれぞれ出力するようになっている。

なお、本実施の形態において、入力信号ＩＮ０〜ＩＮｎは、それぞれｎビットのデジタル信号の各ビットの信号である（例えば、ＩＮ０は０ビット目、ＩＮｎはｎビット目の信号となる）。また、本実施の形態において、入力信号ＩＮ０〜ＩＮｎは、アドレス信号Ａｄｄｒｅｓｓ、各種制御信号、データ信号Ｄｉｎ（ＭＣＡ３ａに書き込むデータの信号）のいずれかのデジタル信号の各ビットの信号となる。
ラッチ回路２１Ｂ０は、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジ又は立ち下がりエッジに基づく第２のラッチタイミングにおいて、入力信号ＩＮ０の状態を保持するようになっている。そして、保持した状態を示す信号（以下、第２信号ＩＮ＿Ｂ０と称す）を、比較回路２４＿０に出力するようになっている。

ラッチ回路２１Ｂ１〜２１Ｂｎも同様に、各々が、遅延クロック信号ＣＫ＿Ａの立ち上がりエッジ又は立ち下がりエッジに基づく第２のラッチタイミングにおいて、入力信号ＩＮ１〜ＩＮｎのうち末尾の数字が同じ入力信号の状態を保持するようになっている。そして、保持した状態を示す信号（以下、第２信号ＩＮ＿Ｂ１〜Ｂｎと称す）を、比較回路２４＿１〜２４＿ｎのうち末尾の数字が同じ比較回路に出力するようになっている。

比較回路２４＿０は、ラッチ回路２１Ａ０から入力された第１信号ＩＮ＿Ａ０と、ラッチ回路２１Ｂ０から入力された第２信号ＩＮ＿Ｂ０とを比較して、両者が一致しているか否かを示す信号（以下、第３信号ＣＯＭＰ０と称す）を出力するようになっている。
比較回路２４＿１〜２４＿ｎも同様に、各々が、ラッチ回路２１Ａ１〜２１Ａｎから入力された第１信号ＩＮ＿Ａ１〜ＩＮ＿Ａｎのうち末尾が同じ数字の第１信号と、ラッチ回路２１Ｂ１〜２１Ｂｎから入力された第２信号ＩＮ＿Ｂ１〜ＩＮ＿Ｂｎのうち末尾の数字が同じ第２信号とを比較して、両者が一致しているか否かを示す信号（以下、第３信号ＣＯＰＭ１〜ＣＯＭＰｎと称す）を出力するようになっている。

本実施の形態では、比較回路２４＿０〜２４＿ｎは、第１信号と第２信号とが一致しているときにＬｏｗレベルの第３信号を出力し、不一致のときにＨｉｇｈレベルの第３信号を出力するようになっている。
例えば、上記第１のラッチタイミングで入力信号ＩＮ０がノイズ等によって誤った状態になり、この状態がラッチ回路２１Ａ０で保持され、上記第２のラッチタイミングで入力信号ＩＮ０が正常な状態でラッチ回路２１Ｂ０で保持されたとする。この場合に、ラッチ回路２１Ａ０の第１信号ＩＮ＿Ａ０とラッチ回路２１Ｂ０の第２信号ＩＮ＿Ｂ０とは不一致となり、比較回路２４＿０からはＨｉｇｈレベルの第３信号ＣＯＭＰ０が出力される。つまり、入力信号ＩＮ０に誤りがあることを検出することができる。
なお、遅延時間ｔ１及びｔ２の遅延量を調整することによって、どの程度の幅のノイズまでを誤りとして検出するかを設定することができる。

ＯＲ回路２５は、比較回路２１＿０〜２１＿ｎから入力された第３信号ＣＯＭＰ０〜ＣＯＭＰｎを論理和した結果を示す信号（以下、第４信号ＥＤＣ’と称す）を出力する。具体的に、第４信号ＥＤＣ’は、第３信号ＣＯＰＭ１〜ＣＯＭＰｎのなかに１つでも不一致（Ｈｉｇｈレベル）の状態のものがあるときは、Ｈｉｇｈレベルの信号となり、第３信号ＣＯＰＭ１〜ＣＯＭＰｎが全て同じ状態（Ｌｏｗレベルの状態）であるときは、Ｌｏｗレベルの信号となる。つまり、入力信号ＩＮ０〜ＩＮｎに１つでも誤りがあるときは、Ｈｉｇｈレベルの第４信号ＥＤＣ’を出力する。

ラッチ回路２１Ｃは、遅延クロック信号ＣＫ＿Ｂの立ち上がりエッジ又は立ち下がりエッジに基づく第３のタイミングにおいて、ＯＲ回路２５から出力される第４信号ＥＤＣ’の状態を保持するようになっている。そして、保持した状態を示す信号を誤り検出信号ＥＤＣとして出力するようになっている。
なお、図１に示すように、誤り検出回路２Ａからは入力信号Ａｄｄｒｅｓｓの誤りの有無を示す誤り検出信号ＥＤＣ０が、誤り検出回路２Ｂからは各種制御信号の誤りの有無を示す誤り検出信号ＥＤＣ１が、誤り検出回路２Ｃからは、入力信号Ｄｉｎの誤りの有無を示す誤り検出信号ＥＤＣ２が出力される。

図２に示すように、誤り検出回路２は、更に、ＴＳ回路２７＿０〜２７＿ｎを含んで構成される。
ＴＳ回路２７＿０〜２７＿ｎは、２ビットの制御信号ＴＳ０[０：１]〜ＴＳｎ[０：１]に応じて、ラッチ回路２１Ｂ１〜２１Ｂｎの出力信号を、強制的にＨｉｇｈレベル又はＬｏｗレベルに固定する機能を有する回路である。これにより、誤り検出回路の動作試験を行うことができる。なお、通常動作時は、第２のラッチタイミングで保持した入力信号ＩＮ０〜ＩＮｎの状態を示す第２信号ＩＮ＿Ｂ１〜ＩＮ＿Ｂｎをそのまま出力するように動作する。

（ラッチ回路の構成）
次に、図３に基づき、ラッチ回路２１Ａ０〜２１Ａｎ、２１Ｂ０〜２１Ｂｎ及び２１Ｃの回路構成を説明する。なお、本実施の形態において、これらラッチ回路の構成はいずれも同様となるので、これらを総称してラッチ回路２１とし回路構成を説明する。
ここで、図３は、ラッチ回路２１の回路構成例を示す図である。
ラッチ回路２１は、図３に示すように、伝送ゲートＴ０〜Ｔ３（以下、単にＴ０〜Ｔ３という）と、ＮＯＴゲートＮ０〜Ｎ１（以下、単にＮ０〜Ｎ１という）とを含んで構成される。

Ｔ０〜Ｔ３は、第１〜第３の入力端子と、出力端子とを有しており、第１及び第３の入力端子に入力される信号（図中のＬＡＴ、ＸＬＡＴ）の状態に応じて、第２の入力端子に入力される信号（図中のＩＮ）を出力端子から出力する状態と、出力しない状態とのいずれか一方の状態に遷移する伝送ゲートである。
Ｔ０は、出力端子がＴ１の出力端子及びＮ０の入力端子と電気的に接続されており、第２の入力端子で入力信号ＩＮを負論理で受け、第３の入力端子で入力信号ＸＬＡＴを正論理で受け、第１の入力端子で入力信号ＬＡＴを負論理で受けるようになっている。

Ｔ１は、第２の入力端子がＮ０の出力端子と電気的に接続されており、出力端子がＴ０の出力端子とＮ０の入力端子とにそれぞれ電気的に接続されている。更に、Ｔ１は、第１の入力端子で入力信号ＬＡＴを正論理で受け、第２の入力端子でＮ０の出力信号を負論理で受け、第３の入力端子で入力信号ＸＬＡＴを負論理で受けるようになっている。
Ｔ２は、第２の入力端子がＮ０の出力端子と電気的に接続され、出力端子がＮ１の入力端子とＴ３の出力端子とにそれぞれ電気的に接続されている。更に、Ｔ２は、第１の入力端子で入力信号ＬＡＴを正論理で受け、第２の入力端子でＮ０の出力信号を負論理で受け、第３の入力端子で入力信号ＸＬＡＴを負論理で受けるようになっている。

Ｔ３は、入力端子がＮ１の出力端子と電気的に接続され、出力端子がＮ１の入力端子とＴ２の出力端子とにそれぞれ電気的に接続されている。更に、Ｔ３は、第１の入力端子で入力信号ＬＡＴを負論理で受け、第２の入力端子でＮ１の出力信号を負論理で受け、第３の入力端子で入力信号ＸＬＡＴを正論理で受けるようになっている。
Ｎ０は、負論理で信号を受け、正論理で信号を出力するＮＯＴゲートであり、入力端子がＴ０の出力端子と電気的に接続され、出力端子がＴ１の第２の入力端子とＴ２の第２の入力端子とにそれぞれ電気的に接続されている。
Ｎ１は、負論理で信号を受け、正論理で信号を出力するＮＯＴゲートであり、入力端子がＴ２の出力端子とＴ３の出力端子とにそれぞれ電気的に接続され、出力端子がＴ３の第２の入力端子と電気的に接続されている。

そして、Ｎ０、Ｔ０及びＴ１から第１のラッチ回路が構成され、Ｎ１、Ｔ２及びＴ３から第２のラッチ回路が構成され、第１のラッチ回路と第２のラッチ回路とはＴ２を介して電気的に接続されている。
このような構成によって、ラッチ回路２１は、入力信号ＬＡＴの立ち上がりエッジのタイミングにおいて、入力信号ＩＮの状態（Ｈｉｇｈ又はＬｏｗ）を保持し、その他のタイミングにおいて、前記保持したＩＮの状態を示す信号を常時、出力信号ＯＵＴとして出力する。従って、入力信号ＩＮの変化によって、比較回路２４、メモリ回路３等の後段の回路が意図しないタイミングで動いてしまい電流消費が増大することを防止することができる。また、入力信号ＩＮの変化によって、誤り検出信号ＥＤＣが一時的にＨｉｇｈとなってエラー出力となるのを防ぐことができる。

なお、入力信号ＬＡＴとＸＬＡＴとは相互に反転した関係の信号であり、ラッチ回路２１Ａ０〜２１Ａｎの場合は、クロック信号ＣＫとＣＫを反転させた信号ＸＣＫとなり、ラッチ回路２１Ｂ０〜２１Ｂｎの場合は、遅延クロック信号ＣＫ＿ＡとＣＫ＿Ａを反転させた信号ＸＣＫ＿Ａとなる。また、ラッチ回路２１Ｃの場合は、遅延クロック信号ＸＣＫ＿ＢとＸＣＫ＿Ｂを反転させた信号ＣＫ＿Ｂとなる。
また、入力信号ＩＮは、検出回路２Ａの場合は入力信号Ａｄｄｒｅｓｓに、検出回路２Ｂの場合は各種制御信号に、検出回路２Ｃの場合は入力信号Ｄｉｎとなる。
また、入力信号ＩＮは、ラッチ回路２１Ｃの場合は、検出回路２Ａ〜２ＣのいずれもＯＲ回路２５から出力される第４信号ＥＤＣ’となる。

（テスト回路の構成）
次に、図４に基づき、テスト回路２７＿０〜２７＿ｎの詳細な構成を説明する。以下、説明の便宜上、「ｎ＝２」として、テスト回路２７＿０〜２７＿２の構成を説明する。
ここで、図４（ａ）は、テスト回路２７＿０〜２７＿２の回路構成例を示す図であり、（ｂ）は、（ａ）のテスト回路２７＿０〜２７＿２の真理値表である。
テスト回路２７＿０〜２７＿２は、図４（ａ）に示すように、ＮＯＴゲートＮ２〜Ｎ５（以下、単にＮ２〜Ｎ５と称す）と、２入力且つ１出力のＮＯＲゲートＮＲ０〜ＮＲ１（以下、単にＮＲ０〜ＮＲ１と称す）とから構成される共通の信号入力部を含んで構成されている。

更に、テスト回路２７＿０〜２７＿２は、２入力且つ１出力のＮＡＮＤゲートＮＡ０〜ＮＡ５（以下、単にＮＡ０〜ＮＡ５という）を含んで構成されている。
具体的に、テスト回路２７＿０はＮＡ０及びＮＡ３を含んで構成され、テスト回路２７＿１はＮＡ１及びＮＡ４を含んで構成され、テスト回路２７＿２はＮＡ２及びＮＡ５を含んで構成されている。
ここで、Ｎ２〜Ｎ５は、正論理で信号を受け、負論理で信号を出力するＮＯＴゲートである。

また、ＮＲ０〜ＮＲ１は、正論理で受けた２つの信号の論理和を演算して、演算結果を負論理で出力するＮＯＲゲートである。
また、ＮＡ０〜ＮＡ５は、正論理で受けた２つの信号の論理積を演算して、演算結果を負論理で出力するＮＡＮＤゲートである。
Ｎ２は、出力端子がＮＲ０の第１の入力端子と電気的に接続されており、その入力端子にはテスト信号ＴＳ[１]が入力され、入力された信号を反転して出力端子から出力する。
Ｎ３は、入力端子がＮＲ０の出力端子と電気的に接続され、出力端子がＮＡ３〜ＮＡ５の第１の入力端子にそれぞれ電気的に接続されており、その入力端子にはＮＲ０の出力信号が入力され、入力された信号を反転して出力端子から出力する。

Ｎ４は、出力端子がＮＲ１の第１の入力端子と電気的に接続されており、その入力端子にはテスト信号ＴＳ[０]が入力され、入力された信号を反転して出力端子から出力する。
Ｎ５は、入力端子がＮＲ１の出力端子と電気的に接続され、出力端子がＮＡ０〜ＮＡ２の第１の入力端子にそれぞれ電気的に接続されており、その入力端子にはＮＲ１の出力信号が入力され、入力された信号を反転して出力端子から出力する。

ＮＲ０は、第１の入力端子がＮ２の出力端子と電気的に接続され、出力端子がＮ３の入力端子と電気的に接続されている。そして、第１の入力端子にはＮ２の出力信号が入力され、第２の入力端子にはテスト信号ＴＳ[０]が入力され、これら入力信号を論理和した結果を反転した信号を出力端子から出力する。
ＮＲ１は、第１の入力端子がＮ４の出力端子と電気的に接続され、出力端子がＮ５の入力端子と電気的に接続されている。そして、第１の入力端子にはテスト信号ＴＳ[１]が入力され、第２の入力端子にはＮ４の出力信号が入力され、これら入力信号を論理和した結果を反転した信号を出力端子から出力する。

ＮＡ０は、出力端子がＮＡ３の第２の入力端子と電気的に接続されており、その第１の入力端子にはＮ５の出力信号が入力され、その第２の入力端子には入力信号ＩＮ０が入力され、これら入力信号を論理積した結果を反転した信号を出力端子から出力する。
ＮＡ１は、出力端子がＮＡ４の第２の入力端子と電気的に接続されており、その第１の入力端子にはＮ５の出力信号が入力され、その第２の入力端子には入力信号ＩＮ１が入力され、これら入力信号を論理積した結果を反転した信号を出力端子から出力する。

ＮＡ２は、出力端子がＮＡ５の第２の入力端子と電気的に接続されており、その第１の入力端子にはＮ５の出力信号が入力され、その第２の入力端子には入力信号ＩＮ２が入力され、これら入力信号を論理積した結果を反転した信号を出力端子から出力する。
ＮＡ３は、第１の入力端子にＮ３の出力信号が入力され、第２の入力端子にＮＡ０の出力信号が入力され、これら入力信号を論理積した結果を反転した信号を、ＴＳ回路２７＿０の出力信号である出力信号ＯＵＴ０として出力端子から出力する。

ＮＡ４は、第１の入力端子にＮ３の出力信号が入力され、第２の入力端子にＮＡ１の出力信号が入力され、これら入力信号を論理積した結果を反転した信号を、ＴＳ回路２７＿１の出力信号である出力信号ＯＵＴ１として出力端子から出力する。
ＮＡ５は、第１の入力端子にＮ３の出力信号が入力され、第２の入力端子にＮＡ２の出力信号が入力され、これら入力信号を論理積した結果を反転した信号を、ＴＳ回路２７＿２の出力信号である出力信号ＯＵＴ２として出力端子から出力する。
このような構成によって、テスト回路２７＿０〜２７＿２は、図４（ｂ）に示す真理値表に従った動作をする。

具体的に、テスト回路２７＿０〜２７＿２は、図４（ｂ）に示すように、２ビットのテスト信号ＴＳ[０]（下位ビット），ＴＳ[１]（上位ビット）が共にＬｏｗレベルの信号（偽値（０，０））又は共にＨｉｇｈレベルの信号（真値（１，１））のときに、出力信号ＯＵＴ０が入力信号ＩＮ０となり、出力信号ＯＵＴ１が入力信号ＩＮ１となり、出力信号ＯＵＴ２が入力信号ＩＮ２となる。
ここで、テスト回路２７＿０〜２７＿２によって、通常動作時に、ラッチ回路２１Ｂの出力を誤って全て「０」又は「１」にしてしまうと、入力信号は正しいのに誤り検出信号ＥＤＣがエラー出力となるような誤動作が発生してしまう。

そこで、本実施の形態では、テスト信号ＴＳ[０]，ＴＳ[１]が共に同じ信号となるときに入力信号ＩＮ０〜ＩＮ２をそのまま出力するような真理値表となる構成とすることで、誤動作の発生を低減している。
また、テスト回路２７＿０〜２７＿２は、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）のときに、テストモードとなって、出力信号ＯＵＴ０〜ＯＵＴ１がＨｉｇｈレベルの信号（真値「１」）に固定される。

また、テスト回路２７＿０〜２７＿２は、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）のときに、テストモードとなって、出力信号ＯＵＴ０〜ＯＵＴ１がＬｏｗレベルの信号（偽値「０」）に固定される。
つまり、テスト回路２７＿０〜２７＿ｎによって、ラッチ回路２１Ｂ０〜２１Ｂｎの出力を、Ｌｏｗレベル及びＨｉｇｈレベルの状態のうちテスト信号ＴＳ[０]，ＴＳ[１]の内容で決まる任意の一方の状態に強制的に固定することができる。

（集積回路１の主要部分の具体的な動作例）
次に、図５〜図８に基づき、本実施の形態の集積回路１の主要部分である誤り検出回路２の具体的な動作を説明する。
ここで、図５は、第１のラッチタイミングで誤りが発生した場合のタイミングチャートの一例を示す図である。また、図６は、第２のラッチタイミングで誤りが発生した場合のタイミングチャートの一例を示す図である。また、図７は、ラッチ回路２１Ｃを設けなかった場合のタイミングチャートの一例を示す図である。また、図８は、図４（ａ）のテスト回路２７を用いたテスト内容の具体例の一覧を示す図である。
なお、以下の動作説明において、「ｎ＝２」とする。

集積回路１に電源が供給され、各回路が動作を開始すると、まず、外部ホスト装置からのリセット信号ＲＥＳＥＴの入力によって、誤り検出回路２の状態が初期化される。
更に、外部ホスト装置から、クロック信号ＣＫが誤り検出回路２及びメモリ回路３に入力され、入力信号ＩＮ０〜ＩＮ２が誤り検出回路２に入力され、テスト信号ＴＳ[０]、ＴＳ[１]が誤り検出回路２に入力される。
誤り検出回路２に入力されたクロック信号ＣＫ（以下、単にＣＫという）は、ラッチ回路２１Ａ０〜２１Ａ２と、遅延回路２０Ａ及び２０Ｂとにそれぞれ入力される。

また、誤り検出回路２に入力された入力信号ＩＮ０は、ラッチ回路２１Ａ０とＴＳ回路２７＿０に入力され、入力信号ＩＮ１は、ラッチ回路２１Ａ１とＴＳ回路２７＿１に入力され、入力信号ＩＮ２は、ラッチ回路２１Ａ２とＴＳ回路２７＿２とに入力される。
また、誤り検出回路２に入力されたテスト信号ＴＳ[０]、ＴＳ[１]は、テスト回路２７＿０〜２７＿２にそれぞれ入力される。
ここでは、テスト信号ＴＳ[０]、ＴＳ[１]は、いずれもＬｏｗレベルの信号（偽値（０，０））に設定されているとする。従って、テスト回路２７＿０〜２７＿２に入力された入力信号ＩＮ０〜ＩＮ２はそのままラッチ回路２１Ｂ０〜２１Ｂ２に出力される。

以下、共通の動作説明時において、入力信号ＩＮ０〜ＩＮ２は入力信号ＩＮといい、第１信号ＩＮ＿Ａ０〜ＩＮ＿Ａ２は第１信号ＩＮ＿Ａといい、第２信号ＩＮ＿Ｂ０〜ＩＮ＿Ｂ２は第２信号ＩＮ＿Ｂといい、第３信号ＣＯＭＰ０〜ＣＯＭＰ２は第３信号ＣＯＭＰという。また、ラッチ回路２１Ａ０〜２１Ａ２はラッチ回路２１Ａといい、ラッチ回路２１Ｂ０〜２１Ｂ２はラッチ回路２１Ｂといい、比較回路２４＿０〜２４＿２は比較回路２４という。

まず、図５に基づき、第１のラッチタイミングにおいて入力信号ＩＮに誤りが発生した場合の動作例を説明する。
ラッチ回路２１Ａは、図５に示すように、図中の左から順にＣＫの１番目の立ち上がりエッジであるＣＫの第１の立ち上がりエッジで、入力信号ＩＮの状態（Ｈｉｇｈ）を保持し、保持した状態を示すＨｉｇｈレベルの信号を第１信号ＩＮ＿Ａとして比較回路２４とメモリ回路３とにそれぞれ出力する。

一方、遅延回路２０Ａは、図５に示すように、ＣＫを時間「ｔ１」だけ遅延させた遅延クロック信号ＣＫ＿Ａ（以下、単にＣＫ＿Ａという）を出力する。
また、遅延回路２０Ｂは、図５に示すように、ＣＫを時間「ｔ２」だけ遅延させた遅延クロック信号ＸＣＫ＿Ｂを出力する。
また、ラッチ回路２１Ｂは、図５に示すように、図中の左から順にＣＫ＿Ａの１番目の立ち上がりエッジであるＣＫ＿Ａの第１の立ち上がりエッジで、入力信号ＩＮの状態（Ｈｉｇｈ）を保持し、保持した状態を示すＨｉｇｈレベルの信号を第２信号ＩＮ＿Ｂとして比較回路２４に出力する。

このとき、比較回路２４は、第１信号ＩＮ＿Ａ及び第２信号ＩＮ＿Ｂが共にＨｉｇｈレベルであるため、両者が一致すると比較判定し、Ｌｏｗレベルの第３信号ＣＯＭＰを出力する。ここでは、比較回路２４＿０〜２４＿２が、いずれもＬｏｗレベルの第３信号ＣＯＭＰ０〜ＣＯＭＰ２を出力したとする。
従って、ＯＲ回路２５は、比較回路２４＿０〜２４＿２の出力する第３信号ＣＯＭＰ０〜ＣＯＭＰ２がいずれもＬｏｗレベルであるため、これらを論理和した結果を示すＬｏｗレベルの第４信号ＥＤＣ’をラッチ回路２１Ｃに出力する。

そして、ラッチ回路２１Ｃは、図中の左から順にＸＣＫ＿Ｂの１番目の立ち上がりエッジであるＸＣＫ＿Ｂの第１の立ち上がりエッジにおいて、第４信号ＥＤＣ’がＬｏｗレベルの信号であるため、図５に示すように、この状態を保持し、保持した状態を示すＬｏｗレベルの信号を、誤り検出信号ＥＤＣとして外部ホスト装置に出力する。
引き続き、ラッチ回路２１Ａは、ＣＫの第２の立ち上がりエッジで、入力信号ＩＮの状態（Ｌｏｗ）を保持するが、このタイミングを含む期間において、図５の点線波形に示すように、ノイズ等が原因で入力信号が一時的にＨｉｇｈレベルに変化したとする。この場合に、ラッチ回路２１Ａは、図５に示すように、入力信号ＩＮの変化したＨｉｇｈレベルの状態を保持し、保持した状態を示すＨｉｇｈレベルの信号を第１信号ＩＮ＿Ａとして出力する。

引き続き、ラッチ回路２１Ｂは、ＣＫ＿Ａの第２の立ち上がりエッジで、入力信号ＩＮの状態（Ｌｏｗ）を保持し、保持した状態を示すＬｏｗレベルの第２信号ＩＮ＿Ｂを出力する。
このとき、比較回路２４は、第１信号ＩＮ＿ＡがＨｉｇｈレベルで、第２信号ＩＮ＿ＢがＬｏｗレベルであるため、両者が不一致であると比較判定し、Ｈｉｇｈレベルの第３信号ＣＯＭＰを出力する。ここでは、比較回路２４＿０〜２４＿２が、いずれもＨｉｇｈレベルの第３信号ＣＯＭＰ０〜ＣＯＭＰ２を出力したとする。

従って、ＯＲ回路２５は、比較回路２４＿０〜２４＿２の出力する第３信号ＣＯＭＰ０〜ＣＯＭＰ２がいずれもＨｉｇｈレベルであるため、これらを論理和した結果を示すＨｉｇｈレベルの第４信号ＥＤＣ’をラッチ回路２１Ｃに出力する。
そして、ラッチ回路２１Ｃは、ＸＣＫ＿Ｂの第２の立ち上がりエッジにおいて、第４信号ＥＤＣ’がＨｉｇｈレベルの信号であるため、図５に示すように、この状態を保持し、保持した状態を示すＨｉｇｈレベルの信号を、誤り検出信号ＥＤＣとして外部ホスト装置に出力する。

なお、ラッチ回路２１ＡでＨｉｇｈレベルの入力信号ＩＮのラッチ時に、ノイズ等が原因で入力信号ＩＮがＨｉｇｈレベルからＬｏｗレベルに一時的に変化した場合も第１信号ＩＮ＿Ａと第２信号ＩＮ＿Ｂとが不一致となるので同様の結果となる。
このように、誤り検出信号ＥＤＣがＨｉｇｈレベルのときは、外部ホスト装置において、入力信号ＩＮの誤りの発生を検出することができるので、誤りのあった入力信号ＩＮ０〜ＩＮ２を集積回路１に再送するなどの処置を行うことができる。

このとき、メモリ回路３へのデータの書込時においては、誤りの発生を検出するごとに、入力信号ＩＮ０〜ＩＮ２の単位で再送を行うことが可能である。しかし、ｎビットの単位で連続して信号が入力される状態で途中の一部のデータのみを再送するような場合に、外部ホスト装置側で誤りの発生した入力信号の識別を行う必要がある。このような識別を行うための負荷を考慮すると、誤りの発生したデータ信号を含む、ある程度のまとまったデータ単位（ブロック単位）で再送を行うことが望ましい。例えば、映像データをメモリ回路３に記憶するような場合は、１フレーム分のデータ単位などフレーム単位で再送を行う。

次に、図６に基づき、第２のラッチタイミングにおいて入力信号ＩＮに誤りが発生した場合の動作例を説明する。
なお、ＣＫの第１の立ち上がりエッジ、ＣＫ＿Ａの第１の立ち上がりエッジ、ＸＣＫ＿Ｂの第１の立ち上がりエッジにおける動作については、図５の例と同様となるので、第２の立ち上がりエッジからの動作を説明する。
ラッチ回路２１Ａは、図６に示すように、ＣＫの第２の立ち上がりエッジで、入力信号ＩＮの状態（Ｌｏｗ）を保持し、保持した状態を示すＬｏｗレベルの第１信号ＩＮ＿Ａを出力する。

一方、ラッチ回路２１Ｂは、ＣＫ＿Ａの第２の立ち上がりエッジで、入力信号ＩＮの状態（Ｌｏｗ）を保持するが、このタイミングを含む期間において、図６の点線波形に示すように、ノイズ等が原因で入力信号が一時的にＨｉｇｈレベルに変化したとする。この場合に、ラッチ回路２１Ｂは、図６に示すように、入力信号ＩＮの変化したＨｉｇｈレベルの状態を保持し、保持した状態を示すＨｉｇｈレベルの信号を第２信号ＩＮ＿Ｂとして出力する。

このとき、比較回路２４は、第１信号ＩＮ＿ＡがＬｏｗレベルで、第２信号ＩＮ＿ＢがＨｉｇｈレベルであるため、両者が不一致であると比較判定し、Ｈｉｇｈレベルの第３信号ＣＯＭＰを出力する。ここでは、比較回路２４＿０〜２４＿２が、いずれもＨｉｇｈレベルの第３信号ＣＯＭＰ０〜ＣＯＭＰ２を出力したとする。
従って、ＯＲ回路２５は、比較回路２４＿０〜２４＿２の出力する第３信号ＣＯＭＰ０〜ＣＯＭＰ２がいずれもＨｉｇｈレベルであるため、これらを論理和した結果を示すＨｉｇｈレベルの第４信号ＥＤＣ’をラッチ回路２１Ｃに出力する。

そして、ラッチ回路２１Ｃは、ＸＣＫ＿Ｂの第２の立ち上がりエッジにおいて、第４信号ＥＤＣ’がＨｉｇｈレベルの信号であるため、図５に示すように、この状態を保持し、保持した状態を示すＨｉｇｈレベルの信号を、誤り検出信号ＥＤＣとして外部ホスト装置に出力する。
なお、ラッチ回路２１ＢでＨｉｇｈレベルの入力信号ＩＮのラッチ時に、ノイズ等が原因で入力信号ＩＮがＨｉｇｈレベルからＬｏｗレベルに一時的に変化した場合も、第１信号ＩＮ＿Ａと第２信号ＩＮ＿Ｂとが不一致となるので同様の結果となる。

この場合も、外部ホスト装置において、入力信号ＩＮの誤りの発生を検出することができるので、誤りのあった入力信号ＩＮ０〜ＩＮ２を集積回路１に再送するなどの処置を行う。
このように、本実施の形態の集積回路１は、誤り検出回路２によって、ラッチ回路２１Ａの第１のラッチタイミングに発生した入力信号ＩＮの誤り、又はラッチ回路２１Ｂの第２のラッチタイミングに発生した入力信号ＩＮの誤りのいずれか一方を検出することができる。

次に、図７に基づき、ラッチ回路２１Ｃ及び遅延回路２０Ｂの役割について説明する。
まず、ラッチ回路２１Ｃを設けずに、ＯＲ回路２５の出力をそのまま誤り検出信号ＥＤＣとして出力した場合の動作について説明する。
この場合は、図７に示すように、まず、ＣＫの立ち上がりエッジにおいて、ラッチ回路２１Ａで入力信号ＩＮのＬｏｗレベルの状態が保持され、保持された状態を示すＬｏｗレベルの第１信号ＩＮ＿Ａが出力される。

このとき、遅延時間ｔ１の経過前において第２信号ＩＮ＿ＢがＨｉｇｈレベルの状態である場合に、ｔ１の経過中において、入力信号ＩＮがＬｏｗレベルであるにも係わらず、第１信号ＩＮ＿ＡがＬｏｗレベルで且つ第２信号ＩＮ＿ＢがＨｉｇｈレベルという状態が発生する。
このような状態が発生すると、入力信号ＩＮに誤りが無いにも係わらず、比較回路２４で不一致と比較判定され、図７に示すように、遅延時間ｔ１の期間に、ＯＲ回路２５からはＨｉｇｈレベルの誤り検出信号ＥＤＣが出力されてしまう。つまり、入力信号ＩＮに誤りが検出されたとして、Ｈｉｇｈレベルの誤り検出信号ＥＤＣが外部ホスト装置に出力されて、無用な再送動作が行われるなどの不具合が生じる恐れがある。

一方、ラッチ回路２１Ｃ及び遅延回路２０Ｂを設けた場合は、図５及び図６に示すように、ＯＲ回路２５の出力信号である第４信号ＥＤＣ’の状態を、ＸＣＫ＿Ｂの立ち上がりエッジにおいて保持し、保持した状態を示す信号を誤り検出信号ＥＤＣとして出力することができる。
ここで、ＸＣＫ＿Ｂは、遅延時間ｔ１よりも長い遅延時間ｔ２でＣＫを遅延させた信号である。従って、遅延時間ｔ２においては、比較回路２４は、遅延時間ｔ１の経過後における第１信号ＩＮ＿Ａ及び第２信号ＩＮ＿Ｂの比較判定結果を示す第３信号ＣＯＭＰをＯＲ回路２５に出力している。

従って、ＯＲ回路２５は、遅延時間ｔ１の経過後における第３信号ＣＯＭＰを論理和した結果を示す第４信号ＥＤＣ’を出力しており、ラッチ回路２１Ｃは、この第４信号ＥＤＣ’の状態を保持し、保持した状態を示す信号を誤り検出信号ＥＤＣとして出力することになる。
これにより、遅延時間ｔ１の期間においては、誤り検出信号ＥＤＣを前回の状態（または初期状態）のまま保持し続けることができるので、ｔ１の期間において入力信号ＩＮに誤りが無いのにＨｉｇｈレベルの誤り検出信号ＥＤＣが出力されるのを防ぐことができる。

次に、図８に基づき、本実施の形態の集積回路１の動作試験時の動作について説明する。なお、図８は、ｎ＝２の場合の動作試験の内容例を示しており、且つ入力信号ＩＮ０〜ＩＮ２が、ＭＣＡ３ａに書き込まれるライトデータＷＤ０〜ＷＤ２の信号である場合の動作試験の内容例を示している。
外部ホスト装置は、テスト回路２７＿０〜２７＿２に供給する２ビットのテスト信号ＴＳ[０：１]の設定内容によって、図８に示すような動作試験を行うことができる。

図８に示すように、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，０，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「０」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（０，０，０）となり、誤り検出信号ＥＤＣはＰａｓｓ（Ｌｏｗレベルの信号）となる。
これにより、入力信号ＩＮ０〜ＩＮ２が、出力信号ＯＵＴ０〜ＯＵＴ２としてそのまま出力される場合の動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（１，０，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「０」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（０，０，０）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ０に対応するライトデータＷ０がＨｉｇｈデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，１，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「０」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（０，０，０）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ１に対応するライトデータＷ１がＨｉｇｈデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，０，１）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「０」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（０，０，０）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ２に対応するライトデータＷ２がＨｉｇｈデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（１，１，１）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（１，０）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「０」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（０，０，０）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ０〜ＩＮ２と異なる出力信号ＯＵＴ０〜ＯＵＴ２が出力されるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，０，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「１」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（１，１，１）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ０〜ＩＮ２と異なる出力信号ＯＵＴ０〜ＯＵＴ２が出力されるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（１，０，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「１」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（１，１，１）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ０に対応するライトデータＷ０がＬｏｗデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，１，０）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「１」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（１，１，１）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ１に対応するライトデータＷ１がＬｏｗデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（０，０，１）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「１」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（１，１，１）となり、誤り検出信号ＥＤＣはＦａｉｌ（Ｈｉｇｈレベルの信号）となる。
これにより、入力信号ＩＮ２に対応するライトデータＷ２がＬｏｗデータとなるときの動作試験を行うことができる。

また、入力信号ＩＮ０，ＩＮ１，ＩＮ２が（１，１，１）のときに、テスト信号ＴＳ[０]，ＴＳ[１]が（０，１）となるテスト信号を供給することで、ラッチ回路２１Ｂ０〜２１Ｂ２の出力を強制的に「１」に固定する。これにより、出力信号ＯＵＴ０，ＯＵＴ１，ＯＵＴ２が（１，１，１）となり、誤り検出信号ＥＤＣはＰａｓｓ（Ｌｏｗレベルの信号）となる。
これにより、入力信号ＩＮ０〜ＩＮ２が、出力信号ＯＵＴ０〜ＯＵＴ２としてそのまま出力される場合の動作試験を行うことができる。
上記実施の形態において、メモリ回路３は、形態１の入力対象に対応し、ラッチ回路２１Ａは、第１のラッチ回路に対応し、ラッチ回路２１Ｂは、第２のラッチ回路に対応し、ラッチ回路２１Ｃは、第３のラッチ回路に対応し、ＯＲ回路２５は、出力回路に対応する。

また、上記実施の形態において、第１信号ＩＮ＿Ａは、第１信号に対応し、第２信号ＩＮ＿Ｂは第２信号に対応し、第３信号ＣＯＭＰは、第３信号に対応し、第４信号ＥＤＣ’は、形態２の誤り検出信号に対応し、誤り検出信号ＥＤＣは、形態３の第４信号に対応する。
なお、上記実施の形態において、ラッチ回路２１Ｂと、テスト回路２７とを別々の回路として構成したが、この構成に限らない。

例えば、図９に示すように、ラッチ回路２１Ｂとテスト回路２７とを合成して、１つの回路としてまとめた構成としてもよい。ここで、図９は、ラッチ回路２１Ｂとテスト回路２７とを合成した合成回路例を示す図である。なお、図９では、テスト回路２７＿０〜２７＿ｎに共通のテスト信号ＴＳ[０：１]の入力部と、ラッチ回路２１Ｂ０に対応するテスト回路２７＿０の回路部分のみを図示している。
図９に例示した合成回路は、図４に示す共通の信号入力部と、図３に示すラッチ回路２１において、第１のラッチ回路のＮＯＴゲートＮ０をＮＡＮＤゲートＮＡ６に、第２のラッチ回路のＮＯＴゲートＮ１をＮＡＮＤゲートＮＡ７に置換した回路とを含んだ構成となっている。更に、第２のラッチ回路の出力段にＮＯＴゲートＮ６を加えた構成となっている。

具体的に、Ｎ５の出力端子とＮＡ６の第１の入力端子とが電気的に接続され、Ｔ０及びＴ１の出力端子がＮＡ６の第２の入力端子と電気的に接続されている。
更に、Ｎ３の出力端子とＮＡ７の第１の入力端子とが電気的に接続され、Ｔ２及びＴ３の出力端子とＮＡ７の第２の入力端子とが電気的に接続されている。
ＮＡ７の出力端子は、Ｎ６の入力端子に電気的に接続されており、Ｎ６の出力端子から出力信号ＯＵＴ０が出力される。
上記構成により、図９に例示した合成回路は、図３のラッチ回路２１の機能と、図４のテスト回路２７＿０の機能との双方の機能を発揮することができる。

また、上記実施の形態において、誤り検出信号ＥＤＣとして、第３信号ＣＯＭＰ０〜ＣＯＭＰｎをＯＲ回路２５において１ビットにまとめた信号を出力する構成としたが、この構成に限らず、入力信号の１ビットごとに誤り検出信号ＥＤＣを出力する構成としてもよい。例えば、第３信号ＣＯＭＰ０〜ＣＯＭＰｎを個別にラッチ回路２１Ｃ（要ビット数分）で受けて、ビットごとの誤り検出信号ＥＤＣとして出力する構成としてもよい。

また、上記実施の形態において、メモリ回路３への全ての入力信号に対して、誤り検出回路２を設ける構成としたが、この構成に限らず、入力信号Ａｄｒｒｅｓｓと入力信号Ｄｉｎとにのみ誤り検出回路２を設けるなど、入力対象の複数の入力部に対して選択的に設ける構成としてもよい。
これにより、全ての入力に対して誤り検出回路２を設けた構成と比較して、回路面積を低減することができる。

また、上記実施の形態において、遅延回路２０Ａ及び２０Ｂを設けて、クロック信号ＣＫを遅延させることで、ラッチ回路２１Ｂ及びラッチ回路２１Ｃのラッチ動作のタイミングを決定する構成としたが、この構成に限らない。
例えば、ラッチ回路２１Ｂであれば、クロック信号ＣＫの立ち下がりエッジのタイミングでラッチ動作を行う構成としてもよい。また、ラッチ回路２１Ｃであれば、遅延クロック信号ＣＫ＿Ａの立ち下がりエッジのタイミングでラッチ動作を行う構成としてもよい。
また、上記実施の形態において、集積回路１をＳＲＡＭのメモリ回路３を入力信号の入力対象として含む構成を例に挙げて説明したが、この構成に限らない。
例えば、ＳＲＡＭ以外のＤＲＡＭ等のメモリ回路を含む構成や、メモリ回路３に代えて、演算回路等のメモリ回路以外の回路を含む構成としてもよい。

また、上記実施の形態は、本発明の好適な具体例であり、技術的に好ましい種々の限定が付されているが、本発明の範囲は、上記の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。また、上記の説明で用いる図面は、図示の便宜上、部材ないし部分の縦横の縮尺は実際のものとは異なる模式図である。
また、本発明は上記実施の形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。

１…集積回路、２，２Ａ〜２Ｃ…誤り検出回路、３…メモリ回路、３ａ…メモリ・セル・アレイ（ＭＣＡ）、３ｂ…アドレス・デコーダー（ＡＤＥＣ）、３ｃ…制御部（Ｃｏｎｔｒｏｌ）、３ｄ…データＲ／Ｗ部（ＤＡＴＡ Ｒ／Ｗ）、２０Ａ，２０Ｂ…遅延回路、２１Ａ，２１Ａ０〜２１Ａｎ…ラッチ回路、２１Ｂ，２１Ｂ０〜２１Ｂｎ…ラッチ回路、２１Ｃ…ラッチ回路、２４，２４＿０〜２４＿ｎ…比較回路、２５…ＯＲ回路、２７＿０〜２７＿ｎ…テスト回路、Ｎ０〜Ｎ６…ＮＯＴゲート、Ｔ０〜Ｔ３…伝送ゲート、ＮＲ０〜ＮＲ１…ＮＯＲゲート、ＮＡ０〜ＮＡ７…ＮＡＮＤゲート

Claims (6)

1. 入力対象に入力する入力信号の状態を、第１クロック信号のエッジに基づく第１のタイミングで保持し、保持した状態を示す第１信号を出力する第１のラッチ回路と、
   前記入力信号の状態を、第２クロック信号のエッジに基づく第２のタイミングで保持し、保持した状態を示す第２信号を出力する第２のラッチ回路と、
   前記第１信号と前記第２信号とを比較して、比較結果に基づき両者が一致しているか否かを示す第３信号を出力する比較回路と、を備え、
   前記第２のタイミングは、前記第１のタイミングから所定時間遅延したタイミングであることを特徴とする誤り検出回路。
2. 前記第１クロック信号と前記第２クロック信号とは同一のクロック信号であることを特徴とする請求項１に記載の誤り検出回路。
3. 複数の前記入力信号に対応する複数の請求項１又は請求項２に記載の誤り検出回路と、
   前記複数の誤り検出回路の各比較回路から出力される前記第３信号に基づき、前記入力信号の誤りの有無を示す誤り検出信号を出力する出力回路と、を備えることを特徴とする誤り検出回路。
4. 前記第２クロック信号を所定時間遅延させた第３クロック信号のエッジに基づく第３のタイミングで、前記誤り検出信号の状態を保持し、保持した状態を示す第４の信号を出力する第３のラッチ回路を備えることを特徴とする請求項３に記載の誤り検出回路。
5. 前記第２のラッチ回路の前段において、前記入力信号と制御信号とを受信し、受信した制御信号に基づき、受信した入力信号又は前記受信した制御信号に対応する状態を示すテスト入力信号を前記第２のラッチ回路に出力するテスト回路を備えることを特徴とする請求項１乃至請求項４のいずれか１項に記載の誤り検出回路。
6. 請求項３乃至５のいずれか１項に記載の誤り検出回路と、
   前記入力信号の入力対象であって、前記複数の誤り検出回路を介して受信した前記入力信号の状態に対応する情報を記憶するメモリ回路と、を備えることを特徴とする集積回路。

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