JP2011210871A - リードフレームおよび半導体装置 - Google Patents
リードフレームおよび半導体装置 Download PDFInfo
- Publication number
- JP2011210871A JP2011210871A JP2010075898A JP2010075898A JP2011210871A JP 2011210871 A JP2011210871 A JP 2011210871A JP 2010075898 A JP2010075898 A JP 2010075898A JP 2010075898 A JP2010075898 A JP 2010075898A JP 2011210871 A JP2011210871 A JP 2011210871A
- Authority
- JP
- Japan
- Prior art keywords
- die pad
- groove
- semiconductor chip
- resin
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48095—Kinked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
【課題】ダイパッドを樹脂で封止する際における樹脂の染み出しを抑制する。
【解決手段】ダイパッド2は、半導体チップ7を載せる側の平面である第1面2aと、第2面2bと、羽根部5とを有し、ダイパッド2のうち羽根部5と第2面2bとの境界部分には、ダイパッド2の内部に向かって深くなる溝6が形成される。このとき、ダイパッド2の第2面2bの端部の角αは鋭角であり、また、溝6を構成する壁面6aと壁面6bとのなす角βは、鋭角であり、且つ、角αより大きい。
【選択図】図1
【解決手段】ダイパッド2は、半導体チップ7を載せる側の平面である第1面2aと、第2面2bと、羽根部5とを有し、ダイパッド2のうち羽根部5と第2面2bとの境界部分には、ダイパッド2の内部に向かって深くなる溝6が形成される。このとき、ダイパッド2の第2面2bの端部の角αは鋭角であり、また、溝6を構成する壁面6aと壁面6bとのなす角βは、鋭角であり、且つ、角αより大きい。
【選択図】図1
Description
本発明は、ダイパッドの一部が外部に露出されるリードフレームおよび半導体装置に関する。
表面実装型半導体装置のパッケージとして、QFP(Quad Flat Package)、SOP(Small Out-line Package)およびQFN(Quad Flat Non-leaded Package)などの、外部接続端子としてリードフレームを用いたパッケージが最も広く普及している。以下においては、リードフレームを用いたパッケージを、リードフレーム使用パッケージという。
リードフレーム使用パッケージは、実装できる接続端子数や小型化の面でBGA(Ball Grid Array)やCSP(Chip Size Package)などの近年普及してきているエリアアレイ型パッケージに比べて、不利な面もある。しかしながら、リードフレーム使用パッケージは、生産性やコスト面での優位性が高いことから、今後も多くの需要が見込まれるパッケージである。
リードフレーム使用パッケージでは、内部に含まれる半導体チップが発する熱を効率よく外部に逃がすために、例えば、特許文献1のように、半導体チップを載せるダイパッドの下面を、パッケージ(封止樹脂)から露出させる構成の半導体装置が開示されている。
図5は、特許文献1に記載の従来の半導体装置150を示す図である。
半導体装置150は、半導体チップ107と、ダイパッド102と、金属細線109と、リード端子104とを含む。
ダイパッド102の形状は、カップ状である。半導体チップ107は、接着部材108により、ダイパッド102と接着される。
半導体チップ107の上部には電極パッドが形成されており、当該電極パッドとリード端子104とは、金属細線109により電気的に接続されている。
ダイパッド102、金属細線109、半導体チップ107およびリード端子104は、封止樹脂110により封止される。なお、ダイパッド102の下面102bが、封止樹脂110から外部に露出するように、ダイパッド102は封止樹脂110により封止される。すなわち、ダイパッド102の下面102bは、封止樹脂110から外部に露出している。これにより、半導体チップ107が発する熱を、ダイパッド102を介して外部に効率よく逃がすことができる。
以下においては、封止樹脂により各部材を封止する工程を樹脂封止工程という。下面102bを封止樹脂110から外部に露出させる場合、樹脂封止工程では、図6に示すように、平面状の金型200が、ダイパッド102の下面102bに接した状態で、樹脂による封止が行われる。
また、ダイパッド102の形状はカップ状である。これにより、図5に示すように、ダイパッド102の下面102bから半導体チップ107までの距離は長くなる。半導体チップ107は、ダイパッド102の壁面に囲まれている。そのため、仮に、封止樹脂110と、ダイパッド102との界面部分から水分が浸入したとしても、ダイパッド102の下面102bから半導体チップ107までの距離が長いため、半導体チップ107へ水分が到達するのを大幅に防ぐことができる。
しかしながら、ダイパッド102の形状はカップ状に曲げ加工されており、ダイパッド102の屈曲している部分の屈曲半径は大きい。そのため、半導体装置150を製造する際の樹脂封止工程において、図6に示すように、流入した封止樹脂が、ダイパッド102が屈曲している部分と、樹脂封止工程で使用される金型200との接点に集中し、ダイパッド102の下面102bへ封止樹脂が染み出すという問題があった。
本発明は、上述の問題点を解決するためになされたものであって、その目的は、ダイパッドを樹脂で封止する際における樹脂の染み出しを抑制可能なリードフレーム等を提供することである。
上述の課題を解決するために、この発明のある局面に従うリードフレームは、半導体チップを含む半導体装置に使用される。前記リードフレームは、前記半導体チップを載せるためのダイパッドを含む。前記ダイパッドは、前記半導体チップを載せる側の平面である第1面と、前記第1面の反対側の面であって、かつ、前記第1面と平行な面である第2面と、前記ダイパッドの周縁部が前記第1面側に屈曲した羽根部とを有し、前記ダイパッドのうち前記羽根部の底面と前記第2面との境界に位置する部分には、前記ダイパッド内部に向かって深くなる溝が形成され、前記溝を構成する2つの壁面のうちの一方は前記第2面と接し、前記2つの壁面のうちの他方は、前記羽根部の底面の一部を構成し、前記第2面と、前記第2面に接する前記溝の壁面とにより形成される、前記ダイパッドの前記第2面の端部の形状は鋭角である。
すなわち、ダイパッドは、半導体チップを載せる側の平面である第1面と、第2面と、羽根部とを有する。ダイパッドのうち前記羽根部と前記第2面との境界部分には、ダイパッド内部に向かって深くなる溝が形成される。第2面と、前記第2面に接する前記溝の壁面とにより形成される、前記ダイパッドの第2面の端部の形状は鋭角である。
ここで、仮に、ダイパッドの第2面は、ダイパッド等を封止する樹脂から外部に露出するようにされるとする。この場合、樹脂によりダイパッド等を封止する樹脂封止工程では、平面状の金型が、ダイパッドの第2面に接した状態で、樹脂による封止が行われる。
この場合、ダイパッドの第2面の端部の形状は鋭角であるため、樹脂封止工程において、ダイパッドの溝に樹脂が流入される場合、ダイパッドの第2面の端部を当該金型に押し付ける大きな力を得ることができる。これにより、樹脂封止工程において、ダイパッドの第2面への樹脂の染み出しを抑制することができる。
すなわち、ダイパッドを樹脂で封止する際における樹脂の染み出しを抑制することができる。
また、好ましくは、前記溝を構成する2つの壁面のなす角は、鋭角であって、かつ、前記ダイパッドの前記第2面と、前記第2面と接する前記溝の壁面とがなす角度より大きい。
また、好ましくは、前記溝の先端形状は円弧形状である。
この発明の他の局面に従う半導体装置は、前記リードフレームを備える。前記半導体装置は、前記ダイパッドの前記第1面と接着部材により接着される半導体チップと、前記半導体チップと金属線により電気的に接続されるリードとを備え、前記ダイパッド、前記金属線、前記半導体チップおよび前記リードは、封止樹脂により封止され、前記ダイパッドの前記第2面は、前記封止樹脂から外部に露出している。
本発明により、ダイパッドを樹脂で封止する際における樹脂の染み出しを抑制することができる。
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。
<第1の実施の形態>
図1は、第1の実施の形態におけるリードフレーム1を示す図である。
図1は、第1の実施の形態におけるリードフレーム1を示す図である。
図1(a)は、リードフレーム1の上面図である。
リードフレーム1は、半導体チップを含む半導体装置に使用される。リードフレーム1は、金属を材料とした薄板に対し、プレスもしくはエッチング加工を施すことによって形成される。当該金属は、例えば、鉄・ニッケル合金・銅を主成分とする合金である。
リードフレーム1は、ダイパッド2と、複数の吊りリード3と、複数のリード4とを含む。
ダイパッド2は、半導体チップを載せるためのパッドである。ダイパッド2は、羽根部5を有する。
図1(b)は、図1(a)のA−A’線に沿ったダイパッド2の断面図である。なお、図1(b)に示されるダイパッド2は、後述する溝6が形成される前のダイパッド2を示す。
ダイパッド2は、さらに、第1面2aと、第2面2bとを有する。
第1面2aは、半導体チップを載せる側の平面である。第2面2bは、第1面2aの反対側の面であって、かつ、第1面2aと平行な面である。羽根部5は、ダイパッド2の周縁部が第1面2a側に屈曲した部分である。
図1(b)に示されるダイパッド2の領域R1の部分は、プレスまたはエッチング加工等により除去される。これにより、図1(c)に示される溝6が形成される。領域R1の部分は、ダイパッド2のうち羽根部5が第2面2bに近接する部分である。
つまり、ダイパッド2のうち羽根部5と第2面2bとの境界部分には、ダイパッド2内部に向かって深くなる溝6が形成される。溝6は、2つの壁面により構成され、第2面2bに接する壁面6aと、羽根部5の底面の一部を構成する壁面6bとからなる。
このとき、第2面2bと壁面6aとの成す角度αは、90°未満の角度、すなわち、角度αは、鋭角である。
加えて、溝6を構成する壁面6aと壁面6bのなす角βは、鋭角であり、かつ、ダイパッド2の第2面2bの端部の角度αより大きい。
すなわち、角度αは鋭角になるように、また角度βは鋭角、且つ、角度αよりも大きくなるように、溝6が形成される。
なお、溝6は、プレスまたはエッチング加工等により形成されるのでなく、リードフレーム1の形成時に形成されてもよい。
再び、図1(a)を参照して、各吊りリード3は、ダイパッド2に接続される。各吊りリード3は、ダイパッド2を支持する。各リード4は、ダイパッド2の周囲に配列される。各リード4は、ダイパッド2に向かって延在する。
リードフレーム1は、図示していない周囲の枠と一体的に形成されている。
なお、溝6を形成するための加工は、リード4に対しても同様に施されてもよい。また、溝6を形成するための加工は、電極が封止樹脂の面から露出するQFN(Quad Flat Non-leaded Package)などのリードに対しても同様に施されてもよい。
図2は、第1の実施の形態におけるリードフレーム1を使用した半導体装置50の断面図である。
半導体装置50は、前述のダイパッド2と、半導体チップ7と、複数のリード4とを備える。半導体チップ7は、回路が形成されている面(以下、回路形成面という)を有する。
ダイパッド2の第1面2aの中央部には、当該回路形成面が上側になるように、接着部材8により半導体チップ7が接着される。接着部材8は、例えば、Agなどを含む樹脂材料である。
半導体チップ7の回路形成面には、図示しない複数の電極パッドが形成されている。回路形成面の各電極パッドは、金属線9により、リード4と電気的に接続される。すなわち、半導体チップ7は、金属線9によりリード4と電気的に接続される。
尚、金属線9は、例えば、金や銅などの金属材料である。なお、超音波・熱・圧力を組み合わせた工法により、半導体チップ7は、金属線9によりリード4と電気的に接続される。
各リード4は、半導体装置50の外部端子として機能する。
次に、リードフレーム1、半導体チップ7、接着部材8および金属線9は、封止樹脂10により、一体的に封止される。すなわち、ダイパッド2、金属線9、半導体チップ7およびリード4は、封止樹脂10により封止される。なお、ダイパッド2の第2面2bが、封止樹脂10から外部に露出するように、ダイパッド2は封止樹脂10により封止される。すなわち、ダイパッド2の第2面2bは、封止樹脂10から外部に露出している。
なお、封止樹脂10は、例えば、エポキシ系の熱硬化性樹脂である。また、封止樹脂10は、溶融した樹脂に圧力をかけて金型へ流し込み、加熱硬化させる工法(以下、樹脂封止工法という)により形成される。以下において、樹脂封止工法が行われる工程を、樹脂封止工程という。
ダイパッド2の第2面2bを封止樹脂10から外部に露出させる場合、樹脂封止工程では、図3に示すように、平面状の金型200が、ダイパッド2の第2面2bに接した状態で、樹脂による封止が行われる。
ここで、前述の角度βが前述の角度αより大きいため、樹脂封止工程において、ダイパッド2の溝6に流入する封止樹脂を、溝6の壁面6aに向けて円滑に導くことができる。これにより、ダイパッド2の壁面6aに加わる圧力を増加させることができる。
また、ダイパッド2の第2面2bの端部の形状は鋭角であるため、樹脂封止工程において、ダイパッド2の溝6に封止樹脂が流入される場合、ダイパッド2の第2面2bの端部を金型200に押し付ける大きな力を得ることができる。ここで、金型200は、樹脂封止工程において使用される金型である。これにより、樹脂封止工程において、ダイパッド2の第2面2bへの封止樹脂の染み出しを抑制することができる。
最後に、外部電極が成型され、図示しない枠から分離され、図2の半導体装置50が形成される。
以上説明したように、本実施の形態では、ダイパッド2の第2面2bの端部の形状が鋭角になるように、溝6が形成される。したがって、樹脂封止工程において、ダイパッド2の溝6に封止樹脂が流入される場合、封止樹脂の圧力を利用して、ダイパッド2の第2面2bの端部を効率よく金型200へ押しつけることができ、ダイパッド2の第2面2bへの封止樹脂の染み出しを抑制することができる。
すなわち、ダイパッド2を樹脂で封止する際における樹脂の染み出しを抑制することができる。その結果、半導体チップ7が発する熱を、ダイパッド2を介して外部に効率よく逃がすことができる。つまり、半導体装置50の高い放熱性能を得ることができる。
なお、溝6の先端部分の微小形状は鋭角に限定されない。例えば、図4に示すように、壁面6aと壁面6bの延長線の交差する状態において、壁面6aと壁面6bとのなす角が鋭角、且つ、角αより大きいことが重要であり、溝6の先端部分の微小形状は円弧形状であってもよい。
すなわち、条件を満たせば、溝6の形成において、ダイパッド2の第2面2bの端部から羽根部5の先端部までの間に鋭角な形状を形成しないようにしてもよい。この場合であっても、樹脂封止工程において、ダイパッド2の溝6に封止樹脂が流入される場合、封止樹脂が羽根部5の先端部の方向に流れやすくなるため、封止樹脂の染み出しをさらに抑制することができる。
以上、本発明におけるリードフレーム1又は半導体装置50について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、あるいは異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、ダイパッド露出構造の半導体装置や端子電極が封止樹脂底面から露出するよう配置された半導体装置およびそれを搭載する電子機器に利用可能である。
1 リードフレーム
2 ダイパッド
3 吊りリード
4 リード
7 半導体チップ
9 金属線
50 半導体装置
2 ダイパッド
3 吊りリード
4 リード
7 半導体チップ
9 金属線
50 半導体装置
Claims (4)
- 半導体チップを含む半導体装置に使用されるリードフレームであって、
前記半導体チップを載せるためのダイパッドを含み、
前記ダイパッドは、
前記半導体チップを載せる側の平面である第1面と、
前記第1面の反対側の面であって、かつ、前記第1面と平行な面である第2面と、
前記ダイパッドの周縁部が前記第1面側に屈曲した羽根部とを有し、
前記ダイパッドのうち前記羽根部の底面と前記第2面との境界部分には、前記ダイパッド内部に向かって深くなる溝が形成され、
前記溝を構成する2つの壁面のうちの一方は前記第2面と接し、前記2つの壁面のうちの他方は、前記羽根部の底面の一部を構成し、
前記第2面と、前記第2面に接する前記溝の壁面とにより形成される、前記ダイパッドの前記第2面の端部の形状は鋭角であることを特徴とする、
リードフレーム。 - 前記溝を構成する2つの壁面のなす角は、鋭角であって、かつ、前記ダイパッドの前記第2面と、前記第2面と接する前記溝の壁面とがなす角度より大きいことを特徴とする、
請求項1に記載のリードフレーム。 - 前記溝の先端形状は円弧形状であることを特徴とする、
請求項2に記載のリードフレーム。 - 請求項1〜3のいずれかに記載のリードフレームを備える半導体装置であって、
前記半導体装置は、
前記ダイパッドの前記第1面と接着部材により接着される半導体チップと、
前記半導体チップと金属線により電気的に接続されるリードとを備え、
前記ダイパッド、前記金属線、前記半導体チップおよび前記リードは、封止樹脂により封止され、
前記ダイパッドの前記第2面は、前記封止樹脂から外部に露出していることを特徴とする、
半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010075898A JP2011210871A (ja) | 2010-03-29 | 2010-03-29 | リードフレームおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010075898A JP2011210871A (ja) | 2010-03-29 | 2010-03-29 | リードフレームおよび半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011210871A true JP2011210871A (ja) | 2011-10-20 |
Family
ID=44941635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010075898A Pending JP2011210871A (ja) | 2010-03-29 | 2010-03-29 | リードフレームおよび半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2011210871A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016134511A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 半導体装置及びその製造方法 |
-
2010
- 2010-03-29 JP JP2010075898A patent/JP2011210871A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016134511A (ja) * | 2015-01-20 | 2016-07-25 | 株式会社デンソー | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5089184B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
JP2009140962A (ja) | 半導体装置およびその製造方法 | |
JP2006318996A (ja) | リードフレームおよび樹脂封止型半導体装置 | |
JP2016018931A (ja) | リードフレーム、半導体装置及びリードフレームの製造方法 | |
KR20150105923A (ko) | 반도체 장치 및 그 제조 방법 | |
US20100123243A1 (en) | Flip-chip chip-scale package structure | |
JP5278037B2 (ja) | 樹脂封止型半導体装置 | |
JP4767277B2 (ja) | リードフレームおよび樹脂封止型半導体装置 | |
JP2007150045A (ja) | 半導体装置 | |
US8471383B2 (en) | Semiconductor package and fabrication method thereof | |
JP2009038145A (ja) | リード端子型半導体装置 | |
JP6909630B2 (ja) | 半導体装置 | |
JP2005167292A (ja) | リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法 | |
JP5585352B2 (ja) | リードフレーム、半導体装置及びその製造方法 | |
JP2011210871A (ja) | リードフレームおよび半導体装置 | |
US20110062569A1 (en) | Semiconductor device package with down-set leads | |
JP4207791B2 (ja) | 半導体装置 | |
KR100405272B1 (ko) | 큐. 에프. 엔(qfn) 반도체 패키지 | |
US20180025965A1 (en) | WFCQFN (Very-Very Thin Flip Chip Quad Flat No Lead) with Embedded Component on Leadframe and Method Therefor | |
JP2005311099A (ja) | 半導体装置及びその製造方法 | |
JP2000223611A (ja) | Bga用リードフレーム | |
JP2010114229A (ja) | リードフレーム及びその製造方法と半導体装置 | |
JP5910950B2 (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 | |
JP5622128B2 (ja) | 樹脂封止型半導体装置、多面付樹脂封止型半導体装置、リードフレーム、および樹脂封止型半導体装置の製造方法 | |
KR20120043867A (ko) | 반도체 패키지 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20131224 |