JP2011197378A

JP2011197378A - 電気光学装置の製造方法

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Publication number: JP2011197378A
Application number: JP2010063908A
Authority: JP
Inventors: Tsuguyo Okayama; 貢世岡山
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-03-19
Filing date: 2010-03-19
Publication date: 2011-10-06

Abstract

【課題】安定した電気光学特性を有する電気光学装置を製造可能な電気光学装置の製造方法を提供すること。
【解決手段】本適用例の電気光学装置の製造方法は、基板上に画素回路と、画素回路を駆動制御する駆動回路とを形成するステップＳ１〜ステップＳ５と、画素回路および駆動回路を構成する構造物上に第１層間絶縁膜を形成するステップＳ６と、第１層間絶縁膜の高さが他の部分に比べて高い部分の第１層間絶縁膜の表面に少なくとも１つの凹部を形成するステップＳ７と、凹部が形成された第１層間絶縁膜に平坦化処理を施すステップＳ８と、を備えた。
【選択図】図６

Description

本発明は、電気光学装置の製造方法に関する。

上記電気光学装置の製造方法として、基板上の画像表示領域に設けられたデータ線、走査線、スイッチング素子および該画像表示領域の周辺領域に設けられた駆動回路の上に層間絶縁膜を形成する工程と、周辺領域に形成された該層間絶縁膜のうち、少なくとも該駆動回路の形成領域に対応して形成された部分にエッチングを実施する工程と、周辺領域と画像表示領域双方の層間絶縁膜に平坦化処理を実施する工程とを含む電気光学装置の製造方法が知られている（特許文献１）。

通常、回路素子やこれに繋がる配線を含む駆動回路などの構造物が設けられた領域は、画素電極や画素電極のスイッチング素子などの構造物が設けられた領域に比べて、該構造物の形成密度が大きくなる。それゆえに、これらの上に層間絶縁膜を形成しても、積層構造の高さの相違が発生し、その後にＣＭＰ（Chemical Mechanical Polishing）処理などの平坦化処理を施しても、駆動回路の形成領域に対応した段差が残存して、画像表示領域において表示すべき画像の周囲に色ムラや表示ムラを発生させていた。
これに対して、特許文献１の電気光学装置の製造方法によれば、少なくとも駆動回路の形成領域に対応して形成された層間絶縁膜の部分にエッチングを実施し、該積層構造における高さの相違を小さくしてから平坦化処理を実施するので、画像表示領域と周辺領域の双方にわたって、極めて優れた平坦性を有する平面を実現できるとしている。

特開２００４−３５４５０９号公報

上記特許文献１の電気光学装置の製造方法では、平坦化処理前の層間絶縁膜の表面における高さの相違を小さくし、ＣＭＰ処理において処理面に対する研磨パッドの圧力を一定としても、研磨パッドが接触する部分の面積によって研磨速度が変化することなどから、ＣＭＰ処理後に該高さの相違の傾向がまだ残ってしまい、十分な平坦性を確保できないおそれがあるという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。

［適用例１］本適用例の電気光学装置の製造方法は、画素回路と、前記画素回路を駆動制御する駆動回路とを形成する第１工程と、前記画素回路および前記駆動回路を構成する構造物上に層間絶縁膜を形成する第２工程と、前記層間絶縁膜の高さが他の部分に比べて高い部分の前記層間絶縁膜の表面に少なくとも１つの凹部を形成する第３工程と、前記凹部が形成された前記層間絶縁膜に平坦化処理を施す第４工程と、を備えたことを特徴とする。

構造物上に形成された層間絶縁膜は、構造物の影響を受けて基板上における高さが変化し、その表面に段差が生ずる。この方法によれば、平坦化処理を施す前に、高さが他の部分に比べて高い部分の層間絶縁膜の表面に少なくとも１つの凹部を形成するので、平坦化処理における研磨パッドと層間絶縁膜との接触面積は凹部が形成された高さが高い部分では他の部分に比べて小さくなる。したがって、接触面積が小さいほど研磨速度が上昇するため、層間絶縁膜の高さが高い部分は他の部分に比べて早く研磨が進む。それゆえに、平坦化処理後に初期段階で生じていた段差の影響を少なくして、表面が平坦な層間絶縁膜を形成することができる。平坦な層間絶縁膜が形成されることにより、安定した電気光学特性を有する電気光学装置を製造することができる。

［適用例２］上記適用例の電気光学装置の製造方法において、前記第３工程においては、前記層間絶縁膜の高さが他の部分に比べて高い部分ほど深さが深くなる複数の前記凹部を形成することが好ましい。
この方法によれば、層間絶縁膜の高さの分布に対応して深さが深くなる複数の凹部を形成するので、平坦化処理後に、表面がより平坦な層間絶縁膜が得られる。

［適用例３］上記適用例の電気光学装置の製造方法において、前記第３工程においては、前記構造物の平面的な配置情報と高さ情報とに基づいて、深さが異なる複数の前記凹部を形成することが望ましい。
この方法によれば、基板上における層間絶縁膜の高さは、基板上における構造物の平面的な配置と高さの影響を受けるので、該配置情報と該高さ情報とに基づいて凹部を形成すれば、平坦化処理において平坦化が必要な層間絶縁膜の部分を特定して、適正な位置に凹部を形成することができる。

［適用例４］上記適用例の電気光学装置の製造方法において、前記画素回路は、画素電極と、スイッチング素子と、前記スイッチング素子に接続された信号線とを含み、前記駆動回路は、前記信号線を経由して前記スイッチング素子に制御信号を送る信号線駆動回路を含み、前記第３工程においては、前記層間絶縁膜のうち前記画素回路が形成された領域または前記駆動回路が形成された領域に前記少なくとも１つの凹部を形成することが望ましい。
基板上においてスイッチング素子を含む画素回路や駆動回路が設けられた領域の上に形成された層間絶縁膜は他の部分に比べて高さが高くなり易い。この方法によれば、平坦化が必要な画素回路または駆動回路が設けられた領域の上の層間絶縁膜に凹部を形成して、平坦化処理することにより、より平坦な層間絶縁膜を形成することができる。

［適用例５］上記適用例の電気光学装置の製造方法において、前記第１工程においては、前記スイッチング素子に対して平面的に重なるように前記信号線を形成して、前記信号線により平面的に区分された領域に透明性を有する前記画素電極を形成し、前記第３工程においては、前記層間絶縁膜のうち前記駆動回路が形成された領域に前記少なくとも１つの凹部を形成することが望ましい。
透明性を有する画素電極を備えた電気光学装置は透過型であって、より大きな開口率を確保する観点からスイッチング素子やこれにつながる信号線は画素電極と極力重ならないように配置することが望ましい。そうすると、画素電極の下層には画素回路を構成する他の構造物が配置されないので、駆動回路に比べて構造物の配置密度が低下し易い。この方法によれば、画素回路よりも構造物の配置密度が高い駆動回路の上の層間絶縁膜に少なくとも１つの凹部を形成してから平坦化処理を行う。したがって、画素回路が形成された領域と同等な水準で駆動回路が形成された領域の層間絶縁膜を平坦化できる。

［適用例６］上記適用例の電気光学装置の製造方法において、前記第１工程においては、前記スイッチング素子の近傍に前記信号線を形成して、前記スイッチング素子と前記信号線とに平面的に重なるように光反射性の前記画素電極を形成し、前記第３工程においては、前記層間絶縁膜のうち前記画素回路が形成された領域に前記少なくとも１つの凹部を形成することが望ましい。
光反射性を有する画素電極を備えた電気光学装置は反射型であって、画素電極の下層に画素回路を構成する他の構造物が配置されていても、開口率に影響を及ぼさない。言い換えれば、光反射性を有する画素電極の下層に他の構造物を配置することが望ましく、画素回路は、駆動回路に比べて構造物の配置密度が高くなり易い。この方法によれば、駆動回路よりも構造物の配置密度が高い画素回路の上の層間絶縁膜に少なくとも１つの凹部を形成してから平坦化処理を行う。したがって、駆動回路が形成された領域と同等な水準で画素回路が形成された領域の層間絶縁膜を平坦化できる。

［適用例７］上記適用例の電気光学装置の製造方法において、前記第３工程においては、前記構造物の平面的な配置情報と高さ情報とに基づいて、前記層間絶縁膜の高さが他の部分に比べて高い部分ほど開口面積が大きくなる複数の開口部を有するレジスト膜を前記層間絶縁膜の上に形成する工程と、前記レジスト膜を介して前記層間絶縁膜をドライエッチングする工程とを含むことが望ましい。
この方法によれば、ドライエッチングにおけるマイクロローディング効果を利用して、レジスト膜に形成された開口部の開口面積が大きいほど、深さが深い凹部を形成することができる。つまり、層間絶縁膜の高さが他の部分よりも高い部分に対応してレジスト膜に開口部を設けると、開口部の開口面積に応じた深さを有する凹部を形成することができる。言い換えれば、平坦化が必要な部分に異なる深さを有する複数の凹部をほぼ同時に形成することができる。
また、ドライエッチングを用いて層間絶縁膜をエッチングすれば、深さ方向において開口面積が一定した凹部を形成することができ、深さが異なる複数の凹部を研磨が必要な層間絶縁膜の部分に形成することによって、平坦化処理における研磨パッドが接触する面積を段階的に増えるように制御することが容易となる。つまり、平坦化処理における研磨速度のばらつきを抑えて、より平坦な層間絶縁膜を形成できる。

［適用例８］上記適用例の電気光学装置の製造方法において、前記第３工程においては、複数の前記凹部のうち最も深い凹部の深さが前記層間絶縁膜の最大の段差に対してほぼ同じ値またはやや大きな値となるように前記レジスト膜における前記開口部の前記開口面積を設定することが望ましい。
この方法によれば、構造物の配置と高さに起因する層間絶縁膜の高さ分布における傾向が平坦化処理後に残らないように、層間絶縁膜を平坦化することができる。

（ａ）は液晶装置の構成を示す概略平面図、（ｂ）は（ａ）のＦ−Ｆ’線で切った液晶装置の構造を示す概略断面図。液晶装置の電気的な構成を示す等価回路図。（ａ）はマザー基板を示す概略図、（ｂ）はマザー基板における素子基板の面付け状態を示す拡大平面図。透過型の画素の構成例を示す概略平面図。図４のＡ−Ａ’線で切った素子基板の構造を示す概略断面図。実施例１の素子基板の製造方法を示すフローチャート。（ａ）〜（ｅ）は実施例１の素子基板の製造方法を示す概略断面図。（ｆ）〜（ｊ）は実施例１の素子基板の製造方法を示す概略断面図。実施例１の素子基板上における凹部の配置と形状とを示す概略平面図。実施例１の素子基板上における層間絶縁膜の高さ分布を示すグラフ。（ａ）および（ｂ）はドライエッチングにおけるマイクロローディング効果を説明する図。（ａ）は反射型の画素の構成例を示す概略平面図、（ｂ）は（ａ）のＢ−Ｂ’線で切った概略断面図。実施例２の素子基板の製造方法を示すフローチャート。（ａ）〜（ｆ）は実施例２の素子基板の製造方法を示す概略断面図。（ｇ）〜（ｋ）は実施例２の素子基板の製造方法を示す概略断面図。実施例２の素子基板上における凹部の配置と形状とを示す概略平面図。実施例２の素子基板上における第１層間絶縁膜の高さ分布を示すグラフ。透過型の液晶プロジェクターの構成を示す概略図。反射型の液晶プロジェクターの構成を示す概略図。（ａ）〜（ｃ）は変形例の凹部を示す概略図。

以下、本発明を具体化した実施形態について図面に従って説明する。なお、使用する図面は、説明する部分が認識可能な状態となるように、適宜拡大または縮小して表示している。

なお、以下の形態において、「○○上に」と記載された場合、○○の上に接するように配置される場合、または○○の上に他の構成物を介して配置される場合、または○○の上に一部が接するように配置され、一部が他の構成物を介して配置される場合を表すものとする。

（第１実施形態）
＜電気光学装置＞
まず、本実施形態の電気光学装置の１例として液晶装置を挙げ、図１〜図３を参照して説明する。図１（ａ）は液晶装置の構成を示す概略平面図、同図（ｂ）は（ａ）のＦ−Ｆ’線で切った液晶装置の構造を示す概略断面図、図２は液晶装置の電気的な構成を示す等価回路図、図３（ａ）はマザー基板を示す概略図、同図（ｂ）はマザー基板における素子基板の面付け状態を示す拡大平面図である。
なお、本実施形態の液晶装置は、後述する投射型表示装置（液晶プロジェクター）のライトバルブとして好適に用いられるものである。

図１（ａ）および（ｂ）に示すように、本実施形態の電気光学装置としての液晶装置１００は、一対の基板としての素子基板１０および対向基板２０と、これら一対の基板によって挟持された電気光学素子としての液晶層５０とを有する。
素子基板１０は、例えば透明な石英基板あるいは不透明なシリコン基板を用いることができる。サイズは対向基板２０よりも大きく、対向基板２０の１辺部側に突出した端子部１０ａを有する。
対向基板２０は、透明な例えば石英基板を用いることができる。両基板は、シール４０を介して接合され、その隙間に正または負の誘電異方性を有する液晶が封入されて液晶層５０を構成している。具体的には、一対の基板のいずれか一方に額縁状にシール４０を配置した後に、シール４０が配置された方の基板を下方にして両基板を減圧雰囲気下に対向配置する。そして、シール４０の内側に所定量の液晶を滴下した後に、両基板を重ね合わせて接合するＯＤＦ（One Drop Fill）方式によって液晶が封入されている。なお、液晶を封入する方法はＯＤＦに限るものではなく、シール４０に注入口を設けて液晶を注入した後に、該注入口を封止する方式であってもかまわない。

額縁状に配置されたシール４０の内側には、複数の画素Ｐがマトリックス状に配置された画素領域Ｅが設けられている。また、画素領域Ｅとシール４０との間には、素子基板１０の端子部１０ａに沿って信号線駆動回路としてのデータ線駆動回路１０１が設けられている。該端子部１０ａと直交し互いに対向する他の２辺部に沿って同じく信号線駆動回路としての走査線駆動回路１０２が設けられている。該端子部１０ａと対向する他の１辺部に沿って検査回路１０３が設けられている。これらのデータ線駆動回路１０１、走査線駆動回路１０２、検査回路１０３を周辺回路と呼ぶ。
周辺回路のうちデータ線駆動回路１０１と走査線駆動回路１０２とにそれぞれ電気的に接続された配線１０５ａが端子部１０ａに配列した複数の外部接続用端子１０４にそれぞれ接続している。また、２つの走査線駆動回路１０２を繋ぐ複数の配線１０５ｂが該端子部１０ａと対向する他の１辺部に沿って検査回路１０３との間に設けられている。

同図（ｂ）に示すように、素子基板１０の液晶層５０側の表面には、画素Ｐごとに設けられた画素電極１５と、画素電極１５の電気的な制御に係るスイッチング素子としての薄膜トランジスター（Thin Film transistor；ＴＦＴ）３０と、ＴＦＴ３０に繋がる信号線類と、画素電極１５を覆う配向膜１８とが形成されている。

対向基板２０の液晶層５０側の表面には、額縁状の見切り部２１と、見切り部２１を覆う平坦化層２２と、平坦化層２２を覆うように成膜された共通電極２３と、共通電極２３を覆う配向膜２４とが形成されている。

見切り部２１は、遮光性を有する例えば、ＮｉやＣｒなどの金属材料またはその酸化物などの金属化合物や、遮光性の顔料などを含有した樹脂材料を用いて形成されている。
また、素子基板１０に設けられる少なくとも上記周辺回路と平面的に重なるように額縁状に形成されている。これにより、周辺回路へ侵入する光を遮断して、周辺回路における光誤動作を防いでいる。さらには、不必要な光が画素領域Ｅに入射することを防いでいる。

平坦化層２２は、透明な例えばシリコン酸化膜などの無機材料やアクリル系樹脂など有機材料を用いて形成されている。

共通電極２３は、透明であって、例えばＩＴＯ（Indium Tin Oxide）などの導電性材料を用いて蒸着法やスパッタ法により成膜されている。

配向膜１８，２４は、例えばポリイミドなどの有機樹脂材料や酸化シリコンなどの無機材料からなる。液晶層５０における液晶分子は、例えばノーマリーブラックの光学設計条件に基づいて配向膜１８，２４の表面において所定の方位角とプレチルト角とが与えられ、配向膜面において配向している。

対向基板２０に設けられた共通電極２３は、同図（ａ）に示すように対向基板２０の四隅に設けられた上下導通部１０６により素子基板１０側の配線１０５ｃに電気的に接続している。配線１０５ｃの一方の端は、端子部１０ａに向けて延設され、外部接続用端子１０４に接続している。

上記配線１０５ａ，１０５ｂ，１０５ｃは、例えばＡｌ（アルミニウム）やその合金などの低抵抗金属材料からなるものであり、これに接続された外部接続用端子１０４は、該低抵抗金属材料からなる基部にさらに低抵抗なＡｕ（金）などのメッキが施されたものである。外部接続用端子１０４だけが端子部１０ａに露出するように、これに繋がる上記配線１０５ａ，１０５ｂ，１０５ｃは保護膜（図示省略）で覆われている。

図２に示すように、液晶装置１００は、少なくとも画素領域Ｅにおいて互いに絶縁されて直交する信号線としての複数の走査線３ａおよび複数のデータ線６ａと、走査線３ａに対して一定の間隔を置いて平行するように配置された容量線３ｂとを有する。

走査線３ａとデータ線６ａならびに容量線３ｂと、これらの信号線類により区分された領域に、画素電極１５と、ＴＦＴ３０と、保持容量１６とが設けられ、これらが画素Ｐの画素回路を構成している。

走査線３ａはＴＦＴ３０のゲートに電気的に接続され、データ線６ａはＴＦＴ３０のソースに電気的に接続されている。画素電極１５はＴＦＴ３０のドレインに電気的に接続されている。
データ線６ａはデータ線駆動回路１０１（図１参照）に接続されており、データ線駆動回路１０１から供給される画像信号Ｄ１，Ｄ２，…，Ｄｎを画素Ｐに供給する。走査線３ａは走査線駆動回路１０２（図１参照）に接続されており、走査線駆動回路１０２から供給される走査信号ＳＣ１，ＳＣ２，…，ＳＣｍを各画素Ｐに供給する。データ線駆動回路１０１からデータ線６ａに供給される画像信号Ｄ１〜Ｄｎは、この順に線順次で供給してもよく、互いに隣接する複数のデータ線６ａ同士に対してグループごとに供給してもよい。走査線駆動回路１０２は、走査線３ａに対して、走査信号ＳＣ１〜ＳＣｍを所定のタイミングでパルス的に線順次で供給する。

液晶装置１００は、スイッチング素子であるＴＦＴ３０が走査信号ＳＣ１〜ＳＣｍの入力により一定期間だけオン状態とされることで、データ線６ａから供給される画像信号Ｄ１〜Ｄｎが所定のタイミングで画素電極１５に書き込まれる構成となっている。そして、画素電極１５を介して液晶層５０に書き込まれた所定レベルの画像信号Ｄ１〜Ｄｎは、画素電極１５と液晶層５０を介して対向配置された共通電極２３との間で一定期間保持される。
保持された画像信号Ｄ１〜Ｄｎがリークするのを防止するため、画素電極１５と共通電極２３との間に形成される液晶容量と並列に保持容量１６が接続されている。保持容量１６は、ＴＦＴ３０のドレインと容量線３ｂとの間に設けられている。

なお、図１（ａ）に示した検査回路１０３には、データ線６ａが接続されており、液晶装置１００の製造過程において、上記画像信号を検出することで液晶装置１００の動作欠陥などを確認できる構成となっているが、図２の等価回路では省略している。また、検査回路１０３は、上記画像信号をサンプリングしてデータ線６ａに供給するサンプリング回路、データ線６ａに所定電圧レベルのプリチャージ信号を画像信号に先行して供給するプリチャージ回路を含むものとしてもよい。

本実施形態の液晶装置１００は、前述したようにライトバルブとして用いられるものであり、その大きさは対角線の長さでおよそ１インチ（２５．４ｍｍ）程度である。とりわけ、画素回路や駆動回路を含む周辺回路が形成される素子基板１０は、ＴＦＴ３０などの回路素子の形成に伴って高温の加工条件に晒されることから、図３（ａ）に示すようなウェハ状の石英基板に複数面付けされた状態で製造される。このようなウェハ状の石英基板を、以降、マザー基板１０Ｗと呼ぶ。

図３（ａ）に示すように、マザー基板１０Ｗは、例えば直径が１２インチ（およそ３０ｃｍ）であって、外周が一部切り欠かれたオリフラを有し、このオリフラを基準として面付けされている。この場合、素子基板１０の長手方向をＸ方向、短手方向をＹ方向とし、マザー基板１０ＷのＸ方向およびＹ方向にそれぞれ複数の素子基板１０が面付けされている。

図３（ｂ）に示すように、本実施形態では、上述した画素回路が形成される領域を画素領域Ｅとして表す。そして、画素領域Ｅの周辺領域のうちデータ線駆動回路１０１が形成される領域を周辺領域Ｅ１、走査線駆動回路１０２が形成される領域を周辺領域Ｅ２、検査回路１０３が形成される領域を周辺領域Ｅ３、Ｘ方向に隣り合う素子基板１０との間の境界を含む領域を周辺領域Ｅ４、同じくＹ方向に隣り合う素子基板１０との間の境界を含む領域を周辺領域Ｅ５として表す。

このような液晶装置１００では、少なくとも画素領域Ｅにおける欠陥や表示ムラ、色ムラなどがない表示品質を確保することが重要であり、とりわけ素子基板１０と対向基板２０との間の液晶層５０は一定の厚みで保持されていることが求められる。対向基板２０の構成に比べて、素子基板１０の構成は上述した画素回路や周辺回路を備えることから複雑である。したがって、素子基板１０上に形成されるこれら画素回路や周辺回路を構成する構造物の影響を受けて素子基板１０の液晶層５０に面する側の表面に段差が生ずると、液晶層５０の厚みが変動して表示ムラや色ムラの要因となってしまう。

本実施形態の液晶装置１００は、液晶層５０に面する側の素子基板１０の表面の段差を平坦化する平坦化処理を導入して、素子基板１０と対向基板２０との間に液晶層５０をほぼ一定な厚みで保持できるようにしている。液晶装置１００における光学的な設計のタイプは、透過型と反射型とに大別されるので、以下それぞれの実施例を挙げて説明する。

（実施例１；透過型）
透過型の液晶装置１００における画素の構成および電気光学装置の製造方法としての素子基板の製造方法について、図４〜図１１を参照して説明する。
図４は透過型の画素の構成例を示す概略平面図、図５は図４のＡ−Ａ’線で切った概略断面図、図６は実施例１の素子基板の製造方法を示すフローチャート、図７（ａ）〜（ｅ）および図８（ｆ）〜（ｊ）は実施例１の素子基板の製造方法を示す概略断面図、図９は実施例１の素子基板上における凹部の配置と形状とを示す概略平面図、図１０は実施例１の素子基板上における層間絶縁膜の高さ分布を示すグラフ、図１１（ａ）および（ｂ）はドライエッチングにおけるマイクロローディング効果を説明する図である。

図４に示すように、透過型の液晶装置１００の画素ＰＡは、互いに交差（直交）する走査線３ａとデータ線６ａとにより区分された領域に略四角形の画素電極１５Ａを有している。画素電極１５Ａは、例えばＩＴＯ（Indium Tin Oxide）などの透明導電膜からなり光透過性を有している。なお、図４において、画素電極１５Ａの外形は破線で示されている。

言い換えれば、マトリックス状に配置された画素電極１５Ａの縦横の境界に各々沿って走査線３ａとデータ線６ａとが設けられている。
走査線３ａは、例えば、導電性のポリシリコン膜で構成されている。データ線６ａは、アルミニウム膜を含む積層構造で構成されている。

走査線３ａとデータ線６ａとの交差点付近に画素ＰＡのスイッチング素子としてのＴＦＴ３０が配置されている。ＴＦＴ３０における半導体層３０ａは、走査線３ａと交差すると共に、長手方向がデータ線６ａに沿うように細長く形成されている。半導体層３０ａの一方の端部であるソース領域は、データ線６ａの突出部６ｂと重なっており、該突出部６ｂに設けられたコンタクトホール１２ｂによってデータ線６ａと接続している。半導体層３０ａの他方の端部であるドレイン領域は、ドレイン領域に重なるように設けられたコンタクトホール１２ａによって画素電極１５Ａと接続している。半導体層３０ａのチャネル領域に相当する部分と走査線３ａの本線部とが重なり合った部分が、ゲート電極として機能する。

また、走査線３ａに沿った方向において、保持容量１６を構成する一方の容量電極１６ａと他方の電極としての中継電極３３とが平面的に重なり合って配置されている。

図５に示すように、液晶装置１００の素子基板１０上には、Ｔｉ（チタン）やＣｒ（クロム）などの遮光性を有する金属膜からなる下側遮光膜３１が形成されている。下側遮光膜３１は、平面的に格子状にパターニングされており（図４参照）、各画素ＰＡの開口領域を規定している。素子基板１０および下側遮光膜３１上には、例えばシリコン酸化膜からなる下地絶縁膜３２が形成されている。

下地絶縁膜３２上には、ＴＦＴ３０、走査線３ａなどが形成されている。ＴＦＴ素子３０は、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、ポリシリコン等からなる半導体層３０ａと、半導体層３０ａ上に形成されたゲート絶縁膜１１と、ゲート絶縁膜１１上に形成された例えばポリシリコン膜からなる走査線３ａとを有する。上記したように、走査線３ａの一部は、ゲート電極として機能する。

半導体層３０ａは、チャネル領域と、ソース領域３０ｓと、ドレイン領域３０ｄとを備えている。半導体層３０ａはゲート電極として機能する走査線３ａからの電界によりチャネルが形成される。下地絶縁膜３２上には、例えばシリコン酸化膜からなる第１層間絶縁膜１２が形成されている。

第１層間絶縁膜１２上には、保持容量１６、データ線６ａなどが設けられている。保持容量１６は、ＴＦＴ３０のドレイン領域３０ｄおよび画素電極１５Ａに接続された画素電位側容量電極としての中継電極３３（他方の容量電極）と、固定電位側容量電極としての容量電極１６ａとが、誘電体層３４を介して対向配置されている。

中継電極３３は、例えば導電性のポリシリコン膜からなり、平面的にみると、図４に示すように、略Ｔ字型の形状を有している。誘電体層３４は、例えばシリコン酸化膜から構成されている。また、容量電極１６ａおよびデータ線６ａは、図示省略したが、下層に導電性ポリシリコン膜、上層にアルミニウム膜の二層構造を有する膜として形成されている。

容量電極１６ａおよびデータ線６ａは、光反射性能に比較的優れたアルミニウムを含み、且つ、光吸収性能に比較的優れたポリシリコンを含むことから、遮光層として機能し得る。よって、ＴＦＴ３０の半導体層３０ａに対する入射光を遮って、ＴＦＴ３０の光誤動作を防止している。

このような容量電極１６ａは、保持容量１６の固定電位側容量電極として機能する。容量電極１６ａを固定電位とするためには、画素ＰＡ外の定電位源に接続されることで固定電位とされたシールド層３５と、コンタクトホール１３ｂを介して電気的に接続されることによってなされている。シールド層３５は、図２に示した容量線３ｂを構成する配線層である。

データ線６ａは、誘電体層３４および第１層間絶縁膜１２を貫通するコンタクトホール１２ｂを介して、ＴＦＴ３０のソース領域３０ｓと電気的に接続されている。具体的には、データ線６ａが上述のような二層構造をとっており、中継電極３３が導電性のポリシリコン膜からなることにより、データ線６ａ及びソース領域３０ｓ間の電気的接続は、導電性のポリシリコン膜によって実現されている。すなわち、下から順に、半導体層３０ａにおけるソース領域３０ｓ、中継電極３３のポリシリコン膜、データ線６ａの下層のポリシリコン膜、その上層のアルミニウム膜となる。

ＴＦＴ３０のドレイン領域３０ｄと保持容量１６を構成する中継電極３３とは、第１層間絶縁膜１２に設けられたコンタクトホール１２ａにより電気的に接続している。

誘電体層３４、データ線６ａ、容量電極１６ａを覆うように、例えばシリコン酸化膜からなる第２層間絶縁膜１３が形成されている。

第２層間絶縁膜１３上には、例えば、アルミニウムからなるシールド層３５が形成されている。シールド層３５は、平面的にデータ線６ａに沿うように設けられている。具体的
には、シールド層３５は、データ線６ａよりも幅広に形成された本線部と、シールド層３５と容量電極１６ａとを電気的に接続するコンタクトホール１３ｂに対応する領域が突出する突出部とを備えている（図４参照）。

また、第２層間絶縁膜１３には、中継電極３３と接続するコンタクトホール１３ａとコンタクトホール１３ａに接続する中継部３６とが設けられている。

中継部３６は、シールド層３５と同一の膜構成となっており、下層にアルミニウム膜、上層に窒化チタン膜という二層構造となっている。

シールド層３５、コンタクトホール１３ａ、中継部３６を覆うように第３層間絶縁膜１４が設けられている。
第３層間絶縁膜１４上には、画素電極１５Ａおよび配向膜１８が形成されている。

つまり、ＴＦＴ３０におけるドレイン領域３０ｄと画素電極１５Ａとは、コンタクトホール１２ａ、中継電極３３、コンタクトホール１３ａ、中継部３６、コンタクトホール１４ａを介して、電気的に接続されている。

画素電極１５Ａは、例えば、ＩＴＯ膜などの透明導電性膜からなる。また、画素電極１５Ａを覆う配向膜１８は、例えばポリイミドからなり、液晶分子が所定方向に配向するように配向膜面を擦るラビング処理などの配向処理が施されている。

つまり、透過型の液晶装置１００は、トップゲート構造のＴＦＴ３０を有する素子基板１０を備えており、素子基板１０上には下側遮光膜３１の他にＴＦＴ３０を含む画素回路を構成する構造物として、半導体層３０ａ、ゲート絶縁膜１１、走査線３ａ、第１層間絶縁膜１２、中継電極３３、誘電体層３４、データ線６ａおよび容量電極１６ａ、第２層間絶縁膜１３、シールド層３５（容量線３ｂ）および中継部３６、画素電極１５Ａがこの順に積層されている。本実施形態では、画素電極１５Ａの下層に位置して他の構造物を覆う第１層間絶縁膜１２の表面における段差を平坦化する平坦化処理が施されている。

＜透過型の素子基板の製造方法＞
図６に示すように、透過型の素子基板１０の製造方法は、下側遮光膜形成工程（ステップＳ１）と、下地絶縁膜形成工程（ステップＳ２）と、半導体層形成工程（ステップＳ３）と、ゲート絶縁膜形成工程（ステップＳ４）と、ゲート電極形成工程（ステップＳ５）と、第１層間絶縁膜形成工程（ステップＳ６）と、第１層間絶縁膜１２に凹部を形成する凹部形成工程（ステップＳ７）と、凹部が形成された第１層間絶縁膜１２を平坦化する平坦化処理としてのＣＭＰ（Chemical Mechanical Polishing）処理工程（ステップＳ８）と、中継電極形成工程（ステップＳ９）と、誘電体層形成工程（ステップＳ１０）と、データ線／容量電極形成工程（ステップＳ１１）と、第２層間絶縁膜形成工程（ステップＳ１２）と、シールド層／中継部形成工程（ステップＳ１３）と、第３層間絶縁膜形成工程（ステップＳ１４）と、画素電極形成工程（ステップＳ１５）と、配向膜形成工程（ステップＳ１６）とを備えている。

ステップＳ１の下側遮光膜形成工程では、図７（ａ）に示すように、素子基板１０（実際には、前述したマザー基板１０Ｗ）上にＴｉやＣｒなどをスパッタ法など用いて成膜した金属膜をパターニングして、下側遮光膜３１を形成する。また、透過型であるため、マザー基板１０Ｗは透明な石英基板を用いる。そして、ステップＳ２へ進む。

ステップＳ２の下地絶縁膜形成工程では、図７（ｂ）に示すように、下側遮光膜３１を覆うように、酸化シリコンをプラズマＣＶＤ法などの気相プロセスを用いて堆積させて下地絶縁膜３２を形成する。下地絶縁膜３２の厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ３へ進む。

ステップＳ３の半導体層形成工程では、図７（ｃ）に示すように、下地絶縁膜３２上に例えば多結晶質シリコン膜からなる半導体層３０ａを形成する。半導体層３０ａの形成方法としては、減圧気相化学成長法（ＬＰＣＶＤ）やプラズマＣＶＤ法を用いて形成された非結晶質シリコン膜に熱処理などを施して結晶化させ、多結晶質シリコン膜を形成する方法が挙げられる。なお、前述したように、半導体層３０ａはリンなどの不純物を選択的に注入することによりチャネル領域、ソース領域３０ｓ、ドレイン領域３０ｄが形成される。そして、ステップＳ４へ進む。

ステップＳ４のゲート絶縁膜形成工程では、図７（ｃ）に示すように、半導体層３０ａを覆うようにゲート絶縁膜１１を形成する。ゲート絶縁膜１１の形成方法としては、構成材料である酸化シリコンをプラズマＣＶＤ法などの気相プロセスを用いて堆積させて成膜する方法が挙げられる。その厚みはおよそ２０ｎｍ〜５０ｎｍである。そして、ステップＳ５へ進む。

ステップＳ５のゲート電極形成工程では、図７（ｄ）に示すように、ゲート絶縁膜１１および下地絶縁膜３２を覆うように、ポリシリコン膜を成膜し、これをパターニングしてゲート電極の役目を果たす走査線３ａを形成する。これにより、ＬＤＤ（Lightly Doped Drain）型のＴＦＴ３０ができあがる。そして、ステップＳ６へ進む。
なお、上記ステップＳ１〜ステップＳ５の各工程を経る間に、画素回路の構造物だけでなく、周辺回路におけるデータ線駆動回路１０１および走査線駆動回路１０２や検査回路１０３を構成する構造物（回路素子や配線）も同時に形成する。

ステップＳ６の第１層間絶縁膜形成工程では、図７（ｅ）に示すように、素子基板１０上に形成された画素回路や周辺回路の構造物を覆うように第１層間絶縁膜１２を形成する。第１層間絶縁膜１２の形成方法としては、例えば酸化シリコンをＰＥＣＶＤ（Plasma−Enhanced ＣＶＤ）法で堆積させて成膜する方法が挙げられる。本実施形態では、厚みがおよそ１４００ｎｍとなるように第１層間絶縁膜１２を形成した。

実際には、図３に示したようにマザー基板１０Ｗ上において、面付けされた素子基板１０のそれぞれに対応して画素回路が形成された画素領域Ｅや周辺領域Ｅ１〜周辺領域Ｅ５を覆うように第１層間絶縁膜１２を形成する。このときのマザー基板１０Ｗ上における第１層間絶縁膜１２の高さ分布は、図１０に示すように、画素領域Ｅや素子基板１０の境界を含む周辺領域Ｅ４に比べて、走査線駆動回路１０２が形成された周辺領域Ｅ２の方が高さが高くなっている。このような傾向は、他の周辺回路が形成された領域でも同様であり、画素領域Ｅや素子基板１０の境界を含む周辺領域Ｅ５に比べて、データ線駆動回路１０１が形成された周辺領域Ｅ１や検査回路１０３が形成された周辺領域Ｅ３の方が高さが高くなっている。
このような第１層間絶縁膜１２の高さ分布は、表示に寄与する画素ＰＡの開口率を確保するために、画素電極１５Ａの下層には、画素回路を構成する他の構造物をできる限り配置しないようにしているので、表示に寄与しない周辺回路における構造物の平面的な配置に比べて、画素回路の構造物の配置密度が低下することに起因している。

このような第１層間絶縁膜１２のマザー基板１０Ｗ上における高さの分布を踏まえ、次のステップＳ７の凹部形成工程では、第１層間絶縁膜１２の下層に形成された構造物の平面的な配置情報とその高さ情報とに基づいて、第１層間絶縁膜１２の高さが高いほど、第１層間絶縁膜１２の厚み方向における深さが深くなる複数の凹部をドライエッチング法をもちいて第１層間絶縁膜１２の表面に形成する。

具体的には、図１１（ａ）に示すように、ドライエッチングにより第１層間絶縁膜１２の表面に凹部Ｄｐを形成するには、まず第１層間絶縁膜１２を覆うように例えば感光性のレジスト膜６０を形成し、該レジスト膜６０に凹部Ｄｐの開口に相当する開口部６０ａを露光・現像することで形成する。続いて、第１層間絶縁膜１２が例えば酸化シリコン膜であるとすれば、例えばＨＦ（フッ化水素）、ＣＨＦ₃（三フッ化メタン）、ＣＦ₄（四フッ化炭素）、ＳＦ₆（六フッ化イオウ）などのガスを単独あるいは混合したエッチングガスを含む処理ガスを用いてドライエッチングを行う。

ドライエッチングを第１層間絶縁膜１２に施したときのレジスト膜６０における開口部６０ａの大きさＣとレジスト膜６０の表面からのエッチング後の深さＨとの関係は、図１１（ｂ）に示すように、開口部６０ａの大きさが小さくなるほど、エッチング速度（Ｅ／Ｒ）が遅くなることから、一定のドライエッチング条件下では、開口部６０ａの大きさが小さくなるほど、凹部Ｄｐの深さＨが浅くなる傾向を示す。このような傾向はマイクロローディング（Microlaoding）効果と呼ばれている。言い換えれば、ある一定のドライエッチング条件下におけるマイクロローディング効果を用い、レジスト膜６０に大きさＣが異なる開口部６０ａを設けて第１層間絶縁膜１２をドライエッチングすれば、開口部６０ａの大きさＣが小さいほど深さが浅くなる凹部Ｄｐを形成することができる。

このときのドライエッチング条件は、例えば次のとおりである。
処理ガス；ＣＨＦ₃（１００ｓｃｃｍ）、ＣＦ₄（２５ｓｃｃｍ）、Ａｒ（６００ｓｃｃｍ）、ドライエッチングパワー；１１００Ｗ、圧力；３００ｍＴ、ドライエッチング時間；２２０秒。
以上の条件において、レジスト膜の膜厚を３００ｎｍとし、開口部６０ａの大きさＣを１７００ｎｍとすると、図１１（ａ）に示した深さＨがほぼ１７００ｎｍとなり、アスペクトレシオ（Ｈ／Ｃ）が「１」となる。つまり、厚みが１４００ｎｍの第１層間絶縁膜１２をほぼ貫通する凹部Ｄｐを形成できる。

本実施形態のステップＳ７の凹部形成工程では、このようなドライエッチングにおけるマイクロローディング効果を利用して、図８（ｆ）に示すように、第１層間絶縁膜１２の高さ分布において、高さが高い部分に深さが異なる複数の凹部Ｄｐ１，Ｄｐ２を形成した。図８（ｆ）はマザー基板１０Ｗ上において、Ｘ方向における１つの素子基板１０に相当する部分を１Ｃｈｉｐとして表している。第１層間絶縁膜１２の表面における段差（凹凸）は、図１０に示した高さの分布を模式的に表したものである。

また、図９に示すように、素子基板１０における周辺回路の構造物が形成された周辺領域Ｅ２に開口の大きさが異なる（すなわち深さが異なる）凹部Ｄｐ１，Ｄｐ２を形成し、同じく周辺領域Ｅ１，Ｅ３に開口の大きさが異なる（すなわち深さが異なる）凹部Ｄｐ３，Ｄｐ４を形成した。凹部Ｄｐ１の開口に比べて凹部Ｄｐ２の開口のほうが小さい、同様に凹部Ｄｐ３の開口に比べて凹部Ｄｐ４の開口のほうが小さい。開口が大きい凹部Ｄｐ１，Ｄｐ３は、平面的に周辺回路が形成された周辺領域Ｅ１，Ｅ２，Ｅ３の短手方向の中央部分に対応して配置されていると共に、長手方向に沿って複数配置されている。開口が小さい凹部Ｄｐ２，Ｄｐ４は、平面的に周辺回路が形成された周辺領域Ｅ１，Ｅ２，Ｅ３の短手方向の端部に対応して配置されていると共に、長手方向に沿って複数配置されている。

また、この場合、凹部Ｄｐ１と凹部Ｄｐ３の開口の大きさは同じであり、凹部Ｄｐ２と凹部Ｄｐ４の開口の大きさは同じである。図１０に示したように第１層間絶縁膜１２の高さは周辺領域Ｅ１，Ｅ２，Ｅ３において高くなっており、これに比べて高さが低い画素領域Ｅや素子基板１０の境界を含む周辺領域Ｅ４，Ｅ５との段差は、およそ３００ｎｍ〜４００ｎｍとなっている。本実施形態では、第１層間絶縁膜１２の最も高い部分に深さが最も深い凹部Ｄｐ１，Ｄｐ３を設けており、その深さが上記段差とほぼ同じ値あるいはそれよりもやや大きくなるように、凹部Ｄｐ１，Ｄｐ３に対応してレジスト膜６０に設けられる開口部６０ａの大きさＣを設定している。また、凹部Ｄｐ２，Ｄｐ４の深さが上記段差のほぼ半分程度となるように、凹部Ｄｐ２，Ｄｐ４に対応してレジスト膜６０に設けられる開口部６０ａの大きさＣを設定している。

より具体的には、レジスト膜６０の開口部６０ａの大きさＣをおよそ２５０ｎｍとし、深さがおよそ４００ｎｍの凹部Ｄｐ１，Ｄｐ３を形成した。また、レジスト膜６０の開口部６０ａの大きさＣをおよそ１８０ｎｍとし、深さがおよそ２００ｎｍの凹部Ｄｐ２，Ｄｐ４を形成した。つまり、凹部形成工程において、第１層間絶縁膜１２にコンタクトホール１２ａ，１２ｂ用の孔を形成するドライエッチング時間である２２０秒の間に、深さが４００ｎｍの凹部Ｄｐ１，Ｄｐ３を形成する場合、そのエッチング速度（Ｅ／Ｒ）は１．８ｎｍ／ｓｅｃとなることから、図１１（ｂ）のグラフを参照すれば、対応するレジスト膜６０の開口部６０ａの大きさＣは、およそ２５０ｎｍとなる。同様にして、深さが２００ｎｍの凹部Ｄｐ２、ｄｐ４を形成するときのエッチング速度（Ｅ／Ｒ）は０．９ｎｍ／ｓｅｃとなり、開口部６０ａの大きさＣがおよそ１８０ｎｍとなる。
なお、図８では、凹部Ｄｐ１，Ｄｐ２，Ｄｐ３，Ｄｐ４の大きさの違いが認識できるように表示している。また、凹部Ｄｐ１，Ｄｐ２，Ｄｐ３，Ｄｐ４の平面的な配置や開口の大きさおよび深さはこれに限定されるものではなく、ドライエッチング条件と、上記構造物の平面的な配置や高さに起因する第１層間絶縁膜１２の高さ分布とに基づいて設定することが好ましい。そして、ステップＳ８へ進む。

ステップＳ８のＣＭＰ処理工程では、複数の凹部Ｄｐ１，Ｄｐ２，Ｄｐ３，Ｄｐ４が形成された第１層間絶縁膜１２にＣＭＰ処理を施す。すると、第１層間絶縁膜１２の高さが最も高い部分には凹部Ｄｐ１，Ｄｐ３が設けられ、その近傍には凹部Ｄｐ２，Ｄｐ４が設けられているため、ＣＭＰ処理における研磨パッドの第１層間絶縁膜１２の高さが高い部分における接触面積は凹部Ｄｐ１，Ｄｐ２，Ｄｐ３，Ｄｐ４を設けない場合に比べて小さくなり、当該部分における研磨レートが画素領域Ｅ上の第１層間絶縁膜１２に比べて相当に速くなる。ＣＭＰ処理の進行につれて、深さが浅い凹部Ｄｐ２，Ｄｐ４が先に消滅して、深さが深い凹部Ｄｐ１，Ｄｐ３が残り、初期の第１層間絶縁膜１２における高さが高い部分の研磨レートが徐々に低下してゆく。そして、さらにＣＭＰ処理が進行して深さが深い凹部Ｄｐ１，Ｄｐ３が消滅する段階では、画素領域Ｅ上に設けられた第１層間絶縁膜１２との間の研磨レートの差が無くなって一定した研磨レートで研磨することができる。それゆえに、ＣＭＰ処理が終了した段階では、図８（ｇ）に示すように、複数のＣｈｉｐに亘ってその表面がほぼ平坦な第１層間絶縁膜１２とすることができる。また、画素回路の構造物が設けられた画素領域Ｅにおいても図８（ｈ）に示すように第１層間絶縁膜１２の初期段階の段差が平坦化されると共に、コンタクトホール１２ａ，１２ｂ用の孔が形成される。そして、ステップＳ９へ進む。

ステップＳ９の中継電極形成工程では、図８（ｉ）に示すように、第１層間絶縁膜１２上にＬＰＣＶＤ法などを用いて導電性のポリシリコン膜を成膜し、これをパターニングして中継電極３３およびコンタクトホール１２ａ，１２ｂを形成する。中継電極３３の厚みはおよそ１００ｎｍである。そして、ステップＳ１０へ進む。

ステップＳ１０の誘電体層形成工程では、中継電極３３およびコンタクトホール１２ａ，１２ｂを覆うように例えば酸化シリコンをプラズマＣＶＤ法などを用いて成膜して誘電体層３４とする。誘電体層３４の厚みはおよそ５０ｎｍ〜１００ｎｍである。なお、以降の工程にてソース領域３０ｓに接続されるようにデータ線６ａを形成するために、コンタクトホール１２ｂを覆う誘電体層３４の部分は、例えばドライエッチングにより除去しておく。そして、ステップＳ１１へ進む。

ステップＳ１１のデータ線／容量電極形成工程では、誘電体層３４を覆うように、まず導電性のポリシリコン膜を成膜し、続いてアルミニウム膜を成膜する。そして、成膜された二層構造の膜をパターニングして、データ線６ａと容量電極１６ａとを形成する。容量電極１６ａの厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ１２へ進む。

ステップＳ１２の第２層間絶縁膜形成工程では、データ線６ａ、容量電極１６ａ、誘電体層３４を覆うように第２層間絶縁膜１３を形成する。第２層間絶縁膜１３の形成方法としては、第１層間絶縁膜１２と同様に例えばプラズマＣＶＤ法を用いる。第２層間絶縁膜１３の厚みはおよそ４００ｎｍ〜６００ｎｍである。そして、ステップＳ１３へ進む。

ステップＳ１３のシールド層／中継部形成工程では、まず、第２層間絶縁膜１３にコンタクトホール１３ａ，１３ｂとなる孔をドライエッチングにより形成する。そして、第２層間絶縁膜１３上にアルミニウム膜、窒化チタン膜を順に成膜し、この二層構造の膜をパターニングすることによりコンタクトホール１３ｂとこれに繋がるシールド層３５を形成する。また、コンタクトホール１３ａとこれに繋がる中継部３６を形成する。なお、シールド層３５の形成と同時に容量線３ｂが形成される。シールド層３５の厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ１４へ進む。

ステップＳ１４の第３層間絶縁膜形成工程では、シールド層３５、中継部３６、第２層間絶縁膜１３を覆うように第３層間絶縁膜１４を形成する。第３層間絶縁膜１４の形成方法は、第１層間絶縁膜１２と同様に例えばプラズマＣＶＤ法を用いる。第３層間絶縁膜１４の厚みはおよそ４００ｎｍ〜６００ｎｍである。そして、ステップＳ１５へ進む。

ステップＳ１５の画素電極形成工程では、図８（ｊ）に示すように、予め中継部３６に向かって開口するコンタクトホール１４ａ用の孔を第３層間絶縁膜１４にドライエッチングにより形成しておく。続いて、第３層間絶縁膜１４上にＩＴＯなどの透明導電膜をスパッタ法や蒸着法を用いて成膜し、これをパターニングして画素電極１５Ａとコンタクトホール１４ａとを形成する。これにより、画素電極１５Ａとドレイン領域３０ｄとをコンタクトホール１２ａ、中継電極３３、コンタクトホール１３ａ、中継部３６、コンタクトホール１４ａを介して電気的に接続させる。画素電極１５Ａの厚みはおよそ１００ｎｍ〜１５０ｎｍである。そして、ステップＳ１６に進む。

ステップＳ１６の配向膜形成工程では、同じく図８（ｊ）に示すように、画素電極１５Ａおよび第３層間絶縁膜１４を覆うように例えばポリイミドなどの有機配向膜材料からなる配向膜１８を形成する。配向膜１８の厚みはおよそ５０ｎｍである。配向膜１８は、少なくとも画素電極１５Ａが設けられた画素領域Ｅを覆うように選択的に形成する必要があるので、ＣＶＤのような気相プロセスよりも液相プロセスを用いる方が好ましい。例えば、配向膜１８の形成材料を含む液状体をインクジェットヘッドのノズルから液滴として所定の領域に塗布し乾燥させて成膜する液滴吐出法（インクジェット法）を用いることができる。この他にもフレキソ印刷などの転写法を用いてもよい。

このようにして形成された配向膜１８は、その表面を所定の方向に擦るラビング処理を施すことにより、配向膜面において液晶分子が所定の方位角とプレチルト角を有して配向する配向処理が施される。なお、配向膜１８は、ポリイミドなどの有機配向膜材料に限らず、酸化シリコンを斜方蒸着して得られる無機配向膜を採用してもよい。

このようなマザー基板１０Ｗの製造方法によれば、複数のＣｈｉｐ（素子基板１０）に亘って平坦な表面の第１層間絶縁膜１２上に形成された画素回路を構成する保持容量１６、シールド層３５（容量線３ｂ）、画素電極１５Ａ、配向膜１８を有する素子基板１０を提供できる。それゆえに、当該マザー基板１０Ｗ（素子基板１０）を用いた液晶装置１００の製造方法によれば、素子基板１０と対向基板２０とを対向配置してシール４０により接合することにより、素子基板１０と対向基板２０との隙間に充填された液晶層５０の厚みをほぼ一定とすることができるので、表示ムラや色ムラが低減され高い表示品位を有する透過型の液晶装置１００を提供できる。

（実施例２；反射型）
次に、反射型の液晶装置１００における画素の構成および電気光学装置の製造方法としての素子基板の製造方法について、図１２〜図１７を参照して説明する。
図１２（ａ）は反射型の画素の構成例を示す概略平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ’線で切った概略断面図、図１３は実施例２の素子基板の製造方法を示すフローチャート、図１４（ａ）〜（ｆ）および図１５（ｇ）〜（ｋ）は実施例２の素子基板の製造方法を示す概略断面図、図１６は実施例２の素子基板上における凹部の配置と形状とを示す概略平面図、図１７は実施例２の素子基板上における第１層間絶縁膜の高さ分布を示すグラフである。なお、実施例１の液晶装置１００と基本的に同じ構成の部分には同じ符号を付して詳細の説明は省略する。

図１２（ａ）に示すように、反射型の液晶装置１００における画素ＰＢは、直交するデータ線６ａと走査線３ａ、ならびに走査線３ａに並行して配置された容量線３ｂとを有する。容量線３ｂには画素ＰＢ内において幅が拡張され一方の容量電極として機能する拡張部３ｃが設けられている。この拡張部３ｃを含めた容量線３ｂに平面的に重なるように他方の容量電極として機能する中継電極１６ａが設けられている。容量線３ｂに接続された拡張部３ｃと、これに対向配置された中継電極１６ａとの間に誘電体層が挟まれて保持容量１６を構成している。

ＴＦＴ３０は、データ線６ａと走査線３ａの交差点付近に設けられている。また、細長い半導体層３０ａが走査線３ａと交差すると共に、半導体層３０ａのソース領域３０ｓがデータ線６ａから画素ＰＢ内に突出した突出部６ｂと重なり、半導体層３０ａのドレイン領域３０ｄ側が中継電極１６ａと重なるように配置されている。

画素電極１５Ｂは、例えばＡｌ（アルミニウム）やその合金などの金属材料からなり、光反射性を有している。また、データ線６ａ、走査線３ａ、容量線３ｂ、中継電極１６ａ、ＴＦＴ３０と平面的に重なるように配置されている。

図１２（ｂ）に示すように、ＴＦＴ３０は、素子基板１０上に形成された例えば多結晶質シリコン膜からなるＬＤＤ（Lightly Doped Drain）構造の半導体層３０ａを有する。半導体層３０ａは、例えば酸化シリコンからなるゲート絶縁膜１１によって覆われ、ゲート絶縁膜１１上において半導体層３０ａのチャネル領域に重なるようにして走査線３ａが設けられている。つまり、ＴＦＴ３０は走査線３ａの一部がゲート電極３０ｇとなるトップゲート構造の薄膜トランジスターである。

走査線３ａを覆うようにして第１層間絶縁膜１２Ｂが設けられ、第１層間絶縁膜１２Ｂ上に容量線３ｂならびにその拡張部３ｃが設けられている。容量線３ｂおよび拡張部３ｃを覆うように第２層間絶縁膜１３が設けられ、第２層間絶縁膜１３上にデータ線６ａおよび突出部６ｂ、中継電極１６ａがパターニング形成されている。第２層間絶縁膜１３は、保持容量１６における誘電体層として機能する。

データ線６ａおよび突出部６ｂ、中継電極１６ａを覆うように第３層間絶縁膜１４が設けられ、第３層間絶縁膜１４上に画素電極１５Ｂが設けられている。また、画素電極１５Ｂを覆って、保護膜１７、配向膜１８が順に形成されている。

走査線３ａ、容量線３ｂ、データ線６ａ、中継電極１６ａは、いずれもＡｌやその合金などの低抵抗配線材料からなり、データ線６ａの突出部６ｂは、ゲート絶縁膜１１、第１層間絶縁膜１２Ｂ、第２層間絶縁膜１３を貫通するように設けられた開口部を低抵抗配線材料によって埋めたコンタクトホール１３ａを介して半導体層３０ａのソース領域３０ｓと接続している。

中継電極１６ａは、ゲート絶縁膜１１、第１層間絶縁膜１２Ｂ、第２層間絶縁膜１３を貫通するように設けられた開口部を低抵抗配線材料によって埋めたコンタクトホール１３ｂを介して半導体層３０ａのドレイン領域３０ｄと接続している。

また、中継電極１６ａは、第３層間絶縁膜１４を貫通するように設けられた開口部を画素電極１５Ｂの形成材料を用いて埋めたコンタクトホール１４ａを介して画素電極１５Ｂと接続している。

実施例２の反射型の液晶装置１００では、液晶層５０の厚みがほぼ一定となるように、素子基板１０上に設けられた第１層間絶縁膜１２Ｂと第３層間絶縁膜１４に対して平坦化処理が施されている。

＜反射型の素子基板の製造方法＞
図１３に示すように、反射型の液晶装置１００における素子基板１０の製造方法は、半導体層形成工程（ステップＳ２１）と、ゲート絶縁膜形成工程（ステップＳ２２）と、ゲート電極形成工程（ステップＳ２３）と、第１層間絶縁膜形成工程（ステップＳ２４）と、凹部形成工程（ステップＳ２５）と、ＣＭＰ処理工程（ステップＳ２６）と、容量線形成工程（ステップＳ２７）と、第２層間絶縁膜形成工程（ステップＳ２８）と、データ線／中継電極形成工程（Ｓ２９）と、第３層間絶縁膜形成工程（ステップＳ３０）と、ＣＭＰ処理工程（Ｓ３１）と、画素電極形成工程（ステップＳ３２）とを備えている。

ステップＳ２１の半導体層形成工程では、実施例１のステップＳ３と同様にして成膜した非結晶質シリコン膜を多結晶化し、島状にパターニングして、図１４（ａ）に示すように、素子基板１０（実際には、マザー基板１０Ｗ）上にソース領域３０ｓとドレイン領域３０ｄとを有する多結晶質シリコン膜からなる半導体層３０ａを形成する。なお、反射型のマザー基板１０Ｗは、透明な石英基板だけでなく、不透明なシリコン基板を用いることもできる。シリコン基板を用いた場合には、予めシリコン基板表面に熱酸化膜を形成しておく。そして、ステップＳ２２へ進む。

ステップＳ２２のゲート絶縁膜形成工程では、図１４（ｂ）に示すように、例えば酸化シリコンをプラズマＣＶＤ法を用いて、半導体層３０ａを覆うように堆積させゲート絶縁膜１１を形成する。その厚みはおよそ２０ｎｍ〜５０ｎｍである。そして、ステップＳ２３へ進む。

ステップＳ２３のゲート電極形成工程では、図１４（ｃ）に示すように、ゲート絶縁膜１１上における半導体層３０ａのチャネル領域に重なる位置にゲート電極３０ｇつまり走査線３ａを形成する。走査線３ａの形成方法は、前述したように低抵抗配線材料である例えばアルミニウム膜をパターニングする方法を用いることができる。走査線３ａの厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ２４へ進む。

ステップＳ２４の第１層間絶縁膜形成工程では、図１４（ｄ）に示すように、ゲート電極３０ｇ（走査線３ａ）とゲート絶縁膜１１とを覆うように第１層間絶縁膜１２Ｂを形成する。第１層間絶縁膜１２Ｂの形成方法は、実施例１のステップＳ６と同様であって、例えば酸化シリコンをＰＥＣＶＤ（Plasma−Enhanced ＣＶＤ）法で堆積させて成膜する方法が挙げられる。本実施形態では、厚みがおよそ１４００ｎｍとなるように第１層間絶縁膜１２Ｂを形成した。

図１７に示すように、第１層間絶縁膜１２Ｂの高さ分布は、実施例１の場合と異なり、Ｘ方向においては、画素領域Ｅ上における高さが他の周辺領域Ｅ２，Ｅ４よりも高くなっている。また、図示省略したが、Ｙ方向においては、画素領域Ｅ上における高さが他の周辺領域Ｅ１，Ｅ３，Ｅ５よりも高くなっている。第１層間絶縁膜１２Ｂの表面における段差は、およそ４００ｎｍとなっている。このような高さ分布は、反射型の場合、光反射性を有する画素電極１５Ｂの下層に画素回路の構造物である走査線３ａ、データ線６ａ、容量線３ｂ、中継電極１６ａを開口率を気にせずに自由に配置することができるため、駆動回路などが設けられた周辺領域Ｅ１，Ｅ２，Ｅ３に比べて上記構造物の配置密度が高くなり易いことに起因している。

このような第１層間絶縁膜１２Ｂの高さ分布を踏まえ、ステップＳ２５の凹部形成工程では、図１４（ｅ）に示すように、主に画素領域Ｅ上の第１層間絶縁膜１２Ｂの表面に厚み方向の深さが異なる複数の凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８をドライエッチングにより形成した。なお、図１４（ｅ）は図１７のＸ方向に沿った第１層間絶縁膜１２Ｂの高さ分布に基づいて、マザー基板１０Ｗの複数のＣｈｉｐに亘る第１層間絶縁膜１２Ｂを模式的に示したものである。

また、図１６に示すように、開口の大きさが異なる凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９を画素領域Ｅに亘って配置した。具体的には、最も開口が大きい凹部Ｄｐ５をほぼ画素領域Ｅの中央付近に形成し、これを中心にして放射線上あるいは同心楕円上に中心から離れるほど開口が小さい凹部Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９を形成した。放射線上における凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９の配置間隔は、ほぼ等間隔である。

これらの凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９の形成方法は、実施例１のステップＳ７と同様であって、開口部を有するレジスト膜を介して第１層間絶縁膜１２Ｂを一定の条件下でドライエッチングするときのマイクロローディング効果を利用している。レジスト膜の厚みはおよそ３００ｎｍである。

より具体的には、画素領域Ｅの中央付近に位置した凹部Ｄｐ５の開口の大きさＣはおよそ２５０ｎｍであり、その深さはおよそ４００ｎｍである。凹部Ｄｐ６の開口の大きさＣはおよそ２００ｎｍであり、その深さはおよそ２６０ｎｍである。凹部Ｄｐ７の開口の大きさＣはおよそ１８０ｎｍであり、その深さはおよそ２２０ｎｍである。凹部Ｄｐ８の開口の大きさＣはおよそ１５０ｎｍであり、その深さはおよそ１８０ｎｍである。凹部Ｄｐ９の開口の大きさＣはおよそ１００ｎｍであり、その深さはおよそ１１０ｎｍである。
なお、図１６では、凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９の大きさの違いが認識できるように表示している。また、凹部形成工程（ステップＳ２５）では、第１層間絶縁膜１２Ｂのドライエッチング時に、後に半導体層３０ａに対してデータ線６ａや中継電極１６ａを接続させるコンタクトホール１３ａ，１３ｂとなる孔を同時に形成しておく。そして、ステップＳ２６へ進む。

ステップＳ２６のＣＭＰ処理工程では、図１４（ｆ）に示すように、第１層間絶縁膜１２Ｂに対してＣＭＰ処理を施して、第１層間絶縁膜１２Ｂの表面の段差を平坦化する。高さが他の周辺領域Ｅ１，Ｅ２，Ｅ３，Ｅ４，Ｅ５よりも高い画素領域Ｅ上の第１層間絶縁膜１２Ｂにおいて、高さが高い部分ほど深さが深い複数の凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９が設けられている。したがって、ＣＭＰ処理の初期段階では、複数の凹部Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９が設けられた部分ほど研磨パッドの接触面積が他の部分に比べて小さいので研磨レートが速くなる。そして、ＣＭＰ処理の進行に伴って、深さが浅い順に複数の凹部Ｄｐ９，Ｄｐ８，Ｄｐ７，Ｄｐ６，Ｄｐ５が消滅して、徐々に研磨レートが低下してゆき、平面的に一定の研磨レートになるので、図１４（ｆ）に示すように、複数のＣｈｉｐに亘って平坦な第１層間絶縁膜１２Ｂを形成することができる。また、図１５（ｇ）に示すように画素回路におけるＴＦＴ３０を覆うように形成された第１層間絶縁膜１２Ｂの部分も平坦化される。そして、ステップＳ２７へ進む。

ステップＳ２７の容量線形成工程は、図１５（ｈ）に示すように、第１層間絶縁膜１２Ｂ上にアルミニウムなどの低抵抗配線材料を用いて導電膜を成膜し、該導電膜をパターニングして容量線３ｂと一方の容量電極となる拡張部３ｃとを形成する。容量線３ｂの厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ２８へ進む。

ステップＳ２８の第２層間絶縁膜形成工程では、容量線３ｂおよび拡張部３ｃを覆うように例えば酸化シリコンをプラズマＣＶＤ法により堆積させて第２層間絶縁膜１３を形成する。第２層間絶縁膜１３の厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ２９へ進む。

ステップＳ２９のデータ線／中継電極形成工程では、図１５（ｉ）に示すように、予め第２層間絶縁膜１３に後にコンタクトホール１３ａ，１３ｂとなる孔を形成した後に、第２層間絶縁膜１３上にアルミニウムなどの低抵抗配線材料を用いて導電膜を成膜し、該導電膜をパターニングしてデータ線６ａならびに突出部６ｂと、他方の容量電極となる中継電極１６ａと、コンタクトホール１３ａ，１３ｂとを形成する。これにより、保持容量１６ができあがる。データ線６ａおよび中継電極１６ａの厚みはおよそ２００ｎｍ〜４００ｎｍである。そして、ステップＳ３０へ進む。

なお、上記ステップＳ２１〜ステップＳ２９の各工程を経る間に、画素回路の構造物だけでなく、周辺回路におけるデータ線駆動回路１０１および走査線駆動回路１０２や検査回路１０３を構成する構造物（回路素子や配線）も同時に形成する。

ステップＳ３０の第３層間絶縁膜形成工程では、図１５（ｊ）に示すように、データ線６ａや中継電極１６ａを覆う第３層間絶縁膜１４（表面を破線で示す）を形成する。第３層間絶縁膜１４は、例えば酸化シリコンなどの無機材料やアクリル系の高分子有機材料を用いることができる。形成方法としては、プラズマＣＶＤなどの気相法、スピンコートなどの液相法が挙げられる。厚みはおよそ４００ｎｍ〜６００ｎｍである。そして、ステップＳ３１へ進む。

ステップＳ３１のＣＭＰ処理工程では、図１５（ｊ）に示すように、第３層間絶縁膜１４の表面における段差を平坦化するため、ＣＭＰ処理を施す。この段階において、予め第３層間絶縁膜１４の表面の段差を計測し、その高さ分布に特有な傾向が生じているようならば、ステップＳ２５と同様にして、第３層間絶縁膜１４の表面に凹部Ｄｐを形成してから、ＣＭＰ処理を施してもよい。そして、ステップＳ３２へ進む。

ステップＳ３２の画素電極形成工程では、図１５（ｋ）に示すように、平坦化された第３層間絶縁膜１４にコンタクトホール１４ａとなる孔を形成した後に、第３層間絶縁膜１４上に例えばアルミニウムなどの光反射性を有する金属やその合金を用いて電極膜を成膜し、該電極膜をパターニングして画素電極１５Ｂとコンタクトホール１４ａとを形成する。画素電極１５Ｂの厚みはおよそ２００ｎｍ〜４００ｎｍである。

上記ステップＳ２１〜ステップＳ３２を経ることにより、液晶層５０に面する側の表面が平坦な素子基板１０を製造することができる。もちろん、この後に、画素電極１５Ｂを覆うように保護膜１７および配向膜１８を形成することは言うまでもない（図１２（ｂ）参照）。

反射型の液晶装置１００の製造方法は、上記素子基板１０および対向基板２０の液晶層５０に面する側に、例えば酸化シリコンを斜方蒸着してなる無機垂直配向膜としての配向膜１８を形成し、素子基板１０と対向基板２０とを対向配置させ、その隙間に負の誘電異方性を有する液晶を充填して液晶層５０とする方法が挙げられる。

このような素子基板１０および液晶装置１００の製造方法によれば、素子基板１０と対向基板２０との隙間に充填された液晶層５０の厚みをほぼ一定とすることができるので、表示ムラや色ムラが低減され高い表示品位を有する反射型の液晶装置１００を提供できる。

なお、ステップＳ２５の凹部形成工程およびステップＳ２６のＣＭＰ処理工程は、前述したように第１層間絶縁膜１２Ｂや第３層間絶縁膜１４に適用するだけでなく、第２層間絶縁膜１３にも適用可能である。

（第２実施形態）
次の本実施形態の電子機器として、投射型表示装置（液晶プロジェクター）を例に挙げ、図１８および図１９を参照して説明する。図１８は透過型の液晶プロジェクターの構成を示す概略図、図１９は反射型の液晶プロジェクターの構成を示す概略図である。

＜透過型の液晶プロジェクター＞
図１８に示すように、本実施形態の電子機器としての液晶プロジェクター１０００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、光分離素子としての２つのダイクロイックミラー１１０４，１１０５と、３つの反射ミラー１１０６，１１０７，１１０８と、５つのリレーレンズ１２０１,１２０２,１２０３，１２０４，１２０５と、３つの光変調素子としての透過型の液晶ライトバルブ１２１０，１２２０，１２３０と、光合成素子としてのクロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００は、ハロゲンランプなどの白色光源からなる光源としてのランプユニット１１０１と、インテグレーターレンズ１１０２と、偏光変換素子１１０３とから概略構成されている。

ダイクロイックミラー１１０４は、偏光照明装置１１００から射出された偏光光束のうち、赤色光（Ｒ）を反射させ、緑色光（Ｇ）と青色光（Ｂ）とを透過させる。もう１つのダイクロイックミラー１１０５は、ダイクロイックミラー１１０４を透過した緑色光（Ｇ）を反射させ、青色光（Ｂ）を透過させる。

ダイクロイックミラー１１０４で反射した赤色光（Ｒ）は、反射ミラー１１０６で反射した後にリレーレンズ１２０５を経由して液晶ライトバルブ１２１０に入射する。
ダイクロイックミラー１１０５で反射した緑色光（Ｇ）は、リレーレンズ１２０４を経由して液晶ライトバルブ１２２０に入射する。
ダイクロイックミラー１１０５を透過した青色光（Ｂ）は、３つのリレーレンズ１２０１，１２０２，１２０３と２つの反射ミラー１１０７，１１０８とからなる導光系を経由して液晶ライトバルブ１２３０に入射する。

液晶ライトバルブ１２１０，１２２０，１２３０は、クロスダイクロイックプリズム１２０６の色光ごとの入射面に対してそれぞれ対向配置されている。液晶ライトバルブ１２１０，１２２０，１２３０に入射した色光は、画像情報に基づいて変調されクロスダイクロイックプリズム１２０６に向けて射出される。このプリズムは、４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が合成される。合成された光は、投射光学系である投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

液晶ライトバルブ１２１０は、上記第１実施形態における実施例１の透過型の液晶装置１００が適用されたものであって、色光の入射側と射出側とにおいてクロスニコルに配置された一対の偏光素子の間に隙間を置いて配置されている。他の液晶ライトバルブ１２２０，１２３０も同様である。

本実施形態によれば、透過型の液晶装置１００を液晶ライトバルブ１２１０，１２２０，１２３０として用いているので、表示ムラや色ムラが低減され高い表示品質を有する透過型の液晶プロジェクター１０００を提供できる。

＜反射型の液晶プロジェクター＞
図１９に示すように、本実施形態の電子機器としての液晶プロジェクター１５００は、システム光軸Ｌに沿って配置された偏光照明装置１１００と、３つのダイクロイックミラー１１１１，１１１２，１１１５と、２つの反射ミラー１１１３，１１１４と、３つの光変調素子としての反射型の液晶ライトバルブ１２５０，１２６０，１２７０と、クロスダイクロイックプリズム１２０６と、投射レンズ１２０７とを備えている。

偏光照明装置１１００から射出された偏光光束は、互いに直交して配置されたダイクロイックミラー１１１１とダイクロイックミラー１１１２とに入射する。光分離素子としてのダイクロイックミラー１１１１は、入射した偏光光束のうち赤色光（Ｒ）を反射する。もう一方の光分離素子としてのダイクロイックミラー１１１２は、入射した偏光光束のうち緑色光（Ｇ）と青色光（Ｂ）とを反射する。
反射した赤色光（Ｒ）は反射ミラー１１１３により再び反射され、液晶ライトバルブ１２５０に入射する。一方、反射した緑色光（Ｇ）と青色光（Ｂ）とは反射ミラー１１１４により再び反射して光分離素子としてのダイクロイックミラー１１１５に入射する。ダイクロイックミラー１１１５は緑色光（Ｇ）を反射し、青色光（Ｂ）を透過する。反射した緑色光（Ｇ）は液晶ライトバルブ１２６０に入射する。透過した青色光（Ｂ）は液晶ライトバルブ１２７０に入射する。

液晶ライトバルブ１２５０は、反射型の液晶パネル１２５１と、反射型偏光素子としてのワイヤーグリッド偏光板１２５３とを備えている。
液晶ライトバルブ１２５０は、ワイヤーグリッド偏光板１２５３によって反射した赤色光（Ｒ）がクロスダイクロイックプリズム１２０６の入射面に垂直に入射するように配置されている。また、ワイヤーグリッド偏光板１２５３の偏光度を補う補助偏光板１２５４が液晶ライトバルブ１２５０における赤色光（Ｒ）の入射側に配置され、もう１つの補助偏光板１２５５が赤色光（Ｒ）の射出側においてクロスダイクロイックプリズム１２０６の入射面に沿って配置されている。なお、反射型偏光素子として偏光ビームスプリッターを用いた場合には、一対の補助偏光板１２５４，１２５５を省略することも可能である。
このような反射型の液晶ライトバルブ１２５０の構成と各構成の配置は、他の反射型の液晶ライトバルブ１２６０，１２７０においても同じである。

液晶ライトバルブ１２５０，１２６０，１２７０に入射した各色光は、画像情報に基づいて変調され、再びワイヤーグリッド偏光板１２５３，１２６３，１２７３を経由してクロスダイクロイックプリズム１２０６に入射する。クロスダイクロイックプリズム１２０６では、各色光が合成され、合成された光は投射レンズ１２０７によってスクリーン１３００上に投射され、画像が拡大されて表示される。

本実施形態では、液晶ライトバルブ１２５０，１２６０，１２７０における反射型の液晶パネル１２５１，１２６１，１２７１として上記第１実施形態における実施例２の反射型の液晶装置１００が適用されている。

このような液晶プロジェクター１５００によれば、反射型の液晶装置１００を液晶ライトバルブ１２５０，１２６０，１２７０に用いているので、表示ムラや色ムラが低減され高い表示品質を有する反射型の液晶プロジェクター１５００を提供できる。

上記実施形態以外にも様々な変形例が考えられる。以下、変形例を挙げて説明する。

（変形例１）上記第１実施形態の凹部形成工程において、形成される凹部の平面的な形状は、円形であることに限定されない。図２０（ａ）〜（ｃ）は、変形例の凹部を示す概略図である。例えば、図２０（ａ）に示すように平面視で四角形の凹部Ｄｐ１０であってもよい。また、図２０（ｂ）に示すように、一定の方向に延びた溝状の凹部Ｄｐ１１であってもよい。溝状の凹部Ｄｐ１１は、例えば図９に示した周辺領域Ｅ２の長手方向に沿って設ければよく、同じ大きさの円形の凹部Ｄｐ１を複数配置する場合に比べてシンプルな構成とし、延設された方向におけるＣＭＰ処理の研磨レートを安定化させることができる。
言い換えれば、実施例１や実施例２に示した複数の凹部Ｄｐはそれぞれ島状に設けられ、層間絶縁膜の下層に形成された構造物の平面的な配置や高さに応じて精度よく凹部Ｄｐを配置可能である。これに対して、溝状の凹部Ｄｐ１１は、適正な配置精度を追求することは難しいが、よりシンプルな構成として凹部Ｄｐを設けることにより、ＣＭＰ処理における研磨レートの局所的な変動を抑えることができる。
また、図２０（ｃ）に示すように、例えば、実施例２の第１層間絶縁膜１２Ｂにおける画素領域Ｅに対応する部分にそれぞれに開口幅が異なる複数の溝状の凹部Ｄｐ１２〜凹部Ｄｐ１７を格子状に配置してもよい。もちろん、これらの溝状の凹部Ｄｐ１２〜凹部Ｄｐ１７の開口幅および深さや、その配置間隔は、層間絶縁膜の下層に設けられた構造物の平面的な配置や高さに基づいて定められる。また、ドライエッチングのマイクロローディング効果によれば、凹部Ｄｐの開口面積が小さくなるほどエッチング速度が遅くなる。したがって、凹部Ｄｐをこのように格子状に設けると凹部Ｄｐを島状に設ける場合に比べて、開口面積が大きくなるので、その深さＨの大きさを考慮して溝幅を設定する必要がある。

（変形例２）上記第１実施形態の液晶装置１００において、データ線駆動回路１０１や走査線駆動回路１０２、検査回路１０３などの周辺回路を素子基板１０上にシール４０を配置する領域よりも内側に形成したが、これに限定されない。例えば、これらの周辺回路のうちの１つをシール４０を配置する領域の外側に形成してもよい。これにより、液晶が充填される領域を狭くして、液晶を節約可能である。
また、駆動回路を含む周辺回路のすべてを液晶装置１００の素子基板１０に設けることに限定されないので、例えば、データ線駆動回路１０１だけを設けることが考えられ、他の回路構成は端子部を経由してフレキシブル基板に外付けすることもできる。そうすると、透過型の液晶装置１００では、データ線駆動回路１０１が設けられた周辺領域Ｅ１を覆う層間絶縁膜に、例えば１本の溝状の凹部Ｄｐをデータ線駆動回路１０１に沿って設けてもよい。言い換えれば、層間絶縁膜上に設けられる凹部Ｄｐは複数に限定されず、１つでもよい。

（変形例３）上記透過型あるいは反射型の液晶装置１００におけるＴＦＴ３０の構成は、半導体層３０ａ上にゲート絶縁膜１１を介してゲート電極（走査線３ａ）が配置されるトップゲート構造に限定されない。ゲート電極（走査線３ａ）が半導体層３０ａの下方に配置されるボトムゲート構造としてもよい。

（変形例４）上記透過型あるいは反射型の液晶装置１００が適用される電子機器は、第２実施形態の液晶プロジェクター１０００または液晶プロジェクター１５００に限定されない。例えば、投射型のＨＵＤ（ヘッドアップディスプレイ）や直視型のＨＭＤ（ヘッドマウントディプレイ）、または電子ブック、パーソナルコンピューター、デジタルスチルカメラ、液晶テレビ、ビューファインダー型あるいはモニター直視型のビデオレコーダー、カーナビゲーションシステム、電子手帳、ＰＯＳなどの情報端末機器の表示部として好適に用いることができる。

（変形例５）上記第１実施形態の素子基板１０の製造方法を適用可能な電気光学装置は、液晶装置１００に限定されない。例えば、基板上に画素回路や駆動回路が形成される有機ＥＬ（エレクトロルミネッセンス）装置、電気泳動装置などの表示装置を挙げることができる。

３ａ…信号線としての走査線、６ａ…信号線としてのデータ線、１０…基板としての素子基板、１２，１２Ｂ…層間絶縁膜としての第１層間絶縁膜、１５，１５Ａ，１５Ｂ…画素電極、３０…スイッチング素子としての薄膜トランジスター（ＴＦＴ）、６０…レジスト膜、６０ａ…開口部、１００…電気光学装置としての液晶装置、１０１…信号線駆動回路としてのデータ線駆動回路、１０２…信号線駆動回路としての走査線駆動回路、１０００，１５００…電子機器としての投射型表示装置（液晶プロジェクター）、Ｅ…画素回路が形成された領域としての画素領域、Ｅ１，Ｅ２…駆動回路が形成された領域としての周辺領域、Ｄｐ，Ｄｐ１，Ｄｐ２，Ｄｐ３，Ｄｐ４，Ｄｐ５，Ｄｐ６，Ｄｐ７，Ｄｐ８，Ｄｐ９…凹部。

Claims

画素回路と、前記画素回路を駆動制御する駆動回路とを形成する第１工程と、
前記画素回路および前記駆動回路を構成する構造物上に層間絶縁膜を形成する第２工程と、
前記層間絶縁膜の高さが他の部分に比べて高い部分の前記層間絶縁膜の表面に少なくとも１つの凹部を形成する第３工程と、
前記凹部が形成された前記層間絶縁膜に平坦化処理を施す第４工程と、
を備えたことを特徴とする電気光学装置の製造方法。
前記第３工程においては、前記層間絶縁膜の高さが他の部分に比べて高い部分ほど深さが深くなる複数の前記凹部を形成することを特徴とする請求項１に記載の電気光学装置の製造方法。
前記第３工程においては、前記構造物の平面的な配置情報と高さ情報とに基づいて、深さが異なる複数の前記凹部を形成することを特徴とする請求項２に記載の電気光学装置の製造方法。
前記画素回路は、画素電極と、スイッチング素子と、前記スイッチング素子に接続された信号線とを含み、
前記駆動回路は、前記信号線を経由して前記スイッチング素子に制御信号を送る信号線駆動回路を含み、
前記第３工程においては、前記層間絶縁膜のうち前記画素回路が形成された領域または前記駆動回路が形成された領域に前記少なくとも１つの凹部を形成することを特徴とする請求項１乃至３のいずれか一項に記載の電気光学装置の製造方法。
前記第１工程においては、前記スイッチング素子に対して平面的に重なるように前記信号線を形成して、前記信号線により平面的に区分された領域に透明性を有する前記画素電極を形成し、
前記第３工程においては、前記層間絶縁膜のうち前記駆動回路が形成された領域に前記少なくとも１つの凹部を形成することを特徴とする請求項４に記載の電気光学装置の製造方法。
前記第１工程においては、前記スイッチング素子の近傍に前記信号線を形成して、前記スイッチング素子と前記信号線とに平面的に重なるように光反射性の前記画素電極を形成し、
前記第３工程においては、前記層間絶縁膜のうち前記画素回路が形成された領域に前記少なくとも１つの凹部を形成することを特徴とする請求項４に記載の電気光学装置の製造方法。
前記第３工程においては、前記構造物の平面的な配置情報と高さ情報とに基づいて、前記層間絶縁膜の高さが他の部分に比べて高い部分ほど開口面積が大きくなる複数の開口部を有するレジスト膜を前記層間絶縁膜の上に形成する工程と、
前記レジスト膜を介して前記層間絶縁膜をドライエッチングする工程とを含むことを特徴とする請求項２乃至６のいずれか一項に記載の電気光学装置の製造方法。
前記第３工程においては、複数の前記凹部のうち最も深い凹部の深さが前記層間絶縁膜の最大の段差に対してほぼ同じ値またはやや大きい値となるように前記レジスト膜における前記開口部の前記開口面積を設定することを特徴とする請求項７に記載の電気光学装置の製造方法。