JP2011192705A - パッケージ基板の設計装置およびパッケージ基板の設計方法 - Google Patents
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Abstract
【課題】配線層が多い場合でも、自動でパッケージ基板のネットを生成可能なパッケージ基板の設計装置およびパッケージ基板の設計方法を提供する。
【解決手段】設計装置100は、記憶部32と、最上層配線部41と、ネット生成部42と、中間層配線部43と、最下層配線部44と、ネット情報生成部45と、を備えている。設計装置100は、配線層21〜24および絶縁層71〜73の配線パターン生成を1層ずつ行う。
【選択図】図3
【解決手段】設計装置100は、記憶部32と、最上層配線部41と、ネット生成部42と、中間層配線部43と、最下層配線部44と、ネット情報生成部45と、を備えている。設計装置100は、配線層21〜24および絶縁層71〜73の配線パターン生成を1層ずつ行う。
【選択図】図3
Description
本発明は、複数の配線層からなるパッケージ基板にネットを生成するパッケージ基板の設計装置およびパッケージ基板の設計方法に関する。
通常、ICチップはパッケージングされた状態でプリント基板(Printed Circuit Board:PCB)上に実装される。ICチップがマウントされるパッケージ基板の上部には、ICチップの入出力端子と接続されるボンドフィンガが形成される。また、パッケージ基板の下部には、PCBに接続されるボールが形成される。そのため、パッケージ基板上部のボンドフィンガと、パッケージ基板下部のボールとを電気的に接続するネットを生成しなければならない。
短期間で製品を設計するためには、パッケージ基板のどのボールにICチップのどの入出力端子を割り当てるのかを、早い段階で決定する必要がある。
特許文献1には、ボンドフィンガとボールとを接続する配線を1本ずつ自動的に接続する手法が開示されている。この手法では、すでに配線が形成された領域を配線不可領域とし、配線不可領域を避けて、その後の配線が生成される。しかしながら、近年では、ICチップの入出力端子は数百ピン〜千ピンに達することもある。多数のボンドフィンガとボールとを接続するため、パッケージ基板の配線層は多くなり(例えば4層以上)、配線は非常に複雑になる。この場合、特許文献1の手法では、後に生成されるネットほど配線不可領域が大きくなるため、迂回が多くなったり、デザインルールを満たせなくなったりしてやり直しが多く発生するという問題がある。
そのため、配線層が多い場合は、手動でネットを生成せざるを得ず、パッケージの設計に長い時間を要してしまうのが現状である。
本発明は、配線層が多い場合でも、自動でパッケージ基板のネットを生成可能なパッケージ基板の設計装置およびパッケージ基板の設計方法を提供するものである。
本発明の一態様によれば、第1乃至第n(nは3以上の整数)の配線層と、各配線層間に介挿される第1乃至第(n−1)の絶縁層を有する絶縁体基板に、前記絶縁体基板の前記第1の配線層の上面に形成される複数の第1の端子と、前記絶縁体基板の前記第nの配線層の下面に形成される複数の第2の端子と、の間にネットを生成するパッケージ基板の設計装置であって、前記第1の配線層上の配線と前記第2の配線層上の配線を接続する複数の第1のビアを前記第1の絶縁層に生成するとともに、前記第1のビアと前記第1の端子とをそれぞれ接続する複数の第1の配線を前記第1の配線層に生成する第1の配線部と、前記第2の端子と第k(kは1乃至(n−2)の整数)のビアとをそれぞれ結ぶネットの交差数が所定数以下、または、最少となるように、前記ネットを生成するネット生成部と、所定のデザインルールを満たしつつ、前記第kのビアから前記ネットよって結ばれる前記第2の端子へ、前記第(k+1)の配線層の配線と前記第(k+2)の配線層上の配線とを接続する複数の第(k+1)のビアを前記第(k+1)の絶縁層に生成するとともに、前記第(k+1)のビアと前記第kのビアとをそれぞれ接続する複数の第(k+1)の配線を前記第(k+1)の配線層に生成する第2の配線部と、前記第(n−1)のビアと前記第2の端子とをそれぞれ接続する第nの配線を前記第nの配線層に生成する第3の配線部と、を備えることを特徴とするパッケージ基板の設計装置が提供される。
また、本発明の一態様によれば、第1乃至第n(nは3以上の整数)の配線層と、各配線層間に介挿される第1乃至第(n−1)の絶縁層を有する絶縁体基板に、前記絶縁体基板の前記第1の配線層の上面に形成される複数の第1の端子と、前記絶縁体基板の前記第nの配線層の下面に形成される複数の第2の端子と、の間にネットを生成するパッケージ基板の設計方法であって、前記第1の配線層上の配線と前記第2の配線層上の配線を接続する複数の第1のビアを前記第1の絶縁層に生成するとともに、前記第1のビアと前記第1の端子とをそれぞれ接続する複数の第1の配線を前記第1の配線層に生成するステップと、前記第2の端子と第k(kは1乃至(n−2)の整数)のビアとをそれぞれ結ぶネットの交差数が所定数以下、または、最少となるように、前記ネットを生成するステップと、所定のデザインルールを満たしつつ、前記第kのビアから前記ネットよって結ばれる前記第2の端子へ、前記第(k+1)の配線層の配線と前記第(k+2)の配線層上の配線とを接続する複数の第(k+1)のビアを前記第(k+1)の絶縁層に生成するとともに、前記第(k+1)のビアと前記第kのビアとをそれぞれ接続する複数の第(k+1)の配線を前記第(k+1)の配線層に生成するステップと、前記第(n−1)のビアと前記第2の端子とをそれぞれ接続する第nの配線を前記第nの配線層に生成するステップと、を備えることを特徴とするパッケージ基板の設計法が提供される。
本発明によれば、配線層が多い場合でも、自動でパッケージ基板のネットを生成できる。
以下、本発明に係るパッケージ基板の設計装置およびパッケージ基板の設計方法の実施形態について、図面を参照しながら具体的に説明する。
まず、本発明により設計可能なパッケージの一種であるPBGA(Plastic Ball Grid Array)の構成を説明する。
図1は、PBGA10の断面図である。PBGA10は、パッケージ基板(絶縁体基板)2と、ボンドフィンガ3と、ボール4と、ボンディングワイヤ5と、モールド樹脂6とを備えている。このパッケージ基板2上にICチップ1がマウントされる。
パッケージ基板2は第1〜第4の配線層21〜24の間に第1〜第3の絶縁層71〜73をそれぞれ介挿して構成される。この第1〜第4の配線層21〜24には配線(不図示)が、第1〜第3の絶縁層71〜73にはビア(不図示)がそれぞれ形成され、配線およびビアによりボンドフィンガ3とボール4とを電気的に接続する。
ボンドフィンガ3はパッケージ基板2の上面に形成され、ボンディングワイヤ5によりICチップ1の入出力端子と接続される。ボール4はパッケージ基板2の下面に形成される。PBGA10は例えばPCB(不図示)上に実装され、ボール4は同じPCB上に実装される他の素子と接続される。また、ボール4はパッケージ基板2に形成される配線およびビアによりボンドフィンガ3と接続される。すなわち、ボール4は、ボンドフィンガ3を介して、ICチップ1の入出力端子と電気的に接続される。また、モールド樹脂6は、ICチップ1、パッケージ基板2、ボンドフィンガ3およびボンディングワイヤ5を封止し、これらを互いに絶縁する。
本実施形態に係る基板の設計装置は、図1の第1〜第4の配線層21〜24および第1〜第3の絶縁層71〜73に形成される、ボンドフィンガ(第1の端子)3とボール(第2の端子)4とを接続するネットおよび配線パターンを設計するものである。なお、ネットとは、2点間(例えばボンドフィンガ3のうちの1つとボール4のうちの1つ)の論理的な接続関係を意味し、必ずしも物理的な配線を意味するものではない。
以下では、図1に示す、4層の配線層21〜24および3層の絶縁層71〜73から構成されるパッケージ基板2の設計を行う例を示すが、配線層の数は3以上であればよい。例えば、6層または8層の配線層から構成されるパッケージ基板の設計を行うことも可能である。
図2は、本発明の一実施形態に係るパッケージ基板の設計装置(以下、設計装置)100を含む設計システムの概略ブロック図である。図2の設計システムは、入力部31と、記憶部32および演算部33を有する設計装置100と、表示部34と、出力部35を備えている。
入力部31はキーボードおよびマウス等であり、ボンドフィンガ3およびボール4の座標、パッケージ基板のデザインルールを入力する。デザインルールとは配線の最小線幅やビアの大きさ等の制約を規定するものである。記憶部32は入力されるボンドフィンガ3の座標等を記憶する。演算部33はパッケージ基板2のネットおよび配線パターンの設計を行う。記憶部32および演算部33は、例えば1台または複数台のコンピュータに内蔵される。表示部34は例えば液晶ディスプレイであり、演算部33により得られたネットや配線パターンを表示する。出力部35は例えばプリンタであり、演算部33により得られたネットや配線パターンを印刷する。
図3は、設計装置100の概略ブロック図である。設計装置100は、記憶部32と、最上層配線部(第1の配線部)41と、ネット生成部42と、中間層配線部(第2の配線部)43と、最下層配線部(第3の配線部)44と、ネット情報生成部45と、を備えている。
最上層配線部41は、図1の第1の配線層21に配線を、第1の絶縁層71にビアをそれぞれ生成する。ネット生成部42はボンドフィンガ3とビアとのネットを生成する。中間層配線部43は、第2および第3の配線層22,23に配線を、第2および第3の絶縁層72,73にビアをそれぞれ生成する。最下層配線部44は、第4の配線層24に配線を生成する。ネット情報生成部45は、ボンドフィンガ3とボール4との接続関係を示すネット情報を生成し、表示部34および出力部35に出力する。
図4は、図3の設計装置100の処理動作の一例を示すフローチャートである。
まず、図2の入力部31からボンドフィンガ3およびボール4の座標と(ステップS1)、パッケージ基板2のデザインルールと(ステップS2)がそれぞれ入力され、記憶部32に記憶される。そして、パラメータkが1に設定される(ステップS3)。なお、パラメータkは配線層および絶縁層の番号を表す。
次に、最上層配線部41はボンドフィンガ3とボール4との初期ネットを生成する(ステップS4)。図5は、最上層配線部41が生成する初期ネットの一例を示す図である。以下では、6つのボンドフィンガ3a〜3fとボール4a〜4fとを接続する例を示す。初期ネットの生成手法は特に問わない。例えば、ボンドフィンガ3と、そのボンドフィンガ3に近いボール4との間に生成されるネットを初期ネットとする。または、所定点(例えば、ICチップ1の中心)から放射状に伸びる直線上に存在するボンドフィンガ3とボール4との間に生成されるネットを初期ネットとしてもよい。図5では、ボンドフィンガ3a〜3fとボール4a〜4fとの間に、それぞれ初期ネットが生成される。
さらに、最上層配線部41は、記憶部32に記憶されたデザインルールを満たしつつ、ボンドフィンガ3から初期ネットが生成されたボール4へ向かうよう、第1の配線層21および第1の絶縁層71に配線パターンを生成する。より具体的には、第1の配線層21の配線と第2の配線層22の配線とを接続する第1のビアを第1の絶縁層71に生成し、第1のビアおよびボンドフィンガ3を接続する第1の配線を第1の配線層21に生成する(図4のステップS5)。
図6は、最上層配線部41が生成する第1の配線および第1のビアの一例を示す図である。同図では、ボンドフィンガ3a〜3cからボール4a〜4cへ向かう配線を生成するため、第1のビアV1a〜V1cがそれぞれ生成され、これら第1のビアV1a〜V1cとボンドフィンガ3a〜3cとを接続する第1の配線W1a〜W1cがそれぞれ生成される。
一方、第1のビアV1d〜V1fが生成され、これら第1のビアV1d〜V1fとボンドフィンガ3d〜3fとを接続する第1の配線W1d〜W1fがそれぞれ生成される。図6に示す位置に第1のビアV1d〜V1fが形成される理由は、ボンドフィンガ3a〜3cおよび第1の配線W1a〜W1cがあるために、デザインルール上、第1のビアV1d〜V1fは、ボンドフィンガ3d〜3fからボール4d〜4fに向かう位置には生成できないためである。
このようにして、第1の配線層21および第1の絶縁層71の配線パターン生成が完了する。
続いて、ネット生成部42は、ボール4と、そのボール4と初期ネットが生成されていたボンドフィンガ3に接続される第1のビアと、の間で直線のネットを生成する(図4のステップS6)。以下では、2点間を直線で結ぶネットをラッツネスト(rat's nest)と呼ぶ。図6にはこのラッツネストも図示している。例えば、ボール4aは、初期ネットでボンドフィンガ3aと接続される(図5)。また、ボンドフィンガ3aは第1のビアV1aと接続される。そのため、ネット生成部42はボール4aと第1のビアV1aとの間でラッツネストを生成する。このように、図6では、6つのボール4a〜4fと第1のビアV1a〜V1fとの間に、6つのラッツネストがそれぞれ生成される。
次に、ネット生成部42は、交差しているラッツネストの数を数える(図4のステップS7)。図6では、4箇所でラッツネストが交差している(図6の破線丸印の箇所)。ネット生成部42はこの交差数が所定値以下であるか否かを判定する(ステップS8)。交差数が所定値を超えている場合(ステップS8がNO)、交差しているラッツネストを入れ替え(ステップS9)、再度交差数をカウントし(ステップS7)、交差数が所定値以下であるか否かを判定する(ステップS8)。ネット生成部42は、ステップS7〜S9の処理を、交差数が所定値以下となるまで繰り返す。
図7は、交差数が所定値以下となるように生成されたラッツネストの一例を示す図である。同図では交差数を0とした例を図示している。同図では、ボール4aと第1のビアV1bの間、ボール4bと第1のビアV1cの間、等にラッツネストが生成されている。
ネット生成部42が行う処理は、交差数のカウントおよび交差しているラッツネストの入れ替えという、簡易な処理である。そのため、人手を介することなく、自動的に図7のラッツネストを生成できる。
なお、図4のステップS8,S9の代わりに、交差しているラッツネストの入れ替えを、考え得る全てのパターンで試行し、交差数が最少になるようラッツネストを生成してもよい。
次に、パラメータkを1だけインクリメントして2に設定する(ステップS10)。パラメータkは配線層の数4と等しくない(ステップS11がNO)。よって、中間層配線部43は、デザインルールを満たしつつ、第1のビアV1a〜V1fからラッツネストが生成されたボール4へ向かうよう、第2の配線層22および第2の絶縁層72に配線パターンを生成する。より具体的には、第2の配線層22上の配線と第3の配線層23上の配線とを接続する第2のビアを第2の絶縁層72に生成し、第1のビアおよび第2のビアを接続する第2の配線を第2の配線層22に生成する(ステップS5)。
図8は、中間層配線部43が生成する第2の配線および第2のビアの一例を示す図である。同図では、第2の配線層22に生成される第2の配線W2a〜W2fおよび第2の絶縁層72に生成される第2のビアV2a〜V2fを斜線で示している。このようにして、2番目の層である第2の配線層22および第2の絶縁層72の配線パターン生成が完了する。ステップS8で、ラッツネストの交差数が所定数以下になるように処理しているため、配線層22の配線の混雑を抑制でき、かつ、配線が必要以上に長くなることもない。
以下、ステップS6以降の処理を行うが、ステップS6〜S11の処理は上述の通りなので、簡略化して説明する。
ネット生成部42は、ボール4と、そのボール4とラッツネストが生成されていたボンドフィンガ3に接続される第2のビアと、の間で直線のネットを生成する(ステップS6)。図8にはこのラッツネストも図示している。
次に、ネット生成部42は、交差しているラッツネストの数を数える(図4のステップS7)。図8では、1箇所でラッツネストが交差している(図8の破線丸印の箇所)。ネット生成部42はこの交差数が所定値以下であるか否かを判定し(ステップS8)、交差数が所定値以下になるまで、交差しているラッツネストを入れ替える。
図9は、交差数が所定値以下となるように生成されたラッツネストの一例を示す図である。同図では交差数を0とした例を図示している。
次に、パラメータkが3に設定される(図4のステップS10)。パラメータkは配線層の数4と等しくない(ステップS11がNO)。よって、中間層配線部43は、デザインルールを満たしつつ、第2のビアV2a〜V2fからラッツネストが生成されたボール4へ向かうよう、第3の配線層23および第3の絶縁層73に配線パターンを生成する。より具体的には、第3の配線層23の配線と第4の配線層24の配線とを接続する第3のビアを第3の絶縁層に生成し、第2のビアおよび第3のビアを接続する第3の配線を第3の配線層23に生成する(ステップS5)。
図10は、中間層配線部43が生成する第3の配線および第3のビアの一例を示す図である。同図では、第3の配線層23に生成される第3の配線W3a〜W3fおよび第3の絶縁層73に生成される第3のビアV3a〜V3fを斜線で示している。このようにして、第3の配線層23および第3の絶縁層73の配線パターン生成が完了する。
次に、ネット生成部42は、ボール4と、そのボール4とラッツネストが生成されていたボンドフィンガ3に接続される第3のビアと、の間で直線のネットを生成する(ステップS6)。図10にはこのラッツネストも図示している。
そして、ネット生成部42は、交差しているラッツネストの数を数える(図4のステップS7)。図10では、ラッツネストは交差していない(ステップS8がNO)。よって、ネット生成部42はラッツネストの入れ替えを行わない。
次に、パラメータkが4に設定される(ステップS10)。パラメータkは配線層の数4と等しい(ステップS11がYES)。よって、最下層配線部44は、第3のビアとボール4a〜4fとを接続する第4の配線を第4の配線層24に生成する(ステップS12)。図11は、最下層配線部44が生成する第4の配線の一例を示す図である。同図では、第4の配線層24に生成される第4の配線W4a〜W4fを斜線で示している。このようにして、第4の配線層24の配線が完了する。
なお、配線層の層数が4より多い場合は、さらにステップS5〜S11の処理動作を繰り返せばよい。
以上により、ボンドフィンガ3a〜3fとボール4a〜4fとを接続するための配線パターンがパッケージ基板2に生成される。図11に示すように、最終的には、ボンドフィンガ3aとボール4d、3bと4e、3cと4b、3dと4a、3eと4f、3fと4cとが、それぞれ接続される。
図11に基づいて、第1〜第4の配線層21〜24に配線を、第1〜第3の絶縁層71〜73にビアを形成するためのマスクを作製することができる。
さらに、ネット情報生成部45は、ボンドフィンガ3a〜3fと、第1〜第4の配線および第1〜第3のビアを介してこれらと接続されるボール4a〜4fとを直線で結んだ、第1のパッケージ基板ネット情報を生成する。図12は、図11の第1のパッケージ基板ネット情報を示す図である。第1のパッケージ基板ネット情報はボンドフィンガ3とボール4との接続関係を示している。よって、ボール4とICチップ1の入出力端子との対応関係が明確になり、PCBの設計等に利用することができる。
また、ネット情報生成部45は、ボール4とビア、ビアとビア、およびビアとボンドフィンガ3を直線で結んだ、第2のパッケージ基板ネット情報を生成する。図13は、図11の第2のパッケージ基板ネット情報を示す図である。同図は層毎に配線やビアを異なる色で示してもよい。デザインルールを満たしていても、配線が極端に混雑していると、クロストークによる伝送エラーを生じる可能性がある。第2のパッケージ基板ネット情報から配線の混雑度が分かるため、これを利用して混雑している部分の配線の手直しをすることができる。
図11の配線パターン、図12および図13のパッケージ基板ネット情報は、図2の表示部34で表示したり、出力部35により印刷されたりする。
このように、本実施形態では、配線層21〜24および絶縁層71〜73の配線パターン生成を1層ずつ行う。そのため、層数が増えた場合でも、図4のステップS5〜S10を繰り返すことにより、自動でパッケージ基板2のネットおよび配線パターンを生成できる。また、中間層は、ラッツネストに基づいて配線を生成するため、配線が必要以上に長くなることはない。さらに、そのラッツネストは交差数が所定数以下になるように生成されるため、配線の混雑を抑制できる。
なお、本実施形態では、ボンドフィンガ3からボール4に向かう順、すなわち、配線層21から配線層24の順に配線を生成したが、ボール4からボンドフィンガ3に向かう順に配線を生成してもよい。
また、PBGA以外の多層基板のパッケージにも本発明は適用可能である。例えば、パッケージ基板上に複数のICチップを積み重ねてマウントしたStacked PFBGA(Stacked die Plastic Fine Pitch Ball Grid Array)や、ICチップを直接ヒートシンクにマウントしたEBGA(Enhanced Ball Grid Array)にも適用できる。
上述した実施形態で説明した基板の設計装置100の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、基板の設計装置100の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD−ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
また、基板の設計装置100の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態には限定されるものではない。特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
2 パッケージ基板
21〜24 配線層
3 ボール
4 ボンドフィンガ
71〜73 絶縁層
41 最上層配線部
42 ネット生成部
43 中間層配線部
44 最下層配線部
45 ネット情報生成部
100 設計装置
21〜24 配線層
3 ボール
4 ボンドフィンガ
71〜73 絶縁層
41 最上層配線部
42 ネット生成部
43 中間層配線部
44 最下層配線部
45 ネット情報生成部
100 設計装置
Claims (5)
- 第1乃至第n(nは3以上の整数)の配線層と、各配線層間に介挿される第1乃至第(n−1)の絶縁層を有する絶縁体基板に、前記絶縁体基板の前記第1の配線層の上面に形成される複数の第1の端子と、前記絶縁体基板の前記第nの配線層の下面に形成される複数の第2の端子と、の間にネットを生成するパッケージ基板の設計装置であって、
前記第1の配線層上の配線と前記第2の配線層上の配線を接続する複数の第1のビアを前記第1の絶縁層に生成するとともに、前記第1のビアと前記第1の端子とをそれぞれ接続する複数の第1の配線を前記第1の配線層に生成する第1の配線部と、
前記第2の端子と第k(kは1乃至(n−2)の整数)のビアとをそれぞれ結ぶネットの交差数が所定数以下、または、最少となるように、前記ネットを生成するネット生成部と、
所定のデザインルールを満たしつつ、前記第kのビアから前記ネットよって結ばれる前記第2の端子へ、前記第(k+1)の配線層の配線と前記第(k+2)の配線層上の配線とを接続する複数の第(k+1)のビアを前記第(k+1)の絶縁層に生成するとともに、前記第(k+1)のビアと前記第kのビアとをそれぞれ接続する複数の第(k+1)の配線を前記第(k+1)の配線層に生成する第2の配線部と、
前記第(n−1)のビアと前記第2の端子とをそれぞれ接続する第nの配線を前記第nの配線層に生成する第3の配線部と、を備えることを特徴とするパッケージ基板の設計装置。 - 前記ネット生成部は、
前記複数の第2の端子と前記複数の第kのビアと、をそれぞれ結ぶ直線のネットを生成し、
前記直線のネットの交差数をカウントし、
前記カウント値が前記所定数を超える場合、前記ネットの交差数が前記所定数以下になるまで、交差している前記直線のネットを入れ替えることを特徴とする請求項1に記載の基板の設計装置。 - 前記第1の端子と、前記第1乃至nの配線と前記第1乃至第(n−1)のビアを介して前記第1の端子と接続される前記第2の端子と、を結んだ第1の基板ネット情報を生成するネット情報生成部を備えることを特徴とする請求項1または2に記載のパッケージ基板の設計装置。
- 前記第1の端子と前記第1のビア、前記第kのビアと前記(k+1)のビア、および、前記(n−1)のビアと前記第2の端子をそれぞれ結んだ第2のネット情報を生成するネット情報生成部を備えることを特徴とする請求項1または2に記載のパッケージ基板の設計装置。
- 第1乃至第n(nは3以上の整数)の配線層と、各配線層間に介挿される第1乃至第(n−1)の絶縁層を有する絶縁体基板に、前記絶縁体基板の前記第1の配線層の上面に形成される複数の第1の端子と、前記絶縁体基板の前記第nの配線層の下面に形成される複数の第2の端子と、の間にネットを生成するパッケージ基板の設計方法であって、
前記第1の配線層上の配線と前記第2の配線層上の配線を接続する複数の第1のビアを前記第1の絶縁層に生成するとともに、前記第1のビアと前記第1の端子とをそれぞれ接続する複数の第1の配線を前記第1の配線層に生成するステップと、
前記第2の端子と第k(kは1乃至(n−2)の整数)のビアとをそれぞれ結ぶネットの交差数が所定数以下、または、最少となるように、前記ネットを生成するステップと、
所定のデザインルールを満たしつつ、前記第kのビアから前記ネットよって結ばれる前記第2の端子へ、前記第(k+1)の配線層の配線と前記第(k+2)の配線層上の配線とを接続する複数の第(k+1)のビアを前記第(k+1)の絶縁層に生成するとともに、前記第(k+1)のビアと前記第kのビアとをそれぞれ接続する複数の第(k+1)の配線を前記第(k+1)の配線層に生成するステップと、
前記第(n−1)のビアと前記第2の端子とをそれぞれ接続する第nの配線を前記第nの配線層に生成するステップと、を備えることを特徴とするパッケージ基板の設計法。
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JP2010055572A JP2011192705A (ja) | 2010-03-12 | 2010-03-12 | パッケージ基板の設計装置およびパッケージ基板の設計方法 |
US12/887,314 US20110225556A1 (en) | 2010-03-12 | 2010-09-21 | Package substrate design device, package substrate design method, and computer readable recording medium for recording package substrate design program |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010055572A JP2011192705A (ja) | 2010-03-12 | 2010-03-12 | パッケージ基板の設計装置およびパッケージ基板の設計方法 |
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