JP2011182583A - 電圧制御回路及び電圧制御システム - Google Patents

Abstract

【課題】検査工程の複雑化を招くことなく、半導体チップの消費電力の低減を図ることのできる電圧制御回路及びこの電圧制御回路を備える電圧制御システムを提供する。
【解決手段】
電圧制御システム１は、定電圧回路１０と、半導体パッケージ２０と、電源パッケージ３０とを備えて構成されている。電源パッケージ３０の電源チップ３１は、半導体パッケージ２０への入力電圧ＦＢ１と、半導体デバイスの動作電圧ＦＢ２とに基づいて、これら入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が大きいほど入力電圧ＦＢ１が低くなるように、定電圧回路１０を制御する。
【選択図】図１

Description

本発明は、半導体デバイスが作製された半導体チップが集積された半導体パッケージへ電源を供給する定電圧回路を制御する電圧制御回路及びこの電圧制御回路を備える電圧制御システムに関する。

デザインルールが「９０［ｎｍ］」を下回るような先端半導体プロセスによって製造される半導体チップでは、その半導体デバイスの消費電力が動作電力とリーク電力との和になることが知られている。

このうち、動作電力は、半導体チップへの入力電圧の大きさに依存しており、半導体プロセスの出来に起因して半導体チップ毎の動作電力がばらつくことは少ない。なお、半導体チップへの入力電圧が大きいほど、半導体デバイスの動作電力は大きくなり、半導体デバイスの消費電力も大きくなる。

一方、リーク電力は、半導体チップの電流特性、すなわちトランジスタの閾値電圧Ｖｔｈの大きさに依存しており、半導体プロセスの出来に起因して半導体チップ毎のリーク電力がばらつくことがある。閾値電圧Ｖｔｈが低いほどリーク電流は流れ易いことから、リーク電力が大きい半導体チップは、リーク電力が小さい半導体チップと比較して、スイッチング特性が速い。

そのため、半導体チップの消費電力を低減するには、リーク電力が大きい半導体チップへの入力電圧をリーク電力の小さい半導体チップへの入力電圧よりも低くすることで、これら半導体チップのスイッチング周波数を略同等に維持しながら、半導体チップの消費電力を低減することができる。

図８を参照して具体的に説明する。図８（ａ）及び（ｂ）は、同一の半導体プロセスによって製造された半導体チップについて、リーク電力が小さい半導体チップであるサンプルＡ及びリーク電力が大きい半導体チップであるサンプルＢの消費電力の内訳をそれぞれ示す模式図である。なお、図８（ａ）及び（ｂ）においては、サンプルＡ及びサンプルＢへの入力電圧は同一である。

これら図８（ａ）及び（ｂ）に示すように、サンプルＢの動作電力はサンプルＡの動作電力と同程度であるものの、サンプルＢのリーク電力はサンプルＡのリーク電力よりも大きい。そのため、サンプルＢの閾値電圧ＶｔｈはサンプルＡの閾値電圧Ｖｔｈよりも低く、サンプルＢの動作周波数限界値（すなわち、対応可能なスイッチング周波数）はサンプルＡの動作周波数限界値よりも高いことを意味する。

したがって、サンプルＢへの入力電圧を下げることにより、サンプルＡの動作周波数限界値と略同等の動作周波数限界値を維持しつつも、図８中に破線Ｐｂにて示すサンプルＢの現状の電力スペックを、図８中に破線Ｐａにて示すサンプルＡの現状の電力スペックに低減することが考えられる（図８（ｃ）参照）。

従来、こうしたチップの特性を利用するＶＩＤ(Dynamic-VoltageIdentification)という技術が非特許文献１に記載されている。以下、このＶＩＤについて図９を参照して説明する。

図９に示されるように、この電圧制御システム１００は、半導体パッケージ１１０と電源ＬＳＩ１２０とを備えて構成されている。このうち、半導体パッケージ１１０は、ＡＳＳＰ（Application Specific Standard Produce）を用いて集積されており、ＣＰＵ１１１及び不揮発性メモリ１１２を有している。なお、これらＣＰＵ１１１及び不揮発性メモリ１１２が上記半導体チップに相当する。また、電源ＬＳＩ１２０は、ＤＣ−ＤＣコンバータ１２１を有している。そして、半導体パッケージ１１０と電源ＬＳＩ１２０とはシリアル通信可能に接続されており、電源ＬＳＩ１２０（詳しくはＤＣ／ＤＣコンバータ１２１）から半導体パッケージ１１０に対し電源が供給される。

このように構成された電圧制御システム１００では、半導体パッケージ１１０の動作電力や動作周波数限界値がテストによって予め検査され、その検査結果に基づいて定められた電圧設定値（ＶＩＤ）が半導体パッケージ１１０の不揮発性メモリ１１２に記憶されている。また、電源ＬＳＩ１２０のＤＣ／ＤＣコンバータ１２１は、半導体パッケージ１１０からシリアル通信にてＶＩＤを取得し、この取得したＶＩＤに応じて半導体パッケージ１１０への入力電圧を設定する。このようにして、電圧制御システム１００は、半導体パッケージ１１０の消費電力の低減を図っている。

Intel Corp., "Voltage Regulator-Down(VRD)11.0", p.27-28, November 2006

しかしながら、上記従来技術では、半導体チップの検査工程において電圧設定値（ＶＩＤ）を半導体チップ毎に付与するため、半導体チップの検査工程が複雑となり、コストアップを招いてしまう。また、複数の半導体チップを集積するＳｉＰ（System in Package）の場合には、半導体チップの検査工程はさらに複雑となり、対応することが難しくなってしまう。

本発明は、上記実情に鑑みてなされたものであって、その目的は、検査工程の複雑化を招くことなく、半導体チップの消費電力の低減を図ることのできる電圧制御回路及びこの電圧制御回路を備える電圧制御システムを提供することにある。

こうした目的を達成するため、請求項１に記載の発明では、定電圧回路から、半導体デバイスが作製された半導体チップが集積された半導体パッケージへ入力される入力電圧と、この入力電圧から半導体チップのリーク電流及び動作電流に応じて電圧降下した結果の電圧である半導体デバイスの動作電圧とに基づいて、これら入力電圧と動作電圧との電圧差が大きいほど入力電圧が低くなるように、定電圧回路を制御することとした。

電圧制御回路としての上記構成では、背景技術の欄に記載した従来技術のように半導体チップの検査工程において電圧設定値（ＶＩＤ）を半導体チップ毎に付与しないことから、半導体チップの検査工程の複雑化を招くことはない。

また、半導体パッケージへの入力電圧と半導体デバイスの動作電圧との電圧差は、半導体チップのリーク電流の大きさ及び動作電流の大きさに応じた電圧降下により発生し、動作電流は、半導体プロセスの出来によってそれほど変わらないことから、上記電圧差は、リーク電流の大きさ、すなわちリーク電力の大きさを意味する。電圧制御回路としての上記構成では、上記電圧差が大きいほど、リーク電力が大きく、動作周波数限界値も大きい半導体チップとして、入力電圧が低くなるように定電圧回路を制御することから、リーク電力の大きい半導体チップほど入力電圧を低くすることになる。そのため、動作周波数限界値を維持しながら、半導体チップの消費電力を低減することができるようになる。

したがって、電圧制御回路としての上記構成によれば、検査工程の複雑化を招くことなく、半導体チップの消費電力の低減を図ることができるようになる。

なお、電圧制御回路の回路構成については、請求項２に記載の発明のように、半導体パッケージへの入力電圧及び半導体デバイスの動作電圧が入力され、これら入力電圧と動作電圧との電圧差に応じた電圧を出力する第１オペアンプと、第１オペアンプの出力電圧に応じて変化する電圧及び半導体デバイスの動作電圧が入力され、これらの電圧に基づいて、定電圧回路のオンオフを切り替える第２オペアンプとを含むこととしてもよい。

あるいは、請求項３に記載の発明のように、半導体パッケージへの入力電圧及び半導体デバイスの動作電圧が入力され、これら入力電圧と動作電圧との電圧差に応じた電圧を出力する第１オペアンプと、第１オペアンプの出力電圧に応じて変化する電圧及び半導体パッケージへの入力電圧が入力され、これらの電圧に基づいて、定電圧回路のオンオフを切り替える第３オペアンプとを含むこととしてもよい。

上記請求項２あるいは請求項３によれば、オペアンプという簡素な素子により電圧制御回路を構成することができるようになる。

請求項４に記載の発明は、半導体デバイスが作製された半導体チップと、半導体チップへ電源を供給する定電圧回路と、請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、半導体チップは、半導体パッケージに集積されており、電圧制御回路は電源チップに作製され、この電源チップは電源パッケージに集積されており、半導体パッケージには、半導体デバイスの動作電圧を監視するための動作電圧監視用端子が設けられており、電源パッケージには、半導体パッケージへの入力電圧を監視するための入力電圧監視用端子が設けられており、電源チップは、動作電圧監視用端子を介して半導体デバイスの動作電圧を取得するとともに、入力電圧監視用端子を介して半導体パッケージへの入力電圧を取得することとした。

このように、上記請求項１〜３のいずれか一項に記載の電圧制御回路が作製された電源チップと、半導体デバイスが作製された半導体チップとは、電源パッケージ及び半導体パッケージのそれぞれ別体のパッケージに集積してもよい。

請求項５に記載の発明は、半導体デバイスが作製された半導体チップと、半導体チップへ電源を供給する定電圧回路と、
請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、電圧制御回路は電源チップに作製されており、半導体パッケージには、半導体チップと、電源チップと、半導体チップ及び電源チップを電気的に接続するインターポーザとが集積されているとともに、当該半導体パッケージへの入力電圧を監視するための入力電圧監視用端子が設けられており、電源チップは、インターポーザを介して半導体デバイスの動作電圧を取得するとともに、入力電圧監視用端子を介して半導体パッケージへの入力電圧を取得することとした。

このように、上記請求項１〜３のいずれか一項に記載の電圧制御回路を電源チップに作製し、半導体チップとこの電源チップとを同一の半導体パッケージに集積する、いわゆるＳｉＰ（System in Package）にて構成してもよい。半導体チップ及び電源チップをインターポーザによって電気的に接続することから、上記請求項４に記載の構成と比較して、動作電圧監視用端子を削減することができるようになる。

請求項６に記載の発明は、半導体デバイスが作製された半導体チップと、半導体チップへ電源を供給する定電圧回路と、請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、電圧制御回路は電源チップに作製されており、半導体パッケージには、半導体チップと、電源チップと、半導体デバイス及び電源チップを電気的に接続するインターポーザとが集積されており、電源チップは、インターポーザを介して半導体デバイスの動作電圧及び半導体パッケージへの入力電圧を取得することとした。

このように、上記請求項１〜３のいずれか一項に記載の電圧制御回路を電源チップに作製し、半導体チップとこの電源チップとを同一の半導体パッケージに集積する、いわゆるＳｉＰ（System in Package）にて構成してもよい。半導体チップ及び電源チップをインターポーザによって電気的に接続することから、上記請求項４に記載の構成と比較して、入力電圧監視用端子及び動作電圧監視用端子を削減することができるようになる。

本発明に係る電圧制御回路及び電圧制御システムの第１の実施の形態について、全体構成を示すブロック図である。 電源チップに作製された電圧制御回路について、その詳細な回路構成を示す図である。 第１の実施の形態において、電圧制御回路によって設定される半導体パッケージへの入力電圧の設定例を一覧にて示す図である。 本発明に係る電圧制御回路及び電圧制御システムの第２の実施の形態について、全体構成を示すブロック図である。 本発明に係る電圧制御回路及び電圧制御システムの第３の実施の形態について、全体構成を示すブロック図である。 本発明に係る電圧制御回路及び電圧制御システムの第４の実施の形態について、全体構成を示すブロック図である。 第４の実施の形態において、電圧制御回路によって設定される半導体パッケージへの入力電圧の設定例を一覧にて示す図である。 （ａ）及び（ｂ）は、同一の半導体プロセスによって製造された半導体チップについて、サンプルＡ及びサンプルＢの消費電力の内訳をそれぞれ示す模式図である。（ｃ）は、（ｂ）に示すサンプルＢへの入力電圧を下げた場合における消費電力の内訳を示す模式図である。 従来の電圧制御回路及び電圧制御システムについて、全体構成を示すブロック図である。

（第１の実施の形態）
以下、本発明に係る電圧制御回路及び電圧制御システムの第１の実施の形態について、図１〜図３を参照して説明する。

図１に示されるように、電圧制御システム１は、定電圧回路１０と、半導体パッケージ２０と、電源パッケージ３０とを備えて構成されている。

このうち、定電圧回路１０は、定電圧源１１と、スイッチング素子１２と、ダイオード１３と、インダクタ１４と、コンデンサ１５とを有する。定電圧源１１は、一定電圧を生成し出力する公知の定電圧源であり、後段に接続されたスイッチング素子１２に一定電圧を出力する。スイッチング素子１２は、公知のトランジスタにて構成されており、電源パッケージ３０からそのゲート電極に対して入力される制御電圧によってオンオフが制御される。スイッチング素子１２がオン制御されると、定電圧源１１にて生成された一定電圧はスイッチング素子１２等を介して当該定電圧回路１０外に出力される。一方、スイッチング素子１２がオフ制御されると、定電圧源１１にて生成された電圧は当該定電圧回路１０外に出力されない。定電圧源１１にて生成された一定電圧は、スイッチング素子１２のオンオフが制御されることによりその大きさが制御され、ダイオード１３、インダクタ１４、コンデンサ１５によって平滑化された上で、定電圧回路１０外に出力され、半導体パッケージ２０に入力される。なお、本実施の形態では、定電圧回路１０は、半導体パッケージ２０への入力電圧を範囲「０．０〜２．０［Ｖ］」にて設定することが可能である。

半導体パッケージ２０は、特定の分野を対象に機能を特化させた汎用ＬＳＩである、いわゆるＡＳＳＰ（Application Specific Standard Produce）にて製造されている。この半導体パッケージ２０には、例えばＣＰＵや不揮発性メモリ等のロジック回路を含む半導体デバイスが作製された半導体チップ２１が集積されており、この半導体デバイスに定電圧回路１０から電源を供給するための３つの電源供給用端子２２と、この半導体デバイスの動作電圧を監視するための動作電圧監視用端子２３とが設けられている。

なお、半導体チップ２１には定電圧回路１０からリーク電流が流れることに起因して、定電圧回路１０から電源供給用端子２２に入力された入力電圧は低下する。したがって、半導体パッケージ２０への入力電圧と半導体デバイスの動作電圧との間に電圧差が生じる。なお、本実施の形態では、半導体デバイスの動作電圧は「１．１［Ｖ］」である。

ちなみに、動作電圧監視用端子２３は、電源パッケージ３０の動作電圧監視用端子３３、ひいては第１オペアンプ３１１の反転入力端子及び第２オペアンプ３１２の非反転入力端子に接続されており（いずれも後述する）、半導体デバイスと電源パッケージ３０とを接続している。第１オペアンプ３１１及び第２オペアンプ３１２の入力インピーダンスは極めて大きいことから、半導体パッケージ２０及び電源パッケージ３０間に電流はほとんど流れない。

電源パッケージ３０は、電源ＬＳＩとしてパッケージにて製造されており、半導体パッケージ２０とは別体のパッケージである。この電源パッケージ３０には、電圧制御回路が作製された電源チップ３１が集積されており、半導体パッケージ２０への入力電圧を監視するための入力電圧監視用端子３２と、半導体チップ２１に作製された半導体デバイスの動作電圧を監視するための動作電圧監視用端子３３と、定電圧回路１０を構成するスイッチング素子１２のゲート電極に対して制御電圧を出力するためのゲートドライバ端子３４とが設けられている。

電圧制御回路は、半導体パッケージ２０への入力電圧ＦＢ１とこの入力電圧ＦＢ１から半導体チップ２１のリーク電流及び動作電流に応じて電圧降下した結果の電圧である半導体デバイスの動作電圧ＦＢ２とに基づいて、これら入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が大きいほど半導体パッケージ２０への入力電圧ＦＢ１が低くなるように、これら入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が小さいほど半導体パッケージ２０への入力電圧ＦＢ１が高くなるように、定電圧回路１０を制御する。

電圧制御回路について具体的に説明する。電圧制御回路は、第１オペアンプ３１１と、第２オペアンプ３１２と、固定抵抗器３１３と、可変抵抗器３１４とを含んで構成されている。ただし、図１においては、便宜上、電圧制御回路は単一の可変抵抗器３１４を含んで構成されていることとしたが、より詳細には、図２に示すように、電圧制御回路は、可変抵抗器３１４に代えて、ＡＤＣ３１４ａ、デコーダ３１４ｂ、固定抵抗器３１４ｃ〜３１４ｅ、スイッチング素子３１４ｆ〜３１４ｈを含んで構成されている。

このうち、第１オペアンプ３１１は、その非反転入力端子が入力電圧監視用端子３２に、その反転入力端子が動作電圧監視用端子３３に、その出力端子がＡＤＣ（ＡＤ変換器）３１４ａに、それぞれ接続されている。デコーダ３１４ｂは、ＡＤＣ３１４ａがその前段に接続され、スイッチング素子３１４ｆ〜３１４ｈがその後段に接続されている。また、固定抵抗器３１３、３１４ｃ〜３１４ｅは、内部定電圧源３１５に直列に接続されている。第２オペアンプ３１２は、その非反転入力端子が動作電圧監視用端子３３に、その出力端子がゲートドライバ端子３４に、それぞれ接続されている。また、第２オペアンプ３１２の反転入力端子は、固定抵抗器３１３と固定抵抗器３１４ｃとの接続点にスイッチング素子３１４ｆを介して、固定抵抗器３１４ｃと固定抵抗器３１４ｄとの接続点にスイッチング素子３１４ｇを介して、固定抵抗器３１４ｄと固定抵抗器３１４ｅとの接続点にスイッチング素子３１４ｈを介して、それぞれ接続されている。

このように構成された電圧制御回路では、第１オペアンプ３１１は、入力電圧監視用端子３２に入力される電圧、すなわち半導体パッケージ２０への入力電圧ＦＢ１と、動作電圧監視用端子３３に入力される電圧、すなわち半導体デバイスの動作電圧ＦＢ２との電圧差（ＦＢ１−ＦＢ２）に応じた出力電圧を可変抵抗器３１４に出力する。

詳しくは、第１オペアンプ３１１は、電圧差（ＦＢ１−ＦＢ２）に応じた出力電圧をＡＤＣ３１４ａに出力し、ＡＤＣ３１４ａは、当該第１オペアンプ３１１の出力電圧を離散値（離散電圧）に変換してデコーダ３１４ｂに出力する。デコーダ３１４ｂは、ＡＤＣ３１４ａから入力された当該ＡＤＣ３１４ａの離散電圧に応じて、スイッチング素子３１４ｆ〜３１４ｈをオンオフする。

これらスイッチング素子３１４ｆ〜３１４ｈのうち、スイッチング素子３１４ｆがオンとされると、内部定電圧源３１５の固定抵抗器３１３と固定抵抗器３１４ｃ〜３１４ｅとによる分圧が第２オペアンプ３１２の反転入力端子に入力される。また、これらスイッチング素子３１４ｆ〜３１４ｈのうち、スイッチング素子３１４ｇがオンとされると、内部定電圧源３１５の固定抵抗器３１３及び固定抵抗器３１４ｃと固定抵抗器３１４ｄ及び３１４ｅとによる分圧が第２オペアンプ３１２の反転入力端子に入力される。また、これらスイッチング素子３１４ｆ〜３１４ｈのうち、スイッチング素子３１４ｈがオンとされると、内部定電圧源３１５の固定抵抗器３１３、固定抵抗器３１４ｃ及び固定抵抗器３１４ｄと内部抵抗器３１４ｅとによる分圧が第２オペアンプ３１２の反転入力端子に入力される。

このとき、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が大きいほど、第１オペアンプ３１１の出力電圧は高くなり、この第１オペアンプ３１１の出力電圧が高くなると、第２オペアンプ３１２の反転入力端子に入力される分圧が大きくなるようにリニアに変化する。その分圧が大きくなって動作電圧ＦＢ２に近づくと、すなわち動作電圧ＦＢ２と分圧との差分が小さくなると、第２オペアンプ３１２の出力電圧（上記制御電圧に相当）が小さくなる。制御電圧が小さくなってスイッチング素子１２がオフされると、入力電圧ＦＢ１が低くなる。

一方、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が小さいほど、第１オペアンプ３１１の出力電圧は小さくなり、この第１オペアンプ３１１の出力電圧が小さくなると、第２オペアンプ３１２の反転入力端子に入力される分圧が小さくなるようにリニアに変化する。その分圧が小さくなって動作電圧ＦＢ２から離れると、すなわち動作電圧ＦＢ２と分圧との差分が大きくなると、第２オペアンプ３１２の出力電圧（上記制御電圧に相当）が大きくなる。制御電圧が大きくなってスイッチング素子１２がオンされると、入力電圧ＦＢ１が高くなる。

本実施の形態では、図３に示すように、電圧制御回路は、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が「０．１［Ｖ］」のように大きい場合、動作電圧ＦＢ２が「１．０［Ｖ］」のように低くなるように、スイッチング素子１２を制御する。また、電圧制御回路は、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が「０．０５［Ｖ］」のように小さい場合、動作電圧ＦＢ２が「１．２［Ｖ］」のように高くなるように、スイッチング素子１２を制御する。

既述したように、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差は、半導体チップ２１のリーク電流の大きさ及び動作電流の大きさに応じた電圧降下により発生し、動作電流は半導体プロセスの出来によってそれほど変わらないことから、上記電圧差は、リーク電流の大きさ、すなわちリーク電力の大きさを意味する。この電圧差が大きいほど入力電圧ＦＢ１が低くなるように、電圧差が小さいほど入力電圧ＦＢ１が高くなるように、定電圧回路１０を制御することから、電圧制御回路は、、リーク電力の大きい半導体パッケージ２０ほど入力電圧ＦＢ１を低くすることになり、リーク電力の小さい半導体パッケージ２０ほど入力電圧ＦＢ１を高くすることになる。そのため、リーク電力の大きい半導体パッケージについては、リーク電力の小さい半導体パッケージと同等の動作周波数限界値を維持しながら、半導体パッケージ２０の消費電力を低減することができるようになる。

また、電圧制御回路は、背景技術の欄に記載した従来技術のように半導体チップの検査工程において電圧設定値（ＶＩＤ）を半導体チップ毎に付与しないため、半導体パッケージ２０の検査工程の複雑化を招かなくてもよい。
（第２の実施の形態）
以下、本発明に係る電圧制御回路及び電圧制御システムの第２の実施の形態について、図４を参照して説明する。この図４に示されるように、第２の実施の形態の電圧制御システム２も、第１の実施の形態の電圧制御システム１に準じた構成となっている。

ただし、第１の実施の形態の電圧制御システム１では、電圧制御回路が作製された電源チップ３１と、半導体デバイスが作製された半導体チップ２１とは、電源パッケージ３０及び半導体パッケージ２０のそれぞれ別体のパッケージに集積されているのに対し、第２の実施の形態の電圧制御システム２では、電圧制御回路を電源チップ３１ａに作製し、半導体チップ２１ａとこの電源チップ３１ａとを同一の半導体パッケージ２０ａに集積する、いわゆるＳｉＰ（System in Package）にて構成されている。

電圧制御システム２の構成について詳述すると、電圧制御回路は電源チップ３１ａに作製されており、半導体パッケージ２０ａには、半導体チップ２１ａと、電源チップ３１ａと、半導体チップ２１ａ及び電源チップ３１ａを電気的に接続するインターポーザ２４とが集積されているとともに、半導体パッケージ２０ａへの入力電圧ＦＢ１を監視するための入力電圧監視用端子３２が設けられている。そして、電源チップ３１ａは、インターポーザ２４を介して半導体デバイスの動作電圧ＦＢ２を取得するとともに、入力電圧監視用端子３２を介して半導体パッケージ２０ａへの入力電圧ＦＢ１を取得する。

以上説明した第２の実施の形態の電圧制御システム２によれば、半導体チップ２１ａ及び電源チップ３１ａをインターポーザ２４によって電気的に接続することから、第１の実施の形態の電圧制御システム１と比較して、動作電圧監視用端子３３及び動作電圧監視用端子２３を削減することができるようになる。
（第３の実施の形態）
以下、本発明に係る電圧制御回路及び電圧制御システムの第３の実施の形態について、図５を参照して説明する。この図５に示されるように、第３の実施の形態の電圧制御システム３も、第１の実施の形態の電圧制御システム１に準じた構成となっている。

ただし、第１の実施の形態の電圧制御システム１では、電圧制御回路が作製された電源チップ３１と、半導体デバイスが作製された半導体チップ２１とは、電源パッケージ３０及び半導体パッケージ２０のそれぞれ別体のパッケージに集積されているのに対し、第３の実施の形態の電圧制御システム３では、第２の実施の形態の電圧制御システム２と同様に、電圧制御回路を電源チップ３１ａに作製し、半導体チップ２１ａとこの電源チップ３１ａとを同一の半導体パッケージ２０ｂに集積する、いわゆるＳｉＰ（System in Package）にて構成されている。

電圧制御システム３の構成について詳述すると、電圧制御回路は電源チップ３１ａに作製されており、半導体パッケージ２０ｂには、半導体チップ２１ａと、電源チップ３１ａと、半導体チップ２１ａ及び電源チップ３１ａを電気的に接続するインターポーザ２４ａとが集積されている。そして、電源チップ３１ａは、インターポーザ２４ａを介して半導体デバイスの動作電圧ＦＢ２及び半導体パッケージ２０ｂへの入力電圧ＦＢ１を取得する。

以上説明した第３の実施の形態の電圧制御システム３によれば、半導体チップ２１ａ及び電源チップ３１ａをインターポーザ２４ａによって電気的に接続することから、第１の実施の形態の電圧制御システム１と比較して、動作電圧監視用端子３３、入力電圧監視用端子３２及び動作電圧監視用端子２３を削減することができるようになる。
（第４の実施の形態）
以下、本発明に係る電圧制御回路及び電圧制御システムの第３の実施の形態について、図６及び図７を参照して説明する。この図６に示されるように、第４の実施の形態の電圧制御システム４は、第３の実施の形態の電圧制御システム３に準じた構成となっている。

ただし、第３の実施の形態の電圧制御システム３では、半導体チップ２１ａ及び電源チップ３１ａが一対のみ半導体パッケージ２０ｂに作製されているのに対し、第４の実施の形態の電圧制御システム４では、半導体チップ２１ｂ，２１ｃ及び電源チップ３１ｂ，３１ｃの２組が半導体パッケージ２０ｃに作製されている。なお、本実施の形態では、半導体チップ２１ｂ及び半導体チップ２１ｃの動作電圧は「１．１［Ｖ］」及び「１．７５［Ｖ］」である。

そして、この第４の実施の形態では、図７に示すように、電源チップ３１ｂは、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が「０．１［Ｖ］」のように大きい場合、入力電圧ＦＢ１が「１．０［Ｖ］」のように低くなるように、スイッチング素子１２ｂを制御する。また、電源チップ３１ｂは、入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が「０．０５［Ｖ］」のように小さい場合、入力電圧ＦＢ１が「１．２［Ｖ］」のように高くなるように、スイッチング素子１２ｂを制御する。

また、この第４の実施の形態では、図７に示すように、電源チップ３１ｃは、入力電圧ＦＢ３と動作電圧ＦＢ４との電圧差が「０．１５［Ｖ］」のように大きい場合、入力電圧ＦＢ３が「１．７５［Ｖ］」のように低くなるように、スイッチング素子１２ｃを制御する。また、電源チップ３１ｃは、入力電圧ＦＢ３と動作電圧ＦＢ４との電圧差が「０．０５［Ｖ］」のように小さい場合、入力電圧ＦＢ３が「１．９［Ｖ］」のように高くなるように、スイッチング素子１２ｃを制御する。

複数組の半導体チップ及び電源チップを同一の半導体パッケージに搭載すると、半導体チップの検査工程はさらに複雑となり、従来のＶＩＤを用いると対応することが難しくなるところ、以上説明した第４の実施の形態の電圧制御システム４によれば、複数組の半導体チップ２１ｂ，２１ｃ及び電源チップ３１ｂ，３１ｃを同一の半導体パッケージ２０ｃを搭載しても、検査工程の複雑化を招くことはない。なお、本実施の形態では、２組の半導体チップ及び電源チップを同一の半導体チップに搭載したが、組数は２組に限らず任意である。
（他の実施の形態）
なお、本発明に係る電圧制御回路及び電圧制御システムは、上記第１〜第４の実施の形態にて上記実施の形態にて例示した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々に変形して実施することが可能である。すなわち、上記実施の形態を適宜変更した例えば次の形態として実施することもできる。

上記第１〜第４の実施の形態では、電源チップ３１は、半導体パッケージ２０への入力電圧ＦＢ１及び半導体デバイスの動作電圧ＦＢ２が入力され、これら入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差に応じた電圧を出力し可変抵抗器３１４の抵抗値を変化させる第１オペアンプ３１１と、半導体デバイスの動作電圧ＦＢ２と内部定電圧源３１５の固定抵抗器３１３及び可変抵抗器３１４による分圧とが入力され、これら動作電圧ＦＢ２及び分圧に基づいて、定電圧回路１０のオンオフを切り替える第２オペアンプ３１２とを含んで構成されていたが、この回路構成に限らない。他に例えば、電圧制御回路は、第２オペアンプ３１２を含んで構成されるのではなく、半導体パッケージ２０への入力電圧ＦＢ１と内部定電圧源３１５の固定抵抗器３１３及び可変抵抗器３１４による分圧とが入力され、これら入力電圧ＦＢ１及び分圧に基づいて、定電圧回路１０のオンオフを切り替える第３オペアンプを含んで構成されることとしてもよい。また、電源チップ３１（その変形例を含む）は、内部定電圧源３１５、固定抵抗器３１３、及び可変抵抗器３１４を省略して備えなくてもよい。要は、電源チップ３１は、半導体パッケージ２０への入力電圧ＦＢ１と半導体デバイスの動作電圧ＦＢ２とに基づいて、これら入力電圧ＦＢ１と動作電圧ＦＢ２との電圧差が大きいほど入力電圧ＦＢ１が低くなるように、定電圧回路１０を制御することができれば、その回路構成は任意である。

１，２，３，４…電圧制御システム、１０，１０ｂ，１０ｃ…定電圧回路、１１，１１ｂ，１１ｃ…定電圧源、１２，１２ｂ，１２ｃ…スイッチング素子、１３，１３ｂ，１３ｃ…ダイオード、１４，１４ｂ，１４ｃ…インダクタ、１５，１５ｂ，１５ｃ…コンデンサ、２０，２０ａ、２０ｂ，２０ｃ…半導体パッケージ、２１，２１ａ，２１ｂ，２１ｃ…半導体チップ、２２…電源供給用端子、２３…動作電圧監視用端子、２４，２４ａ，２４ｂ…インターポーザ、３０…電源パッケージ、３１，３１ａ，３１ｂ，３１ｃ…電源チップ、３２…入力電圧監視用端子、３３…動作電圧監視用端子、３４…ゲートドライバ端子、３１１…第１オペアンプ、３１２…第２オペアンプ、３１３…固定抵抗器、３１４…可変抵抗器、３１４ａ…ＡＤＣ、３１４ｂ…デコーダ、３１４ｃ〜３１４ｅ…固定抵抗器、３１ｆ〜３１４ｈ…スイッチング素子、３１５…内部定電圧源

Claims (6)

1. 定電圧回路から、半導体デバイスが作製された半導体チップが集積された半導体パッケージへ入力される入力電圧と、この入力電圧から前記半導体チップのリーク電流及び動作電流に応じて電圧降下した結果の電圧である前記半導体デバイスの動作電圧とに基づいて、これら入力電圧と動作電圧との電圧差が大きいほど前記入力電圧が低くなるように、前記定電圧回路を制御することを特徴とする電圧制御回路。
2. 請求項１に記載の電圧制御回路において、
   前記半導体パッケージへの入力電圧及び前記半導体デバイスの動作電圧が入力され、これら入力電圧と動作電圧との電圧差に応じた電圧を出力する第１オペアンプと、
   前記第１オペアンプの出力電圧に応じて変化する電圧及び前記半導体デバイスの動作電圧が入力され、これらの電圧に基づいて、前記定電圧回路のオンオフを切り替える第２オペアンプとを含むことを特徴とする電圧制御回路。
3. 請求項１に記載の電圧制御回路において、
   前記半導体パッケージへの入力電圧及び前記半導体デバイスの動作電圧が入力され、これら入力電圧と動作電圧との電圧差に応じた電圧を出力する第１オペアンプと、
   前記第１オペアンプの出力電圧に応じて変化する電圧及び前記半導体パッケージへの入力電圧が入力され、これらの電圧に基づいて、前記定電圧回路のオンオフを切り替える第３オペアンプとを含むことを特徴とする電圧制御回路。
4. 半導体デバイスが作製された半導体チップと、
   前記半導体チップへ電源を供給する定電圧回路と、
   請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、
   前記半導体チップは、前記半導体パッケージに集積されており、
   前記電圧制御回路は電源チップに作製され、この電源チップは電源パッケージに集積されており、
   前記半導体パッケージには、前記半導体デバイスの動作電圧を監視するための動作電圧監視用端子が設けられており、
   前記電源パッケージには、前記半導体パッケージへの入力電圧を監視するための入力電圧監視用端子が設けられており、
   前記電源チップは、前記動作電圧監視用端子を介して前記半導体デバイスの動作電圧を取得するとともに、前記入力電圧監視用端子を介して前記半導体パッケージへの入力電圧を取得することを特徴とする電圧制御システム。
5. 半導体デバイスが作製された半導体チップと、
   前記半導体チップへ電源を供給する定電圧回路と、
   請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、
   前記電圧制御回路は電源チップに作製されており、
   前記半導体パッケージには、前記半導体チップと、前記電源チップと、前記半導体チップ及び前記電源チップを電気的に接続するインターポーザとが集積されているとともに、当該半導体パッケージへの入力電圧を監視するための入力電圧監視用端子が設けられており、
   前記電源チップは、前記インターポーザを介して前記半導体デバイスの動作電圧を取得するとともに、前記入力電圧監視用端子を介して前記半導体パッケージへの入力電圧を取得することを特徴とする電圧制御システム。
6. 半導体デバイスが作製された半導体チップと、
   前記半導体チップへ電源を供給する定電圧回路と、
   請求項１〜３のいずれか一項に記載の電圧制御回路とを備える電圧制御システムであって、
   前記電圧制御回路は電源チップに作製されており、
   前記半導体パッケージには、前記半導体チップと、前記電源チップと、前記半導体チップ及び前記電源チップを電気的に接続するインターポーザとが集積されており、
   前記電源チップは、前記インターポーザを介して前記半導体デバイスの動作電圧及び前記半導体パッケージへの入力電圧を取得することを特徴とする電圧制御システム。

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