JP2011176163A5

JP2011176163A5 -

Info

Publication number: JP2011176163A5
Application number: JP2010039685A
Authority: JP
Filing date: 2010-02-25
Publication date: 2012-08-30

Claims

第１導電型の半導体基板に設けられ、第２導電型チャネルを形成するＭＩＳＦＥＴと、前記半導体基板が有する第２導電型の第１ウェルに設けられたＭＩＳキャパシタとを含むメモリセルを備え、
前記ＭＩＳＦＥＴは、前記半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板における前記ゲート電極の両側に設けられたソース・ドレイン不純物層とを含み、
前記ＭＩＳキャパシタは、第１電極として機能する前記第１ウェル上に第１容量絶縁膜を介して形成された第２電極と、前記第１ウェルに設けられた第１導電型の第１不純物層とを含み、
前記ゲート電極と、前記第２電極とが電気的に接続されてフローティングゲートを構成し、
前記ゲート絶縁膜と前記第１容量絶縁膜とは材料及び膜厚が同一であり、
前記ゲート電極と前記第２電極とは同一の導電膜からなり、
前記半導体基板と前記第１ウェルとの境界を跨ぐように第２不純物層が形成されていることを特徴とする不揮発性半導体記憶装置。
請求項１の不揮発性半導体記憶装置において、
前記第２不純物層は、第１導電型であり、
前記第２不純物層と前記第１ウェルとの接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
請求項２の不揮発性半導体記憶装置において、
前記第２不純物層は、前記第１不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
請求項１の不揮発性半導体記憶装置において、
前記第２不純物層は、第２導電型であり、
前記第２不純物層と前記半導体基板との接合の逆方向耐圧は、前記半導体基板と前記第１ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第１ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
請求項４の不揮発性半導体記憶装置において、
前記第２不純物層は、前記ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
請求項１〜５のいずれか一つの不揮発性半導体記憶装置において、
前記ＭＩＳＦＥＴは、前記半導体基板に代えて、前記半導体基板に設けられた第１導電型の第２ウェルに形成されていることを特徴とする不揮発性半導体記憶装置。
請求項１〜６のいずれか一つに記載の不揮発性半導体記憶装置において、
前記半導体基板はＰ型であり、
前記ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、
前記ＭＩＳキャパシタはＰ型ＭＩＳキャパシタであることを特徴とする不揮発性半導体記憶装置。
請求項１〜７のいずれか一つに記載の不揮発性半導体記憶装置において、
前記ゲート絶縁膜が占める面積は、前記第１容量絶縁膜が占める面積よりも小さいことを特徴とする不揮発性半導体記憶装置。
請求項１〜８のいずれか一つに記載の不揮発性半導体記憶装置において、
前記ＭＩＳキャパシタは、書き込み用キャパシタであることを特徴とする不揮発性半導体記憶装置。
請求項１〜６のいずれか１つの不揮発性半導体記憶装置において、
前記メモリセルは、更に、前記半導体基板が有する第２導電型の第３ウェルに設けられた第２ＭＩＳキャパシタを含み、
前記第２ＭＩＳキャパシタは、第３電極として機能する前記第３ウェル上に第２容量絶縁膜を介して形成された第４電極を含み、
前記ゲート電極、前記第２電極及び前記第４電極が電気的に接続されてフローティングゲートを構成し、
前記第２容量絶縁膜は、前記ゲート絶縁膜及び前記第１容量絶縁膜と材料及び膜厚が同一であり、
前記第４電極は、前記ゲート電極および前記第２電極と同一の導電膜からなり、
前記半導体基板と前記第３ウェルとの境界を跨ぐように第３不純物層が形成されていることを特徴とする不揮発性半導体記憶装置。
請求項１０の不揮発性半導体記憶装置において、
前記第２ＭＩＳキャパシタは、前記第３ウェルに形成された第１導電型の第４不純物層を更に備えることを特徴とする不揮発性半導体記憶装置。
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第３不純物層は第１導電型であり、
前記第３不純物層と前記第３ウェルとの接合の逆方向耐圧は、前記半導体基板と前記第３ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第３ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
請求項１２の不揮発性半導体記憶装置において、
前記第３不純物層は、前記第２不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
請求項１０又は１１の不揮発性半導体記憶装置において、
前記第３不純物層は第２導電型であり、
前記第３不純物層と前記半導体基板との接合の逆方向耐圧は、前記半導体基板と前記第３ウェルとの接合の逆方向耐圧よりも低く、且つ、前記メモリセルの動作時に前記第３ウェルに印加される電圧よりも高いことを特徴とする不揮発性半導体記憶装置。
請求項１４の不揮発性半導体記憶装置において、
前記第３不純物層は、前記ソース・ドレイン不純物層と同一の深さ及び不純物濃度を有していることを特徴とする不揮発性半導体記憶装置。
請求項１０〜１５のいずれか一つの不揮発性半導体記憶装置において、
前記半導体基板はＰ型であり、
前記ＭＩＳＦＥＴはＮ型ＭＩＳＦＥＴであり、
前記第１ＭＩＳキャパシタ及び前記第２ＭＩＳキャパシタは、いずれもＰ型ＭＩＳキャパシタであることを特徴とする不揮発性半導体記憶装置。
請求項１０〜１６のいずれか一つの不揮発性半導体記憶装置において、
前記ゲート絶縁膜が占める面積は、前記第１容量絶縁膜が占める面積よりも小さく、且つ、前記第２容量絶縁膜が占める面積よりも大きいことを特徴とする不揮発性半導体記憶装置。
請求項１０〜１７のいずれか一つの不揮発性半導体記憶装置において、
前記第１ＭＩＳキャパシタは書き込み用キャパシタであり、
前記第２ＭＩＳキャパシタは消去用キャパシタであることを特徴とする不揮発性半導体記憶装置。