JP2011150547A - 定電圧出力回路 - Google Patents
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Abstract
【課題】基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることのできる定電圧出力回路を提供する。
【解決手段】中間電圧生成部1は、外部電源VDDの電圧を降圧して、出力電圧Voutよりも高く基準電圧生成部2で使用される素子の耐圧よりも低い中間電圧Vmを生成し、基準電圧生成部2へ電源電圧として供給する。基準電圧生成部2は、基準電圧Vrefを生成する。出力用のP型MOSトランジスタP1は、ソース端子が外部電源VDDへ接続され、ドレイン端子が出力端子OUTへ接続される。分圧部4は、出力電圧Voutを分圧して帰還電圧Vbを生成する。比較器3は、帰還電圧Vbを基準電圧Vrefと比較して、帰還電圧Vbが基準電圧Vrefと一致するようP型MOSトランジスタP1のゲート端子へ印加する電圧を制御する。
【選択図】 図1
【解決手段】中間電圧生成部1は、外部電源VDDの電圧を降圧して、出力電圧Voutよりも高く基準電圧生成部2で使用される素子の耐圧よりも低い中間電圧Vmを生成し、基準電圧生成部2へ電源電圧として供給する。基準電圧生成部2は、基準電圧Vrefを生成する。出力用のP型MOSトランジスタP1は、ソース端子が外部電源VDDへ接続され、ドレイン端子が出力端子OUTへ接続される。分圧部4は、出力電圧Voutを分圧して帰還電圧Vbを生成する。比較器3は、帰還電圧Vbを基準電圧Vrefと比較して、帰還電圧Vbが基準電圧Vrefと一致するようP型MOSトランジスタP1のゲート端子へ印加する電圧を制御する。
【選択図】 図1
Description
本発明は、定電圧出力回路に関する。
近年の電子機器の低消費電力化の要求を受け、電子機器に使用される半導体集積回路の低電圧化が進んでいる。これに対して、電子機器に供給される電源電圧は、その機器の標準規格から規定されている場合が多く、半導体集積回路の内部電圧に比べてかなりの高電圧となることがある。そこで、このような場合、外部電源電圧を降圧する定電圧出力回路を設けて、半導体集積回路の内部回路へ低電圧の電源電圧を供給することが行われる。
従来の定電圧出力回路として、高電圧の外部電源電圧にソース端子が接続された出力用MOSトランジスタのドレイン端子から出力される出力電圧を抵抗で分圧し、その分圧電圧と基準電圧を差動増幅器で比較し、その差動増幅器の出力で出力用MOSトランジスタのゲート電圧を制御することにより、出力電圧を定電圧に保つようにした回路が知られている(例えば、特許文献1参照。)。
また、上述の回路の基準電圧を生成する回路として、PN接合のバンドギャップにもとづき、温度の変化に対して安定な基準電圧を発生するバンドギャップレファレンス回路がよく用いられる。
従来のバンドギャップレファレンス回路として、バンドギャップ回路と、バンドギャップ回路の安定化を早めるスタートアップ回路と、信号レベル変換回路と、で構成されたバンドギャップレファレンス回路が提案されている(例えば、特許文献2参照。)。
このような従来の定電圧出力回路およびバンドギャップレファレンス回路は、外部電源に接続されるため、外部電源が高電圧である場合、定電圧出力回路およびバンドギャップレファレンス回路を高耐圧素子で構成する必要がある。
これに対して、外部電源電圧を降圧する第1の定電圧出力回路と、第1の定電圧出力回路から出力された定電圧を降圧して内部回路へ供給する第2の定電圧出力回路とを設ける電源回路が提案されている(例えば、特許文献3参照。)。
このように、定電圧出力回路を2段化することにより、後段の定電圧出力回路の電源電圧を低電圧化することができる。
しかし、第2の定電圧出力回路内の基準電圧発生回路は外部電源へ接続されているため、この基準電圧発生回路には高耐圧素子を用いる必要がある。
一般的に、高耐圧のMOSトランジスタは、ゲート酸化膜が厚く、また、ドレインにLDD(Lightly Doped Drain)構造を採用するなど、低耐圧素子に比べて素子サイズが大きく、素子特性の均一性など、FETとしての特性が低耐圧素子に比べて劣る。
したがって、そのような高耐圧のMOSトランジスタで構成されたバンドギャップレファレンス回路から得られる基準電圧はバラツキが大きく、結果として、定電圧出力回路の出力電圧も大きく変動してしまう。
一方、定電圧出力回路の出力電圧が低電圧の場合、その出力電圧が印加される回路には低耐圧素子が使用される。低耐圧素子は動作電圧と耐圧との差が小さい。そのため、定電圧出力回路の出力電圧が高電圧側に変動して印加され続けると、低耐圧素子は、経年変化による特性の劣化が生じ、最悪の場合は破壊に至る。
すなわち、基準電圧発生回路に高耐圧素子を用いると、定電圧出力回路の出力電圧の変動が大きくなり、その出力電圧が印加される回路の信頼性の低下をもたらす、という問題が生じる。
また、上述の第2の定電圧出力回路の出力MOSトランジスタのソース端子へ供給される電圧が、第1の定電圧出力回路により降圧された電圧であるため、出力MOSトランジスタのソース−ドレイン間電圧が小さく、出力MOSトランジスタから大きな出力電流を得ることが困難になる、という問題も生じる。
そこで、本発明の目的は、基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることのできる定電圧出力回路を提供することにある。
本発明の一態様によれば、ソース端子が外部電源へ接続され、ドレイン端子が出力端子へ接続される出力用MOSトランジスタと、前記出力端子の出力電圧を分圧した帰還電圧を生成する分圧部と、前記帰還電圧を基準電圧と比較して、前記帰還電圧が前記基準電圧と一致するよう前記出力用MOSトランジスタのゲート端子へ印加する電圧を制御する比較器と、前記基準電圧を生成する基準電圧生成部と、前記外部電源の電圧を降圧して、前記出力電圧よりも高く前記基準電圧生成部で使用される素子の耐圧よりも低い中間電圧を生成し、前記基準電圧生成部へ電源電圧として供給する中間電圧生成部とを備えることを特徴とする定電圧出力回路が提供される。
本発明によれば、基準電圧生成回路を低耐圧素子で構成することが可能で、かつ大きな出力電流を得ることができる。
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
図1は、本発明の実施例に係る定電圧出力回路の構成の例を示すブロック図である。
本実施例の定電圧出力回路は、ソース端子が外部電源VDDへ接続され、ドレイン端子が出力端子OUTへ接続される出力用のP型MOSトランジスタP1と、出力端子OUTへ出力される出力電圧Voutを抵抗R1、R2で分圧して、帰還電圧Vbを生成する分圧部4と、帰還電圧Vbを基準電圧生成部2で生成される基準電圧Vrefとを比較して、帰還電圧Vbが基準電圧Vrefと一致するよう、出力用のP型MOSトランジスタP1のゲート端子へ印加する電圧を制御する比較器3と、を備え、また、基準電圧生成部2へ供給する電源電圧を生成する中間電圧生成部1を備える。
ここで、中間電圧生成部1は、外部電源VDDを降圧して、出力電圧Voutよりも高く、基準電圧生成部2で使用される素子の耐圧よりも低い、中間電圧Vmを生成する。
従来は基準電圧を生成する回路を外部電源電圧で駆動していたのに対して、本実施例では、外部電源VDDを降圧した中間電圧Vmで基準電圧生成部2を駆動するため、基準電圧生成部2を低耐圧素子で構成することができる。
一方、出力用のP型MOSトランジスタP1および比較器3は、外部電源VDDで駆動されるので、高耐圧素子で構成される。
図2に、中間電圧Vmと素子の耐圧との関係を図式化して示す。また、図2には、外部電源VDDの電圧VDD、基準電圧Vref、出力電圧Voutも、併せて示す。中間電圧Vm、基準電圧Vref、出力電圧Voutは、外部電源VDDの電圧VDDがmin−max間で変動しても一定の値に制御される。
中間電圧生成部1で生成する中間電圧Vmの値を低耐圧素子の耐圧よりも低く設定することにより、外部電源VDDの電圧が低耐圧素子の耐圧よりも高くても、基準電圧生成部2を低耐圧素子で構成することができる。
なお、外部電源VDDに接続されるP型MOSトランジスタP1および比較器3は、外部電源VDDの電圧よりも耐圧が高い高耐圧素子により構成する。
次に、中間電圧生成部1の具体的な回路構成の例を図3に示す。図3では、ダイオードのバンドギャップを利用する回路の例を示している。
図3に示す回路は、バンドギャップレファレンス回路11と、バンドギャップレファレンス回路11の出力を入力として、そのミラー出力を中間電圧Vmとして出力するカレントミラー回路12と、外部電源の立ち上り時に前記中間電圧を出力するスタートアップ回路13と、を備える。
バンドギャップレファレンス回路11は、バンドギャップ回路111と、差動段112と、バイアス部113と、から構成される。
バンドギャップ回路111は、中間電圧Vmを出力する信号線(以下、Vm出力線と称す)にソース端子が接続され、ゲート端子が自身のドレイン端子に接続されたP型MOSトランジスタP11と、P型MOSトランジスタP11のドレイン端子と接地端子との間に接続された抵抗R11と、ソース端子がVm出力線に接続され、ゲート端子がP型MOSトランジスタP11のドレイン端子に接続されたP型MOSトランジスタP12と、P型MOSトランジスタP12のドレイン端子と接地端子との間に接続されたダイオードD11と、ソース端子がVm出力線に接続され、ゲート端子がP型MOSトランジスタP11のドレイン端子に接続されたP型MOSトランジスタP13と、P型MOSトランジスタP13のドレイン端子に一端が接続された抵抗R12と、抵抗R12の他端と接地端子との間に接続された、PN接合面積がダイオードD11とは異なるダイオードD12と、を備える。
差動段112は、ソース端子がVm出力線に接続され、ゲート端子が自身のドレイン端子に接続されたP型MOSトランジスタP21と、ドレイン端子がP型MOSトランジスタP21のドレイン端子に接続され、ゲート端子がバンドギャップ回路111のP型MOSトランジスタP13のドレイン端子に接続されたN型MOSトランジスタN21と、ソース端子がVm出力線に接続され、ゲート端子がP型MOSトランジスタP21のドレイン端子に接続されたP型MOSトランジスタP22と、ドレイン端子がP型MOSトランジスタP22のドレイン端子に接続され、ゲート端子がバンドギャップ回路111のP型MOSトランジスタP12のドレイン端子に接続されたN型MOSトランジスタN22と、ドレイン端子がN型MOSトランジスタN21のソース端子およびN型MOSトランジスタN22のソース端子に共通に接続され、ソース端子が接地端子に接続され、ゲート端子がバイアス部113の出力に接続されたN型MOSトランジスタN23と、を備える。
バイアス部113は、ソース端子がVm出力線に接続され、ゲート端子がバンドギャップ回路111のP型MOSトランジスタP11のドレイン端子に接続されたP型MOSトランジスタP31と、ドレイン端子およびゲート端子がP型MOSトランジスタP31のドレイン端子に接続され、ソース端子が接地端子に接続されたN型MOSトランジスタN31と、を備える。
カレントミラー回路12は、ソース端子が外部電源VDDに接続され、ゲート端子が自身のドレイン端子に接続されたP型MOSトランジスタHP1と、ドレイン端子がP型MOSトランジスタHP1のドレイン端子に接続され、ゲート端子が差動段112のP型MOSトランジスタP21のドレイン端子に接続されたN型MOSトランジスタHN1と、ソース端子が外部電源VDDに接続され、ゲート端子がP型MOSトランジスタHP1のドレイン端子に接続され、ドレイン端子がVm出力線に接続されたP型MOSトランジスタHP2と、を備える。
なお、N型MOSトランジスタHN1のゲート端子とドレイン端子の間には、位相補償用のキャパシタC11が接続されている。
スタートアップ回路13は、外部電源VDDとVm出力線との間に接続されたN型MOSトランジスタHN2と、外部電源VDDとN型MOSトランジスタHN2のゲート端子との間に接続された抵抗R13と、MOSトランジスタHN2のゲート端子と接地端子との間に直列に接続されたダイオード接続のP型MOSトランジスタP41およびダイオード接続のN型MOSトランジスタN41と、を備える。
次に、図3に示す回路の動作について説明する。
バンドギャップ回路111では、P型MOSトランジスタP11と、P型MOSトランジスタP12およびP型MOSトランジスタP13はカレントミラー回路を構成しており、P型MOSトランジスタP11のドレイン端子から出力される電流と同じ大きさの電流が、P型MOSトランジスタP12のドレイン端子およびP型MOSトランジスタP13のドレイン端子から、それぞれ出力される。
P型MOSトランジスタP11のドレイン端子から出力される電流をI(P11)とすると、電流I(P11)は、
I(P11)=(Vm−Vth(P11))/R11 (1)
と、表される。
I(P11)=(Vm−Vth(P11))/R11 (1)
と、表される。
ここで、Vmは中間電圧Vmの値、Vth(P11)はP型MOSトランジスタP11の閾値、R11は抵抗R11の抵抗値を表す。
P型MOSトランジスタP12のドレイン端子およびP型MOSトランジスタP13のドレイン端子から出力される電流も、I(P11)となる。
このドレイン電流が流れたときに、P型MOSトランジスタP12のドレイン端子の電圧Vd(P12)、およびP型MOSトランジスタP13のドレイン端子の電圧Vd(P13)は、それぞれ、
Vd(P12)=VF1 (2)
Vd(P13)=VF2+I(P11)×R12 (3)
と、表される。
Vd(P12)=VF1 (2)
Vd(P13)=VF2+I(P11)×R12 (3)
と、表される。
ここで、VF1はダイオードD11の順方向電圧、VF2はダイオードD12の順方向電圧、R12は抵抗R12の抵抗値を表す。
差動段112は、この電圧Vd(P12)と電圧Vd(P13)を比較し、その差分に応じた電圧を、カレントミラー回路12のN型MOSトランジスタHN1のゲート端子へ印加する。
カレントミラー回路12は、N型MOSトランジスタHN1のゲート端子へ印加される電圧が変化すると、P型MOSトランジスタHP1のドレイン端子に流れる電流が変化し、そのミラー出力であるP型MOSトランジスタHP1のドレイン端子の出力電流も変化する。これにより、P型MOSトランジスタHP1のドレイン端子の電圧である中間電圧Vmの値が変化する。
中間電圧Vmの値の変化は、Vd(P12)=Vd(P13)となったときに、平衡状態となる。すなわち、式(2)、(3)より
VF1=VF2+I(P11)×R12 (4)
が成り立つときに、中間電圧Vmの値は安定する。
VF1=VF2+I(P11)×R12 (4)
が成り立つときに、中間電圧Vmの値は安定する。
このときの中間電圧Vmは、式(4)に式(1)を代入して、
Vm=Vth(P11)+(VF1−VF2)×R11/R12 (5)
と、表される。
Vm=Vth(P11)+(VF1−VF2)×R11/R12 (5)
と、表される。
ここで、ダイオードD11のPN接合面積をA1、ダイオードD12のPN接合面積をA2とし、ダイオードD12のPN接合面積をダイオードD11のPN接合面積よりも大きくする(A2>A1)と、熱電圧VTを用いて、(VF1−VF2)は、
VF1−VF2=VT×ln(A2/A1) (6)
と、表される。
VF1−VF2=VT×ln(A2/A1) (6)
と、表される。
そこで、式(5)に式(6)を代入すると、中間電圧Vmは、
Vm=Vth(P11)+VT×ln(A2/A1)×R11/R12 (7)
と、表される。
Vm=Vth(P11)+VT×ln(A2/A1)×R11/R12 (7)
と、表される。
これより、P型MOSトランジスタP11の閾値Vth(P11)、ダイオードD12とダイオードD11のPN接合面積の比A2/A1、抵抗R11と抵抗R12の抵抗値の比R11/R12を適切に設定することにより、中間電圧Vmを所望の値に設定することができる。
ただし、バンドギャップレファレンス回路11の起動には、P型MOSトランジスタP11に電流が流れることが必要である。そこで、外部電源VDDの立ち上がり時には、スタートアップ回路13からVm出力線に電圧を印加し、P型MOSトランジスタP11に電流が流れるようにする。
スタートアップ回路13は、N型MOSトランジスタHN2のゲート端子に、外部電源VDDに接続された抵抗R13と、接地端子との間に直列に接続されたダイオード接続のP型MOSトランジスタP41およびダイオード接続のN型MOSトランジスタN41とが接続されている。
そこで、N型MOSトランジスタHN2の閾値をVth(HN2)、P型MOSトランジスタP41の閾値をVth(P41)、N型MOSトランジスタN41の閾値をVth(N41)として、P型MOSトランジスタP11の閾値Vth(P11)に対して、
Vth(P41)+Vth(N41)−Vth(HN2)>Vth(P11)
となるように、それぞれのMOSトランジスタのアスペクト比および抵抗R13の抵抗値を設定する。これにより、外部電源VDDが立ち上がると、Vm出力線に、P型MOSトランジスタP11のVGS(ゲート−ソース間電圧)として十分な電圧が印加される。
Vth(P41)+Vth(N41)−Vth(HN2)>Vth(P11)
となるように、それぞれのMOSトランジスタのアスペクト比および抵抗R13の抵抗値を設定する。これにより、外部電源VDDが立ち上がると、Vm出力線に、P型MOSトランジスタP11のVGS(ゲート−ソース間電圧)として十分な電圧が印加される。
このときのVm出力線の電圧は、式(5)で示される、平衡状態での中間電圧Vmに比べて低い値であり、平衡状態に近づく過程で、N型MOSトランジスタHN2は非導通となる。
このようにして、中間電圧生成部1は、外部電源VDDの立ち上がり当初は、スタートアップ回路13で発生させた電圧を中間電圧Vmとして出力し、差動段112の動作により平衡状態に至った後は、式(7)で表される任意の電圧を中間電圧Vmとして出力することができる。
そこで、中間電圧Vmを低耐圧素子の耐圧よりも低く設定すると、中間電圧生成部1により電源電圧が供給される基準電圧生成部2を低耐圧素子で構成することができる。
また、中間電圧生成部1の内部においても、バンドギャップレファレンス回路11は中間電圧Vmにより駆動されるので、バンドギャップレファレンス回路11も低耐圧素子で構成することができる。
すなわち、中間電圧生成部1は、外部電源VDDで駆動される、P型MOSトランジスタHP1、P型MOSトランジスタHP2、N型MOSトランジスタHN1、N型MOSトランジスタHN2およびキャパシタC11のみを高耐圧素子とし、それ以外を低耐圧素子とする、構成が可能である。
このような本実施例によれば、中間電圧生成部1により低耐圧素子の耐圧よりも低い中間電圧Vmを生成することができるので、中間電圧Vmが電源電圧として供給される基準電圧生成部2を低耐圧素子で構成することができる。
基準電圧生成部2を低耐圧素子で構成することにより、基準電圧Vrefのバラツキが減少し、出力電圧Voutの変動を抑制することができる。
出力電圧Voutの変動が抑制されることにより、出力電圧Voutが印加される回路へかかるストレスが緩和され、その回路の信頼性を向上させることができる。
また、出力用のP型MOSトランジスタP1のソース端子を外部電源VDDへ接続することができるため、出力用のP型MOSトランジスタP1のソース−ドレイン間電圧を大きくすることができ、そのドレイン端子から大きな出力電流を流すことができる。
さらに、中間電圧生成部1のバンドギャップレファレンス回路11を中間電圧Vmにより駆動することができるので、バンドギャップレファレンス回路11を低耐圧素子で構成することができ、高耐圧素子の使用割合を大きく減らすことができる。
1 中間電圧生成部
2 基準電圧生成部
3 比較器
4 分圧部
11 バンドギャップレファレンス回路
111 バンドギャップ回路
112 差動段
113 バイアス部
12 カレントミラー回路
12 スタートアップ回路
P1、P11〜P13、P21、P22、P31、P41、HP1、HP2 P型MOSトランジスタ
N21〜N23、N31、N41、HN1、HN2 N型MOSトランジスタ
D11、D12 ダイオード
R1、R2、R11〜R13 抵抗
C1、C11 キャパシタ
2 基準電圧生成部
3 比較器
4 分圧部
11 バンドギャップレファレンス回路
111 バンドギャップ回路
112 差動段
113 バイアス部
12 カレントミラー回路
12 スタートアップ回路
P1、P11〜P13、P21、P22、P31、P41、HP1、HP2 P型MOSトランジスタ
N21〜N23、N31、N41、HN1、HN2 N型MOSトランジスタ
D11、D12 ダイオード
R1、R2、R11〜R13 抵抗
C1、C11 キャパシタ
Claims (5)
- ソース端子が外部電源へ接続され、ドレイン端子が出力端子へ接続される出力用MOSトランジスタと、
前記出力端子の出力電圧を分圧した帰還電圧を生成する分圧部と、
前記帰還電圧を基準電圧と比較して、前記帰還電圧が前記基準電圧と一致するよう前記出力用MOSトランジスタのゲート端子へ印加する電圧を制御する比較器と、
前記基準電圧を生成する基準電圧生成部と、
前記外部電源の電圧を降圧して、前記出力電圧よりも高く前記基準電圧生成部で使用される素子の耐圧よりも低い中間電圧を生成し、前記基準電圧生成部へ電源電圧として供給する中間電圧生成部と
を備えることを特徴とする定電圧出力回路。 - 前記中間電圧生成部が、
低耐圧素子で構成されるバンドギャップレファレンス回路と、
前記外部電源で駆動される高耐圧素子で構成され、前記バンドギャップレファレンス回路の出力をミラー入力として前記中間電圧を出力するカレントミラー回路と、
前記外部電源の立ち上り時に前記中間電圧を出力するスタートアップ回路と
を備え、
前記バンドギャップレファレンス回路が前記中間電圧で駆動される
ことを特徴とする請求項1に記載の定電圧出力回路。 - 前記バンドギャップレファレンス回路が、
第1のダイオードと、
前記第1のダイオードとはPN接合面積の異なる第2のダイオードと、
前記第2のダイオードに直列に接続された第1の抵抗と、
前記中間電圧で駆動されて、前記第1のダイオードおよび前記第2のダイオードへ印加する順方向電流を生成する電流生成手段と、
前記第1のダイオードの順方向電圧と、前記第2のダイオードの順方向電圧に前記第1の抵抗の端子間電圧を加算した電圧とを比較する差動段と
を備えることを特徴とする請求項2に記載の定電圧出力回路。 - 前記スタートアップ回路が、
前記外部電源と前記中間電圧を出力する端子の間に接続された高耐圧のMOSトランジスタと、
前記高耐圧のMOSトランジスタへゲート電圧を供給するゲート電圧供給部と
を備えることを特徴とする請求項2または3に記載の定電圧出力回路。 - 前記ゲート電圧供給部が、
前記外部電源と前記高耐圧のMOSトランジスタのゲート端子との間に接続された第2の抵抗と、
前記高耐圧のMOSトランジスタのゲート端子と接地端子との間に直列に接続されたダイオード接続のP型MOSトランジスタおよびダイオード接続のN型MOSトランジスタと
を有することを特徴とする請求項4に記載の定電圧出力回路。
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