JP2011130538A - 力率改善回路 - Google Patents

Abstract

【課題】「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、簡単でかつ安価な力率改善回路の待機時電力の低減を図る。
【解決手段】交流電源Ｖｉｎからの交流入力電圧が整流された整流電圧をスイッチング素子Ｑ１のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の第１パルス信号を入力し、第１パルス信号のオンパルスが発生した時に、整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、第１パルス信号と遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路１２と、遅延回路で生成された第２パルス信号によりスイッチング素子Ｑ１と、ゲートＯＮ／ＯＦＦ回路１３と、整流電圧を検出する検出回路１１を有する。
【選択図】図１

Description

本発明は、高周波規制における力率改善回路の待機電力低減に関する。

図９は従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。図９に示すＡＣ−ＤＣコンバータは、交流電源からの交流入力電圧を整流して整流電圧を出力する整流器ＤＢと、整流器ＤＢからの整流電圧を昇圧する昇圧チョッパ回路２６と、昇圧チョッパ回路２６により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路２７を有している。また、このＡＣ−ＤＣコンバータに、さらに、これらを制御する制御回路２３が設けられている。

整流回路ＤＢは、交流電源Ｖｉｎからの交流電圧を整流し、力率改善コンバータ２６に送る。力率改善コンバータ２６は、脈流を含む交流電圧の力率を改善し、入力された交流電圧より高い電圧値を有する直流電圧に変換してＤＣ−ＤＣコンバータ２７に送る。ＤＣ−ＤＣコンバータ２７は、力率改善コンバータ２６からの直流電圧を昇圧し、直流電圧として出力する。

制御回路２３は、ＤＣ−ＤＣコンバータ２７を制御するためのＤＣ／ＤＣ部制御回路２０ａと、力率改善コンバータ２６を制御するためのＰＦＣ部制御回路１０ａ、ＰＦＣオンオフ切換回路２４及び負荷状態判定回路２５とから構成されている。
ＤＣ／ＤＣ部制御回路２０ａは、第２スイッチング素子Ｑ２を駆動するパルス信号ＶＧのパルス幅を、ＤＣ−ＤＣコンバータ２７の出力端に設けられた出力電圧検出回路３１の検出結果に基づいて、出力電圧を一定に保ちつつ、負荷が軽くなるに連れそのパルス幅を狭くするように制御する。
負荷状態判定回路２５は、オン期間比較回路２１と基準期間出力回路２２とから構成されている。
基準期間出力回路２２は、切換スイッチ２２ａ、第１の基準期間発生回路２２ｂ及び第２の基準時間発生回路２２ｃから構成されている。第１の基準期間発生回路２２ｂは、第１の基準オン期間を有するパルス信号Ｖ１を発生する。第２の基準時間発生回路２２ｃは、第１の基準オン期間より短い第２の基準オン期間を有するパルス信号Ｖ２を発生する。切換スイッチ２２ａは、オン期間比較回路２１からの信号Ｖ４に応じて、第１の基準期間発生回路２２ｂからのパルス信号Ｖ１及び第２の基準時間発生回路２２ｃからのパルス信号Ｖ２の何れかを選択し、パルス信号Ｖ３としてオン期間比較回路２１に供給する。
オン期間比較回路２１は、ＤＣ／ＤＣ部制御回路２０ａからＤＣ−ＤＣコンバータ２７内の、ＭＯＳトランジスタから構成される第２スイッチング素子Ｑ２のゲート端子に供給されるパルス信号ＶＧのオン期間と基準期間出力回路２２からのパルス信号Ｖ３のオン期間とを比較する。このオン期間比較回路２１で比較された結果を表す信号Ｖ４は、ＰＦＣオンオフ切換回路２４に供給されると共に、基準期間出力回路２２の切換スイッチ２２ａに供給される。
ＰＦＣオンオフ切換回路２４は、オン期間比較回路２１が、基準期間出力回路２２から出力されるパルス信号Ｖ２の第２の基準オン期間とパルス信号ＶＧのオン期間とを比較し、パルス信号ＶＧのオン期間が第２の基準オン期間以下であることを表す信号Ｖ４を出力したときはＰＦＣ部制御回路１０ａの動作を停止させ、これにより第１スイッチング素子Ｑ１のオンオフ動作を停止させる。
また、ＰＦＣオンオフ切換回路２４は、オン期間比較回路２１が、基準期間出力回路２２から出力されるパルス信号Ｖ１の第１の基準オン期間とパルス信号ＶＧのオン期間とを比較し、パルス信号ＶＧのオン期間が第１の基準オン期間以上であることを表す信号Ｖ４を出力したときはＰＦＣ部制御回路１０ａを起動させ、これにより第１スイッチング素子Ｑ１をスイッチングさせる。

すなわち、パルス信号ＶＧは出力の負荷が軽くなるに連れそのパルス幅を狭くするので、基準期間出力回路２２から出力されるパルス信号Ｖ１乃至Ｖ２信号の基準オン期間と比較することで出力の負荷状態を判定し、力率改善回路をオンオフすることができる。

以上のように、軽負荷時には力率改善回路を停止させ、制御する回路の電流を減らすようにしているので、軽負荷時における電源効率が向上する。
特許第３７４１０３５号

以上のように、従来のＡＣ−ＤＣコンバータでは、軽負荷時に力率改善回路を停止して電力消費を抑えている。しかし、力率改善回路は、交流電源からの交流入力電圧を整流した整流電圧を検出するのに、図示しないが、分圧抵抗により検出電圧を低電圧にして検出するので、力率改善回路を停止しても抵抗で構成される入力電圧検出回路の電力消費は生じる。
すなわち、無負荷時の電力消費の抑制が不十分であり、交流入力電圧によって数１０ｍＷ〜１００ｍＷの電力消費を余分に生じていた。

本発明は、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、かつ安価で、より待機電力を抑制した力率改善回路を提供することにある。

前記課題を解決するために、請求項１の発明は、交流電源からの交流入力電圧を整流した整流電圧を第１のスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、
前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入力し、
前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パルス信号とを合成することにより第２パルス信号を生成する遅延回路と、
前記遅延回路で生成された前記第２パルス信号により前記第１のスイッチング素子を駆動するスイッチ駆動回路を備え、
前記遅延回路は前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生するための前記整流電圧を検出する電圧検出回路を有し、
前記遅延回路で生成された前記第２パルス信号のパルス幅がゼロ又は軽負荷の時に、前記電圧検出回路を前記整流電圧から切り離す回路を有することを特徴とする。

本発明によれば、遅延回路が整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、ＤＣ−ＤＣコンバータから得る第１パルス信号と遅延パルス信号とを合成することにより力率改善回路の第２パルス信号を生成するので、第２パルス信号は、交流を整流した電圧に応じてパルス幅が変化したオンパルス信号となる。即ち、交流を整流した電圧に応じてパルス幅が変化したパルス信号によりスイッチング素子及びスイッチ素子をオンオフ駆動できるので、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善でき、安価で、且つ、より待機電力を抑制した力率改善回路を提供することができる。

以下、本発明の力率改善回路の実施の形態を図面を参照しながら詳細に説明する。

図１は実施例の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。図１に示すＡＣ−ＤＣコンバータは、交流電源Ｖinからの交流入力電圧を整流して整流電圧を出力する整流器ＤＢと、整流器ＤＢの出力端に接続された平滑コンデンサＣ１と、整流器ＤＢの整流電圧を昇圧するとともに力率を改善する力率改善回路（ＰＦＣ）２と、力率改善回路２により昇圧された電圧を安定化した直流電圧に変換して負荷に供給するＤＣ−ＤＣコンバータ回路３とを有している。

ＤＣ−ＤＣコンバータ回路３において、力率改善回路２のコンデンサＣ２の両端にはトランスＴ１の１次巻線Ｐ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ２との直列回路が接続されている。トランスＴ１の２次巻線Ｓ１の両端にはダイオードＤｓとコンデンサＣｓとの直列回路が接続され、コンデンサＣｓの両端にはコンデンサＣｓの出力電圧を検出する電圧検出増幅回路（ＶＡＭＰ）３０が接続されている。電圧検出増幅回路３０にはフォトカプラＰＣ１が接続され、フォトカプラＰＣ１は、電圧検出増幅回路３０で検出された出力電圧に応じた電流をＤＤ制御回路２０に出力する。

トランスＴ１の補助巻線Ｐ２の両端にはダイオードＤ２とコンデンサＣ３との直列回路が接続され、ダイオードＤ２とコンデンサＣ３との接続点は、ＤＤ制御回路２０とＤＤ制御回路２０を起動するための抵抗Ｒ３の一端に接続されている。

ＤＤ制御回路２０は、フォトカプラＰＣ１からの出力電圧に応じたパルス幅を持つパルス信号を生成し、このパルス信号によりスイッチング素子Ｑ２をオン／オフ制御して出力電圧を所定電圧に制御する。

次に、力率改善回路２について説明する。力率改善回路２は、昇圧チョッパ回路を構成し、平滑コンデンサの両端には、昇圧リアクトルＬ１とＭＯＳＦＥＴからなるスイッチング素子Ｑ１との直列回路が接続されている。スイッチング素子Ｑ１のドレイン−ソース間にはダイオードＤ１とコンデンサＣ２との直列回路が接続されている。

整流器ＤＢの出力両端には抵抗Ｒ１と抵抗Ｒ２とＭＯＳＦＥＴからなるスイッチ素子Ｑ１０との直列回路が接続され、抵抗Ｒ１と抵抗Ｒ２との接続点は、ＰＦＣ制御回路１０に接続されている。ＰＦＣ制御回路１０は、ＤＣ−ＤＣコンバータ回路３のＤＤ制御回路２０からＭＯＳＦＥＴからなるスイッチング素子Ｑ２のゲートパルス信号（以下、パルス信号と略称する。）を入力して、スイッチング素子Ｑ１のゲートとゲートＯＮ／ＯＦＦ回路１３に印加する。ＰＦＣ制御回路１０は、スイッチング素子Ｑ２のパルス信号と整流器ＤＢの整流電圧を抵抗Ｒ１と抵抗Ｒ２とで分圧した電圧とに基づいてスイッチング素子Ｑ１をオン／オフさせることにより力率を改善する。また、ＰＦＣ制御回路１０のパルス信号により、ゲートＯＮ／ＯＦＦ回路１３を介してスイッチ素子Ｑ１０をオンさせる。

図２は実施例の力率改善回路内のＰＦＣ制御回路図の詳細図である。図２において、抵抗Ｒ１と抵抗Ｒ２とで構成される検出部１１は、スイッチ素子Ｑ１０を介して交流入力電圧を整流した整流電圧を検出し、検出された整流電圧をダイオードＤ３のカソードに出力する。

ＰＦＣ制御回路１０は、ＤＤ制御回路２０からのパルス信号（第１パルス信号）を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号（第２パルス信号）を生成する遅延回路１２と、このＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動する駆動回路Ｑ３，Ｑ４，Ｒ６と、スイッチング素子Ｑ１に流れる電流を制限するための過電流保護回路Ｒ４，Ｒ５，Ｃ４，Ｑ５，Ｒ７，Ｒ８，Ｑ６，Ｄ４とを有している。

遅延回路１２において、ＤＤ制御回路２０のスイッチング素子Ｑ２のゲート側端子と整流器ＤＢの負極端子との間には、コンデンサＣ５と抵抗Ｒ１３との直列回路が接続されるとともに、抵抗Ｒ１１と抵抗Ｒ１２との直列回路が接続されている。

抵抗Ｒ１１と抵抗Ｒ１２との接続点にはトランジスタＱ８のベースが接続され、コンデンサＣ５と抵抗Ｒ１３との接続点にはトランジスタＱ８のエミッタが接続されている。ＤＤ制御回路２０のゲート側端子にはトランジスタＱ７のエミッタが接続され、トランジスタＱ７のベースは、抵抗Ｒ１０を介してダイオードＤ３のアノードとトランジスタＱ８のコレクタとに接続されている。ダイオードＤ３のカソードは、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されている。

トランジスタＱ７のコレクタは、抵抗Ｒ９を介してトランジスタＱ３のベースとトランジスタＱ４のベースとダイオードＤ４のアノードとに接続されている。ダイオードＤ４のカソードは、トランジスタＱ５のコレクタと抵抗Ｒ８の一端とに接続されている。トランジスタＱ５のエミッタは、整流器ＤＢの負極端子に接続され、トランジスタＱ５のベースは、抵抗Ｒ５の一端と抵抗Ｒ７の一端とコンデンサＣ４の一端に接続されている。

駆動回路において、トランジスタＱ３のコレクタは、ＤＤ制御回路２０のゲート側端子に接続され、トランジスタＱ３のエミッタはトランジスタＱ４のエミッタと抵抗Ｒ６の一端とに接続され、抵抗Ｒ６の他端はスイッチング素子Ｑ１のゲートとゲートＯＮ／ＯＦＦ回路１３のダイオードＤ５のアノードに接続されている。トランジスタＱ４のコレクタは、整流器ＤＢの負極端子に接続されている。

ゲートＯＮ／ＯＦＦ回路１３において、ダイオードＤ５のカソードには、コンデンサC６と抵抗R１５とスイッチ素子Ｑ１０のゲートに接続されている。コンデンサＣ６と抵抗R１５の一端とスイッチ素子Ｑ１０のソースは整流器ＤＢの負極端子に接続されている。

次にこのように構成された図２に示すＰＦＣ制御回路１０の動作を図３〜図５を参照しながら説明する。図３は交流入力電圧を整流した整流後分圧信号である。図４は定格負荷時において、整流後分圧信号のトップ付近Ａにおける遅延回路内の各信号のタイミングチャートである。図５は定格負荷時において、整流後分圧信号のボトム付近Ｂにおける遅延回路内の各信号のタイミングチャートである。

遅延回路１２は、ＤＤ制御回路２０からのパルス信号を入力し、パルス信号のオンパルスが発生した時に、交流入力電圧を整流した整流電圧に基づくトランジスタＱ８のコレクタ電圧信号の電圧値に応じたパルス幅を有する遅延パルス信号を発生させ、パルス信号と遅延パルス信号とを合成することによりＰＦＣゲート信号を生成する。ＰＦＣゲート信号は、パルス信号のパルス幅より遅延パルス信号のパルス幅だけ狭いパルス幅となる。

遅延回路１２は、整流電圧が大きくなるに従って遅延パルス信号のパルス幅を広げ、ＰＦＣゲート信号をパルス信号のパルス幅より狭いパルス幅にし、整流電圧が小さくなるに従って遅延パルス信号のパルス幅を狭め、整流電圧がボトム領域になったときに遅延パルス信号のパルス幅をゼロにする。

まず、図４を参照して、整流後分圧信号のトップ付近Ａにおける遅延回路１２の動作を説明する。ＤＤ制御回路２０からのパルス信号ａを抵抗Ｒ１１と抵抗Ｒ１２とで分圧したｃ点電圧（パルス分圧信号ｃ）を基準とし、コンデンサＣ５と抵抗Ｒ１３とによる微分回路のｂ点電圧（微分回路信号ｂ）とｃ点電圧との差電圧がトランジスタＱ８のベース−エミッタ間電圧Ｖbeに達した時にトランジスタＱ８はオンする。

また、整流後分圧信号ｆのトップ付近Ａにおける、抵抗Ｒ１と抵抗Ｒ２との接続点の整流電圧はｅ点の電位より高いため、ダイオードＤ３はオフである。

このため、ＤＤ制御回路２０からのパルス信号ａがオンになった時刻ｔ１を起点とし、コンデンサＣ５と抵抗Ｒ１３による微分回路のｂ点電圧である微分回路信号ｂは、図４に示すように、経過時間と共に減少し、ｃ点の電位であるパルス分圧信号ｃよりトランジスタＱ８のベース−エミッタ間電圧Ｖbeだけ低くなった時刻ｔ２からＰＦＣゲート信号ｄを出力する。ＰＦＣゲート信号ｄによりトランジスタＱ３がオンして、スイッチング素子Ｑ１がオンする。
また、同時にＰＦＣゲート信号ｄをゲートＯＮ／ＯＦＦ回路１３のダイオードＤ５を介してコンデンサＣ６、抵抗Ｒ１５の並列回路が充電される。ゲートＯＮ／ＯＦＦ回路１３は、スイッチ素子Ｑ１０のゲート電圧であるゲートＯＮ／ＯＦＦ回路信号ｇを生成して、
スイッチ素子Ｑ１０をオン状態とする。ここで、コンデンサＣ６、抵抗Ｒ１５の放電時定数は、交流入力電圧周波数の周期よりも長い値に設定することが望ましい。また、ＰＦＣゲート信号ｄの駆動損失を抑制するためにも抵抗Ｒ１５は高抵抗に設定することが望ましい。

次に、ＤＤ制御回路２０からのパルス信号ａがゼロになると、スイッチング素子Ｑ１のゲート→トランジスタＱ４のエミッタ・ベース→トランジスタＱ３のベース・コレクタの経路で電流が流れる。その結果、トランジスタＱ４がオンするため、スイッチング素子Ｑ１のゲート電圧がゼロになり、スイッチング素子Ｑ１がオフする。

以上のように、抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が高い場合には、遅延回路１２は、コンデンサＣ５と抵抗Ｒ１３との時定数による固定された遅延時間で、ＰＦＣゲート信号ｄを出力する。また、ゲートＯＮ／ＯＦＦ回路１３により、ＰＦＣゲート信号ｄを整流平滑してスイッチ素子Ｑ１０のゲートが駆動される。

次に、図５を参照して、整流後分圧信号ｆのボトム付近Ｂにおける遅延回路１２の動作を説明する。図５のトランジスタＱ８のコレクタ電圧信号ｅ’の電圧波形は、ゼロボルトに近い値である。

抵抗Ｒ１と抵抗Ｒ２との接続点ｆの整流電圧が、ＤＤ制御回路２０のパルス信号ａ電圧からトランジスタＱ７のベース−エミッタ間電圧ＶbeとダイオードＤ３の順方向電圧とを差し引いた電圧以下になると、ＤＤ制御回路２０のパルス信号ａ→トランジスタＱ７→抵抗Ｒ１０→ダイオードＤ３→抵抗Ｒ２→→スイッチ素子Ｑ１０→グランドの経路で電流が流れる。

このため、トランジスタＱ７は、ＤＤ制御回路２０からのパルス信号ａがオンになる期間、オン状態になる。従って、時刻ｔ１〜時刻ｔ２の期間にも関わらず、ＰＦＣゲート信号ｄ’は、ＤＤ制御回路２０からのパルス信号ａと同期してオン出力する。

即ち、交流入力電圧を整流した整流電圧がボトム付近Ｂにある場合には、遅延時間をゼロにし、整流電圧がトップ付近Ａにある場合には、予め設定された遅延時間でＰＦＣパルス信号ｄ’をスイッチング素子Ｑ１に出力することで、力率を制御する。
従って、整流電圧がトップ付近Ａにある場合には昇圧率が低下し、力率を十分に改善することができる。このため、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善し、かつ安価な力率改善回路を提供できる。
なお、この時の交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を図６に示す。また、交流入力電圧とＰＦＣ出力電圧との関係を図７に示す。

また、負荷電流が軽負荷になった場合、ＤＤ制御回路２０からのパルス信号ａのパルス幅は、ＤＣ−ＤＣコンバータ回路３の出力電圧を安定化するために狭くなる。軽負荷時の力率改善回路の各信号の波形を図８に示す。図８の例では、パルス信号ａのパルス幅は、時刻ｔ１〜時刻ｔ２の期間である。微分回路による遅延時間は、負荷電流に対して変化しないため、微分回路信号ｂは、パルス分圧信号ｃに対して、常に高い電位状態にある。このため、トランジスタＱ８はオンしない。

また、軽負荷によりコンデンサＣ１の放電電流は少なくて済むためコンデンサＣ１の充電電圧は入力電圧波形に関わらず大きく変動しない。従って、コンデンサＣ１の充電電圧の影響により、整流電圧の分圧点ｆの電圧がパルス信号の電圧よりも高い電圧を保持しているため、トランジスタＱ７はオン動作しない。このため、ＤＤ制御回路２０からのパルス信号のパルス幅が所定の遅延時間以下になると、ＰＦＣパルス信号ｄは出力されない。

即ち、遅延回路は、ＤＣ−ＤＣコンバータ回路３の負荷が軽くなるに従ってＰＦＣゲート信号ｄをパルス信号ａのパルス幅より狭いパルス幅にして、ＤＣ−ＤＣコンバータ回路３の負荷が所定の負荷電力以下になるとＰＦＣゲート信号ｄのパルス幅をゼロにする。このため、軽負荷状態では、力率改善回路２の動作は行われず、力率改善回路２の消費電力はなくなり、変換効率を向上できる。
また、ＰＦＣゲート信号ｄのパルス幅がゼロになると、ゲートＯＮ／ＯＦＦ回路１３へのパルス入力もなくなる。従い、コンデンサＣ６及び抵抗Ｒ１５は放電し、ゲートＯＮ／ＯＦＦ回路信号ｇはゼロとなり、スイッチ素子Ｑ１０はオフする。すなわち検出部１１はグランドから切り離され、抵抗Ｒ１及び抵抗Ｒ２の電力消費はゼロとなり、無負荷〜軽負荷状態時における検出部１１の電力消費を抑制できる。

このように実施例によれば、交流入力電圧に応じてオンパルス幅が変化したＰＦＣゲート信号によりスイッチング素子Ｑ１を駆動できるので、「ＥＮＡＧＹ ＳＴＡＲ」の新規格ＬＥＶＥＬ Ｖに適合させて力率を改善でき、安価で、かつ、より待機時電力を抑制した力率改善回路を提供することができる。

実施例の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。 実施例の力率改善回路内のＰＦＣ制御回路図の詳細図である。 交流入力電圧を整流した整流後分圧信号を示す図である。 定格負荷時において、整流後分圧信号のトップ付近における遅延回路内の各信号のタイミングチャートである。 定格負荷時において、整流後分圧信号のボトム付近における遅延回路内の各信号のタイミングチャートである。 交流入力電圧の整流後分圧信号ｆとスイッチング素子Ｑ１に流れるドレイン電流ＰＦＣＩｄとの波形を示す図である。 実施例の交流入力電圧とＰＦＣ出力電圧との関係を示す図である。 軽負荷時の力率改善回路の各信号の波形を示す図である。 従来の力率改善回路を含むＡＣ−ＤＣコンバータを示す回路図である。

Ｖｉｎ 交流電源
ＤＢ，整流器
Ｔ１，Ｔ１ａトランス
Ｐ１，Ｐ１ａ １次巻線
Ｓ１，Ｓ２ａ ２次巻線
Ｐ２，Ｐ２ａ 補助巻線
Ｌ１，Ｌ 昇圧リアクトル
Ｄ１〜Ｄ５ ダイオード
Ｑ１，Ｑ２， スイッチング素子
Ｑ３〜Ｑ８ トランジスタ
Ｃ２，Ｃ１２，Ｃｓ 平滑コンデンサ
Ｃ１，Ｃ３，Ｃ４，Ｃ５，Ｃ６ コンデンサ
ＣＰ１ コンパレータ
Ｒ１〜Ｒ１５ 抵抗
ＰＣ１ フォトカプラ
Ｑ１０ スイッチ素子
２，２６ 力率改善回路
３，２７ ＤＣ−ＤＣコンバータ回路
１０，１０ａ ＰＦＣ制御回路
１１ 検出部
１２ 遅延回路
２０，２０ａ ＤＤ制御回路

Claims (1)

1. 交流電源からの交流入力電圧を整流した整流電圧を第１のスイッチング素子のオン／オフにより昇圧するとともに力率を改善して昇圧出力電圧を、第１パルス信号により駆動されるＤＣ−ＤＣコンバータ回路に出力する力率改善回路であって、
   前記ＤＣ−ＤＣコンバータ回路の出力電圧に応じたパルス幅の前記第１パルス信号を入
   力し、前記第１パルス信号のオンパルスが発生した時に、前記整流電圧に応じたパルス幅
   を有する遅延パルス信号を発生させ、前記第１パルス信号と前記遅延回路からの遅延パル
   ス信号とを合成することにより第２パルス信号を生成する遅延回路と、
   前記遅延回路で生成された前記第２パルス信号により前記第１のスイッチング素子を駆動するスイッチ駆動回路を備え、
   前記遅延回路は前記整流電圧に応じたパルス幅を有する遅延パルス信号を発生するための前記整流電圧を検出する電圧検出回路を有し、
   前記遅延回路で生成された前記第２パルス信号のパルス幅がゼロ又は軽負荷の時に前記電圧検出回路を前記整流電圧から切り離す回路を有する、ことを特徴とする力率改善回路。

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