JP2011108325A

JP2011108325A - Failure detection circuit

Info

Publication number: JP2011108325A
Application number: JP2009262546A
Authority: JP
Inventors: Toshitada Oyama; 俊匡大山
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 2009-11-18
Filing date: 2009-11-18
Publication date: 2011-06-02
Anticipated expiration: 2029-11-18
Also published as: JP5279034B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a failure detection circuit capable of efficiently performing a test of a RAM macro output circuit. <P>SOLUTION: The failure detection circuit is equipped with: a memory BIST 100; a plurality of RAM macro input selection circuits 110, 111 for selecting a macro test data signal S100 outputted from the memory BIST; RAM macros 120, 121 for inputting the selected macro test data signals S100; a BIST input selection circuit 200 for selecting output signals of the RAM macros 120, 121; RAM macro output selection circuits 130, 131 for selecting the output signals from the RAM macros 120, 121; flip-flops 140, 141 for holding the selected output signal; a parity generation circuit 400 for generating a parity signal from the macro test data signal S100; and parity check circuits 150, 151 for performing the parity check of the parity signal and the output signal held by the flip-flops. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は故障検出回路に関する。 The present invention relates to a failure detection circuit.

ＲＡＭマクロを有する故障検出回路において、一般に、フリップフロップ間のロジックの検査はスキャンテストにより行われ、ＲＡＭマクロの検査はメモリＢＩＳＴ(build-in self-test)により行われる。 In a failure detection circuit having a RAM macro, generally, a logic test between flip-flops is performed by a scan test, and a RAM macro test is performed by a memory BIST (build-in self-test).

図５は、関連する故障検出回路のブロック図である。図５に示す故障検出回路は、メモリＢＩＳＴ１００と、ＲＡＭマクロ入力選択回路１１０、１１１と、ＲＡＭマクロ１２０、１２１と、ＲＡＭマクロ出力選択回路１３０、１３１と、フリップフロップ（ＦＦ）１４０、１４１と、ＢＩＳＴ入力選択回路２００と、を備えている。 FIG. 5 is a block diagram of a related failure detection circuit. The fault detection circuit shown in FIG. 5 includes a memory BIST 100, RAM macro input selection circuits 110 and 111, RAM macros 120 and 121, RAM macro output selection circuits 130 and 131, flip-flops (FF) 140 and 141, And a BIST input selection circuit 200.

ＲＡＭマクロ入力選択回路１１０は、メモリＢＩＳＴ１００で生成され出力されたＲＡＭマクロ試験データ信号Ｓ１００と、外部機器から出力された信号Ｓ１を入力し、いずれか選択した信号をＲＡＭマクロ１２０に出力する。同様に、ＲＡＭマクロ入力選択回路１１１は、ＲＡＭマクロ試験データ信号Ｓ１００と、外部機器から出力された信号Ｓ２を入力し、いずれか選択した信号をＲＡＭマクロ１２１に出力する。
ＲＡＭマクロ１２０、１２１から、それぞれ出力信号Ｓ１２０、Ｓ１２１が、ＢＩＳＴ入力選択回路２００に出力される。ＢＩＳＴ入力選択回路２００は、検査を行いたいＲＡＭマクロに応じて、入力された信号をメモリＢＩＳＴ１００に選択的に出力する。例えば、ＲＡＭマクロ１２０の検査を行いたい場合には、ＢＩＳＴ入力選択回路２００は、出力信号Ｓ１２０をメモリＢＩＳＴに出力する。
メモリＢＩＳＴ１００は、ＢＩＳＴ入力選択回路２００から入力された信号と、ＲＡＭマクロ試験データ信号Ｓ１００との比較を行うことにより、選択したＲＡＭマクロの故障検出を行う。 The RAM macro input selection circuit 110 receives the RAM macro test data signal S100 generated and output by the memory BIST 100 and the signal S1 output from the external device, and outputs either selected signal to the RAM macro 120. Similarly, the RAM macro input selection circuit 111 receives the RAM macro test data signal S100 and the signal S2 output from the external device, and outputs a selected signal to the RAM macro 121.
Output signals S120 and S121 are output from the RAM macros 120 and 121 to the BIST input selection circuit 200, respectively. The BIST input selection circuit 200 selectively outputs an input signal to the memory BIST 100 according to a RAM macro to be inspected. For example, when it is desired to inspect the RAM macro 120, the BIST input selection circuit 200 outputs the output signal S120 to the memory BIST.
The memory BIST 100 detects the failure of the selected RAM macro by comparing the signal input from the BIST input selection circuit 200 with the RAM macro test data signal S100.

ここで、ＲＡＭマクロ出力選択回路１３０、１３１は、ＲＡＭマクロ１２０、１２１の出力に直接接続されている。この場合、ＲＡＭマクロ出力選択回路１３０、１３１では、スキャンテスト及びメモリＢＩＳＴによるテストを行うことができない。そこで、ＲＡＭマクロ出力選択回路１３０、１３１では、機能テストパターンを多数作成し、これらのパターンをテスター上で実行することにより、故障の検出を行っている。 Here, the RAM macro output selection circuits 130 and 131 are directly connected to the outputs of the RAM macros 120 and 121. In this case, the RAM macro output selection circuits 130 and 131 cannot perform a scan test and a test using the memory BIST. Therefore, the RAM macro output selection circuits 130 and 131 create a large number of function test patterns and execute these patterns on the tester to detect a failure.

特許文献１では、メモリＢＩＳＴを用いてＲＡＭマクロ出力ロジックのテストを行う技術が開示されている。図６は、特許文献１に開示された技術について、複数のＲＡＭマクロ及びＲＡＭマクロ出力回路がメモリ出力選択回路により構成されている場合のブロック図である。 Patent Document 1 discloses a technique for testing a RAM macro output logic using a memory BIST. FIG. 6 is a block diagram in the case where a plurality of RAM macros and a RAM macro output circuit are configured by a memory output selection circuit for the technique disclosed in Patent Document 1.

ＲＡＭマクロ出力選択回路１３０は、ＲＡＭマクロ１２０、１２１から出力された出力信号Ｓ１２０、Ｓ１２１を入力する。また選択信号生成回路３００は、選択信号Ｓ３００を、ＲＡＭマクロ出力選択回路１３０に出力する。ＲＡＭマクロ出力選択回路１３０は、選択信号Ｓ３００に基づいて、出力信号Ｓ１２０、Ｓ１２１のいずれかを選択し、ＦＦ１４０に信号を出力する。また同様にして、ＲＡＭマクロ出力選択回路１３１は、ＦＦ１４１に信号を出力する。
ＦＦ１４０、１４１から、それぞれ出力信号Ｓ１４０、Ｓ１４１が、ＢＩＳＴ入力選択回路２００に出力される。ＢＩＳＴ入力選択回路２００は、検査を行いたいＲＡＭマクロ出力選択回路に応じて、入力された信号をメモリＢＩＳＴ１００に選択的に出力する。例えば、ＲＡＭマクロ出力選択回路１３０の検査を行いたい場合には、ＢＩＳＴ入力選択回路２００は、出力信号Ｓ１４０をメモリＢＩＳＴに出力する。 The RAM macro output selection circuit 130 receives the output signals S120 and S121 output from the RAM macros 120 and 121. The selection signal generation circuit 300 outputs the selection signal S300 to the RAM macro output selection circuit 130. The RAM macro output selection circuit 130 selects one of the output signals S120 and S121 based on the selection signal S300, and outputs a signal to the FF 140. Similarly, the RAM macro output selection circuit 131 outputs a signal to the FF 141.
Output signals S140 and S141 are output from the FFs 140 and 141 to the BIST input selection circuit 200, respectively. The BIST input selection circuit 200 selectively outputs the input signal to the memory BIST 100 according to the RAM macro output selection circuit to be inspected. For example, when it is desired to check the RAM macro output selection circuit 130, the BIST input selection circuit 200 outputs an output signal S140 to the memory BIST.

これによると、ＲＡＭマクロ出力選択回路の出力をメモリＢＩＳＴに接続し、メモリＢＩＳＴにおいて期待値比較を行うことで、ＲＡＭマクロ出力選択回路のテストを行うことができる。 According to this, it is possible to test the RAM macro output selection circuit by connecting the output of the RAM macro output selection circuit to the memory BIST and comparing the expected value in the memory BIST.

特開２００４−３３４９３３号公報JP 2004-334933 A

しかしながら、特許文献１にかかる回路では、ＲＡＭマクロおよびＲＡＭマクロ出力ロジックを検査する際に、ＲＡＭマクロ出力とＲＡＭマクロ出力回路とを選択する回路が必要となる。このとき、ＲＡＭマクロのビット幅が大きい場合やＲＡＭマクロの数が多い場合には、選択回路のゲート量及び配線数が増加し、回路の収容性が悪化する。さらに、ＲＡＭマクロのテストとＲＡＭマクロ出力回路のテストは同時に行うことができないため、テスト時間が増大する。
また、図５に示す回路のように、機能テストパターンを用いる検査方法では、テストパターン作成コスト及びテスト時間増大によりテストのコストが増加するという問題がある。
本発明は、このような問題点を解決するためになされたものであり、ＲＡＭマクロ出力回路のテストを効率良く行うことができる故障検出回路を提供することを目的とする。 However, the circuit according to Patent Document 1 requires a circuit for selecting a RAM macro output and a RAM macro output circuit when inspecting the RAM macro and the RAM macro output logic. At this time, if the bit width of the RAM macro is large or the number of RAM macros is large, the gate amount and the number of wirings of the selection circuit increase, and the circuit capacity deteriorates. Furthermore, since the RAM macro test and the RAM macro output circuit test cannot be performed simultaneously, the test time increases.
Further, in the inspection method using the functional test pattern as in the circuit shown in FIG. 5, there is a problem that the test cost increases due to the test pattern creation cost and test time increase.
The present invention has been made to solve such problems, and an object of the present invention is to provide a failure detection circuit capable of efficiently testing a RAM macro output circuit.

本発明にかかる故障検出回路は、メモリＢＩＳＴと、前記メモリＢＩＳＴの出力信号である第１の出力信号を入力し当該第１の出力信号を選択する複数のＲＡＭマクロ入力選択回路と、前記複数のＲＡＭマクロ入力選択回路で選択された前記第１の出力信号をそれぞれ入力する複数のＲＡＭマクロと、前記ＲＡＭマクロの出力信号である第２の出力信号を入力し、当該第２の出力信号のうちのいずれかを選択し前記メモリＢＩＳＴに出力するＢＩＳＴ入力選択回路と、前記ＲＡＭマクロから出力された前記第２の出力信号のうちのいずれかを選択するＲＡＭマクロ出力選択回路と、前記ＲＡＭマクロ出力選択回路で選択された前記第２の出力信号を保持するフリップフロップと、前記メモリＢＩＳＴの出力信号からパリティ信号を生成するパリティ生成回路と、前記パリティ生成回路から出力されたパリティ信号と前記フリップフロップが保持している前記第２の出力信号のパリティチェックを行うパリティチェック回路と、を備える。 The failure detection circuit according to the present invention includes a memory BIST, a plurality of RAM macro input selection circuits that input a first output signal that is an output signal of the memory BIST and selects the first output signal, and the plurality of RAM macro input selection circuits. A plurality of RAM macros that respectively input the first output signals selected by the RAM macro input selection circuit, and a second output signal that is an output signal of the RAM macro are input, and the second output signals are A BIST input selection circuit for selecting one of the output signals, and outputting to the memory BIST, a RAM macro output selection circuit for selecting any one of the second output signals output from the RAM macro, and the RAM macro output A flip-flop that holds the second output signal selected by the selection circuit, and a parameter that generates a parity signal from the output signal of the memory BIST. Comprising a tee generating circuit, and a parity check circuit for performing a parity check of the parity signal output from the parity generation circuit and the second output signal from the flip-flop holds.

メモリＢＩＳＴによりＲＡＭマクロの故障を検出する故障検出回路において、ＲＡＭマクロ出力回路のテストを効率良く行うことができる。 In a failure detection circuit that detects a failure of a RAM macro using the memory BIST, the RAM macro output circuit can be efficiently tested.

実施の形態１にかかる故障検出回路のブロック図である。1 is a block diagram of a failure detection circuit according to a first exemplary embodiment; 実施の形態１にかかる故障検出回路のブロック図である。1 is a block diagram of a failure detection circuit according to a first exemplary embodiment; 実施の形態１にかかるパリティチェック回路のブロック図である。1 is a block diagram of a parity check circuit according to a first exemplary embodiment; 実施の形態１にかかる選択信号生成回路の動作を示す図である。FIG. 3 is a diagram illustrating an operation of the selection signal generation circuit according to the first embodiment. 関連する故障検出回路のブロック図である。It is a block diagram of a related failure detection circuit. 関連する故障検出回路のブロック図である。It is a block diagram of a related failure detection circuit.

実施の形態１．
以下、図面を参照して本発明の実施の形態について説明する。図１は、本実施の形態にかかる故障検出回路のブロック図である。 Embodiment 1 FIG.
Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram of a failure detection circuit according to the present embodiment.

故障検出回路は、メモリＢＩＳＴ１００と、ＲＡＭマクロ入力選択回路１１０、１１１と、ＲＡＭマクロ１２０、１２１と、ＲＡＭマクロ出力選択回路１３０、１３１と、フリップフロップ（ＦＦ）１４０、１４１と、パリティチェック回路１５０、１５１と、ＢＩＳＴ入力選択回路２００と、パリティ生成回路４００と、を備えている。 The failure detection circuit includes a memory BIST 100, RAM macro input selection circuits 110 and 111, RAM macros 120 and 121, RAM macro output selection circuits 130 and 131, flip-flops (FF) 140 and 141, and a parity check circuit 150. 151, a BIST input selection circuit 200, and a parity generation circuit 400.

メモリＢＩＳＴ１００は、ＲＡＭマクロ試験データ信号Ｓ１００（第１の出力信号）を生成する。また、メモリＢＩＳＴ１００は、ＲＡＭマクロ入力選択回路１１０、１１１及びパリティ生成回路４００と接続されている。メモリＢＩＳＴ１００は、ＲＡＭマクロ入力選択回路１１０、１１１及びパリティ生成回路４００に対して、ＲＡＭマクロ試験データ信号Ｓ１００を出力する。 The memory BIST 100 generates a RAM macro test data signal S100 (first output signal). The memory BIST 100 is connected to the RAM macro input selection circuits 110 and 111 and the parity generation circuit 400. The memory BIST 100 outputs a RAM macro test data signal S100 to the RAM macro input selection circuits 110 and 111 and the parity generation circuit 400.

パリティ生成回路４００には、ＲＡＭマクロ試験データ信号Ｓ１００が入力される。また、パリティ生成回路４００は、ＲＡＭマクロ試験データ信号Ｓ１００に基づくパリティ信号Ｓ４００を生成して、パリティチェック回路１５０、１５１に出力する。 The parity generation circuit 400 receives the RAM macro test data signal S100. The parity generation circuit 400 generates a parity signal S400 based on the RAM macro test data signal S100 and outputs the parity signal S400 to the parity check circuits 150 and 151.

ＲＡＭマクロ入力選択回路１１０、１１１には、ＲＡＭマクロ試験データ信号Ｓ１００が入力される。また、ＲＡＭマクロ入力選択回路１１０、１１１は、外部機器（図示せず）と接続されている。ＲＡＭマクロ入力選択回路１１０には外部機器から信号Ｓ１（第３の出力信号）が入力され、ＲＡＭマクロ入力選択回路１１１には外部機器から信号Ｓ２（第３の出力信号）が入力される。
ＲＡＭマクロ入力選択回路１１０の出力は、ＲＡＭマクロ１２０と接続されている。ＲＡＭマクロ入力選択回路１１０で選択された信号はＲＡＭマクロ１２０に出力される。同様に、ＲＡＭマクロ入力選択回路１１１の出力は、ＲＡＭマクロ１２１と接続されている。ＲＡＭマクロ入力選択回路１１１で選択された信号は、ＲＡＭマクロ１２１に出力される。 A RAM macro test data signal S100 is input to the RAM macro input selection circuits 110 and 111. The RAM macro input selection circuits 110 and 111 are connected to an external device (not shown). The RAM macro input selection circuit 110 receives a signal S1 (third output signal) from an external device, and the RAM macro input selection circuit 111 receives a signal S2 (third output signal) from an external device.
The output of the RAM macro input selection circuit 110 is connected to the RAM macro 120. The signal selected by the RAM macro input selection circuit 110 is output to the RAM macro 120. Similarly, the output of the RAM macro input selection circuit 111 is connected to the RAM macro 121. The signal selected by the RAM macro input selection circuit 111 is output to the RAM macro 121.

ＲＡＭマクロ１２０、１２１には、それぞれＲＡＭマクロ入力選択回路１１０、１１１で選択された信号が入力される。また、ＲＡＭマクロ１２０の出力は、ＲＡＭマクロ出力選択回路１３０、１３１及びＢＩＳＴ入力選択回路２００と接続されている。ＲＡＭマクロ１２０は、ＲＡＭマクロ出力選択回路１３０、１３１及びＢＩＳＴ入力選択回路２００に出力信号Ｓ１２０（第２の出力信号）を出力する。同様に、ＲＡＭマクロ１２１の出力は、ＲＡＭマクロ出力選択回路１３０、１３１及びＢＩＳＴ入力選択回路２００と接続されている。ＲＡＭマクロ１２１は、ＲＡＭマクロ出力選択回路１３０、１３１及びＢＩＳＴ入力選択回路２００に出力信号Ｓ１２１（第２の出力信号）を出力する。 The signals selected by the RAM macro input selection circuits 110 and 111 are input to the RAM macros 120 and 121, respectively. The output of the RAM macro 120 is connected to the RAM macro output selection circuits 130 and 131 and the BIST input selection circuit 200. The RAM macro 120 outputs an output signal S120 (second output signal) to the RAM macro output selection circuits 130 and 131 and the BIST input selection circuit 200. Similarly, the output of the RAM macro 121 is connected to the RAM macro output selection circuits 130 and 131 and the BIST input selection circuit 200. The RAM macro 121 outputs an output signal S121 (second output signal) to the RAM macro output selection circuits 130 and 131 and the BIST input selection circuit 200.

ＢＩＳＴ入力選択回路２００には、出力信号Ｓ１２０、Ｓ１２１が入力される。また、ＢＩＳＴ入力選択回路２００の出力は、メモリＢＩＳＴ１００と接続されている。ＢＩＳＴ入力選択回路２００は、選択したデータを、メモリＢＩＳＴ１００に出力する。 Output signals S120 and S121 are input to the BIST input selection circuit 200. The output of the BIST input selection circuit 200 is connected to the memory BIST 100. The BIST input selection circuit 200 outputs the selected data to the memory BIST 100.

ＲＡＭマクロ出力選択回路１３０には、出力信号Ｓ１２０、Ｓ１２１が入力される。また、ＲＡＭマクロ出力選択回路１３０の出力は、フリップフロップ１４０と接続されている。ＲＡＭマクロ出力選択回路１３０は、選択したデータを、パリティチェック回路１５０に出力する。同様に、出力信号Ｓ１２０、Ｓ１２１が入力されたＲＡＭマクロ出力選択回路１３１は、データをパリティチェック回路１５１に出力する。 The RAM macro output selection circuit 130 receives output signals S120 and S121. The output of the RAM macro output selection circuit 130 is connected to the flip-flop 140. The RAM macro output selection circuit 130 outputs the selected data to the parity check circuit 150. Similarly, the RAM macro output selection circuit 131 to which the output signals S120 and S121 are input outputs data to the parity check circuit 151.

図３は、本実施の形態にかかるパリティチェック回路のブロック図である。パリティチェック回路１５０は、ＸＯＲ回路１５０ａと、ＸＯＲ回路１５０ｂと、を備えている。 FIG. 3 is a block diagram of the parity check circuit according to the present embodiment. The parity check circuit 150 includes an XOR circuit 150a and an XOR circuit 150b.

ＸＯＲ回路１５０ａの入力は、フリップフロップ１４０の出力と接続されている。ＸＯＲ回路１５０ａには、フリップフロップ１４０から信号が入力される。ＸＯＲ回路１５０ａは、ＸＯＲ回路１５０ａにおける演算（排他的論理和）の結果を出力する。 The input of the XOR circuit 150a is connected to the output of the flip-flop 140. A signal is input from the flip-flop 140 to the XOR circuit 150a. The XOR circuit 150a outputs the result of the operation (exclusive OR) in the XOR circuit 150a.

ＸＯＲ回路１５０ｂの一方の入力は、ＸＯＲ回路１５０ａの出力と接続されている。ＸＯＲ回路１５０ｂには、ＸＯＲ回路１５０ａによる演算結果が入力される。また、ＸＯＲ回路１５０ｂの他方の入力は、パリティ生成回路４００の出力と接続されている。ＸＯＲ回路１５０ｂには、パリティ信号Ｓ４００が入力される。ＸＯＲ回路１５０ｂは、ＸＯＲ回路１５０ｂにおける演算（排他的論理和）の結果を出力する。
なお、パリティチェック回路１５１もパリティチェック回路１５０と同様に構成することができる。 One input of the XOR circuit 150b is connected to the output of the XOR circuit 150a. The calculation result by the XOR circuit 150a is input to the XOR circuit 150b. The other input of the XOR circuit 150b is connected to the output of the parity generation circuit 400. The parity signal S400 is input to the XOR circuit 150b. The XOR circuit 150b outputs the result of the operation (exclusive OR) in the XOR circuit 150b.
Note that the parity check circuit 151 can be configured in the same manner as the parity check circuit 150.

すなわちパリティチェック回路１５０は、通常動作時のパリティチェック回路に、テスト動作時のパリティチェックによるＲＡＭマクロ出力選択回路１３０の故障検出回路を付加した場合の構成例である。 That is, the parity check circuit 150 is a configuration example when a failure detection circuit of the RAM macro output selection circuit 130 by the parity check during the test operation is added to the parity check circuit during the normal operation.

図２は、図１にかかる故障検出回路に、選択信号生成回路３１０をさらに備えた故障検出回路のブロック図である。本実施の形態では図２に示すように、選択信号生成回路３１０を備えていてもよい。 FIG. 2 is a block diagram of a failure detection circuit that further includes a selection signal generation circuit 310 in the failure detection circuit according to FIG. In this embodiment mode, a selection signal generation circuit 310 may be provided as shown in FIG.

選択信号生成回路３１０の出力は、ＲＡＭマクロ出力選択回路１３０、１３１と接続されている。選択信号生成回路３１０は、選択信号生成回路３１０で生成した選択信号Ｓ３１０を、ＲＡＭマクロ出力選択回路１３０、１３１に出力する。 The output of the selection signal generation circuit 310 is connected to the RAM macro output selection circuits 130 and 131. The selection signal generation circuit 310 outputs the selection signal S310 generated by the selection signal generation circuit 310 to the RAM macro output selection circuits 130 and 131.

以上詳細に実施の形態の構成を述べたが、メモリＢＩＳＴ１００は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。
なお、上記説明での構成例は一例であり、ＲＡＭマクロ入力選択回路の個数、ＲＡＭマクロの個数、ＲＡＭマクロ出力選択回路の個数、フリップフロップの個数及びパリティチェック回路の個数は限定されない。 Although the configuration of the embodiment has been described in detail above, the memory BIST 100 is well known to those skilled in the art and is not directly related to the present invention, and thus the detailed configuration is omitted.
The configuration example described above is merely an example, and the number of RAM macro input selection circuits, the number of RAM macros, the number of RAM macro output selection circuits, the number of flip-flops, and the number of parity check circuits are not limited.

次に、本実施の形態に係る故障検出回路の動作について説明する。 Next, the operation of the failure detection circuit according to the present embodiment will be described.

故障検出回路は、メモリＢＩＳＴ１００で生成したデータを用いるテスト動作モードと、メモリＢＩＳＴ１００で生成したデータを用いない通常動作モードで動作する。 The failure detection circuit operates in a test operation mode using data generated by the memory BIST 100 and a normal operation mode not using data generated by the memory BIST 100.

メモリＢＩＳＴ１００は、ＲＡＭマクロ試験データ信号Ｓ１００を生成して出力する。 The memory BIST 100 generates and outputs a RAM macro test data signal S100.

ＲＡＭマクロ入力選択回路１１０には、メモリＢＩＳＴ１００で生成されたＲＡＭマクロ試験データ信号Ｓ１００と、外部機器から出力された信号Ｓ１が入力される。ＲＡＭマクロ入力選択回路１１０は、動作モードに基づいて、いずれの入力信号を用いるかを選択する。すなわちＲＡＭマクロ入力選択回路１１０は、テスト動作モードの場合にはＲＡＭマクロ試験データ信号Ｓ１００を選択し、通常動作モードの場合には信号Ｓ１を選択する。ＲＡＭマクロ入力選択回路１１０は、選択した信号に応じた書きこみデータをＲＡＭマクロ１２０に出力する。
同様に、ＲＡＭマクロ入力選択回路１１１は、メモリＢＩＳＴ１００で生成されたＲＡＭマクロ試験データ信号Ｓ１００と、外部機器から出力された信号Ｓ２の、いずれの信号を用いるか選択し、選択した信号に応じた書き込みデータをＲＡＭマクロ１２１に出力する。 The RAM macro input selection circuit 110 receives the RAM macro test data signal S100 generated by the memory BIST 100 and the signal S1 output from the external device. The RAM macro input selection circuit 110 selects which input signal is used based on the operation mode. That is, the RAM macro input selection circuit 110 selects the RAM macro test data signal S100 in the test operation mode, and selects the signal S1 in the normal operation mode. The RAM macro input selection circuit 110 outputs write data corresponding to the selected signal to the RAM macro 120.
Similarly, the RAM macro input selection circuit 111 selects which of the RAM macro test data signal S100 generated by the memory BIST 100 and the signal S2 output from the external device is used, and corresponds to the selected signal. Write data is output to the RAM macro 121.

ＲＡＭマクロ１２０は、入力された書き込みデータに応じて、出力信号Ｓ１２０を出力する。同様にＲＡＭマクロ１２１は、出力信号Ｓ１２１を出力する。 The RAM macro 120 outputs an output signal S120 according to the input write data. Similarly, the RAM macro 121 outputs an output signal S121.

出力信号Ｓ１２０は、ＲＡＭマクロ出力選択回路１３０、１３１に入力される。同様に出力信号Ｓ１２１は、ＲＡＭマクロ出力選択回路１３０、１３１に入力される。
ＲＡＭマクロ出力選択回路１３０は、出力信号Ｓ１２０、Ｓ１２１から信号を選択し、選択した信号をＦＦ１４０に格納する。同様に、ＲＡＭマクロ出力選択回路１３１は、出力信号Ｓ１２０、Ｓ１２１から信号を選択し、選択した信号をＦＦ１４１に格納する。 The output signal S120 is input to the RAM macro output selection circuits 130 and 131. Similarly, the output signal S121 is input to the RAM macro output selection circuits 130 and 131.
The RAM macro output selection circuit 130 selects a signal from the output signals S120 and S121, and stores the selected signal in the FF 140. Similarly, the RAM macro output selection circuit 131 selects a signal from the output signals S120 and S121, and stores the selected signal in the FF 141.

ここで図２に示したように、本実施の形態にかかる故障検出回路は、例えば選択信号生成回路３１０を備えていてもよい。選択信号生成回路３１０は、ＲＡＭマクロ出力選択回路１３０、１３１を制御するための手段である。選択信号生成回路３１０は選択信号Ｓ３１０を、ＲＡＭマクロ出力選択回路１３０、１３１に出力する。
図４は、選択信号生成回路３１０の動作を示す図である。選択信号生成回路３１０は、通常動作モードを選択する場合には通常動作時選択信号を送出する。テスト動作モードであって、ＲＡＭマクロ１２０を選択する場合には、ＲＡＭマクロ１２０選択信号を送出し、ＲＡＭマクロ１２１を選択する場合には、ＲＡＭマクロ１２１選択信号を送出する。すなわち、ＲＡＭマクロ出力選択回路１３０、１３１は、選択信号Ｓ３１０に応じて、ＲＡＭマクロ１２０、１２１のいずれかの出力信号Ｓ１２０、Ｓ１２１を選択するかを決定し、信号をそれぞれＦＦ１４０、１４１に出力する。 Here, as illustrated in FIG. 2, the failure detection circuit according to the present exemplary embodiment may include a selection signal generation circuit 310, for example. The selection signal generation circuit 310 is a means for controlling the RAM macro output selection circuits 130 and 131. The selection signal generation circuit 310 outputs a selection signal S310 to the RAM macro output selection circuits 130 and 131.
FIG. 4 is a diagram illustrating the operation of the selection signal generation circuit 310. The selection signal generation circuit 310 transmits a selection signal during normal operation when selecting the normal operation mode. When the RAM macro 120 is selected in the test operation mode, the RAM macro 120 selection signal is transmitted. When the RAM macro 121 is selected, the RAM macro 121 selection signal is transmitted. That is, the RAM macro output selection circuits 130 and 131 determine whether to select any of the output signals S120 and S121 of the RAM macros 120 and 121 according to the selection signal S310, and output the signals to the FFs 140 and 141, respectively. .

ＦＦ１４０に格納されたデータは、パリティチェック回路１５０に入力される。また同様に、ＦＦ１４１に格納されたデータは、パリティチェック回路１５１に入力される。 The data stored in the FF 140 is input to the parity check circuit 150. Similarly, the data stored in the FF 141 is input to the parity check circuit 151.

また、パリティ生成回路４００には、メモリＢＩＳＴ１００から出力されたＲＡＭマクロ試験データ信号Ｓ１００が入力され、パリティ信号Ｓ４００を生成する。パリティ生成回路４００は生成したパリティ信号Ｓ４００を、パリティチェック回路１５０、１５１に出力する。 The parity generation circuit 400 receives the RAM macro test data signal S100 output from the memory BIST 100, and generates a parity signal S400. The parity generation circuit 400 outputs the generated parity signal S400 to the parity check circuits 150 and 151.

ここで図３に示すように、パリティチェック回路１５０は、ＸＯＲ回路１５０ａとＸＯＲ回路１５０ｂを備えている。
ここで、ＸＯＲ１５０aは通常動作モードにおける故障検出回路である。ＸＯＲ１５０aは、ＦＦ１４０から出力された複数のデータに対して演算を行い、演算結果を出力する。演算は、例えば入力されたデータのそれぞれのパリティビットについて行われる。ＸＯＲ回路１５０ａの出力は、偶数パリティの場合、ＲＡＭマクロ出力選択回路１３０やＦＦ１４０が故障していると"１"になり、これにより故障を検出する。 As shown in FIG. 3, the parity check circuit 150 includes an XOR circuit 150a and an XOR circuit 150b.
Here, the XOR 150a is a failure detection circuit in the normal operation mode. The XOR 150a performs an operation on a plurality of data output from the FF 140 and outputs an operation result. The calculation is performed for each parity bit of the input data, for example. In the case of even parity, the output of the XOR circuit 150a becomes “1” when the RAM macro output selection circuit 130 or the FF 140 is out of order, thereby detecting the outage.

ＸＯＲ１５０ｂは、テスト動作モードにおける故障検出回路である。ＸＯＲ１５０ｂは、ＲＡＭマクロ試験データ信号Ｓ１００のパリティであるパリティ信号Ｓ４００と、ＸＯＲ１５０ａの出力信号を入力して演算を行い、演算結果を出力する。これによりＸＯＲ１５０ｂは、ＲＡＭマクロ出力選択回路１３０やＦＦ１４０の故障検出をおこなう。
パリティチェック回路１５１は、パリティチェック回路１５０と同様に動作し、ＲＡＭマクロ出力選択回路１３１やＦＦ１４１の故障検出を行う。 XOR 150b is a failure detection circuit in the test operation mode. The XOR 150b receives the parity signal S400, which is the parity of the RAM macro test data signal S100, and the output signal of the XOR 150a, performs an operation, and outputs the operation result. Thereby, the XOR 150b detects a failure of the RAM macro output selection circuit 130 and the FF 140.
The parity check circuit 151 operates in the same manner as the parity check circuit 150, and performs failure detection of the RAM macro output selection circuit 131 and the FF 141.

すなわち、通常動作モードにおいて、外部機器からＲＡＭマクロ入力選択回路１１０に入力された信号Ｓ１は、ＲＡＭマクロ１２０に出力される。次に、ＲＡＭマクロ１２０から出力された出力信号Ｓ１２０は、ＲＡＭマクロ出力選択回路１３０及びＦＦ１４０を介して、パリティチェック回路１５０に入力される。パリティチェック回路１５０のＸＯＲ回路１５０ａは、ＦＦ１４０から出力された複数のデータについて演算を行い、データのチェックを行う。
同様にして、出力信号Ｓ１２０はＲＡＭマクロ出力選択回路１３１及びＦＦ１４１を介して、パリティチェック回路１５１に入力される。パリティチェック回路１５１は、ＸＯＲ（排他的論理和）の演算を行う。また、外部機器からＲＡＭマクロ入力選択回路１１１に入力された信号Ｓ２を用い、ＲＡＭマクロ１２１から出力された信号について、パリティチェック回路１５０、１５１において演算を行うことができる。
これにより、通常動作モードにおいて、ＲＡＭマクロ１２０、１２１及びＲＡＭマクロ出力選択回路１３０、１３１の故障検出を行うことができる。 That is, in the normal operation mode, the signal S1 input from the external device to the RAM macro input selection circuit 110 is output to the RAM macro 120. Next, the output signal S120 output from the RAM macro 120 is input to the parity check circuit 150 via the RAM macro output selection circuit 130 and the FF 140. The XOR circuit 150a of the parity check circuit 150 performs an operation on a plurality of data output from the FF 140 and performs data check.
Similarly, the output signal S120 is input to the parity check circuit 151 via the RAM macro output selection circuit 131 and the FF 141. The parity check circuit 151 performs an XOR (exclusive OR) operation. Further, using the signal S2 input from the external device to the RAM macro input selection circuit 111, the parity check circuits 150 and 151 can perform an operation on the signal output from the RAM macro 121.
As a result, failure detection of the RAM macros 120 and 121 and the RAM macro output selection circuits 130 and 131 can be performed in the normal operation mode.

また、テスト動作モードにおいて、メモリＢＩＳＴ１００から出力され、ＲＡＭマクロ入力選択回路１１０に入力されたＲＡＭマクロ試験データ信号Ｓ１００は、ＲＡＭマクロ１２０に出力される。次に、ＲＡＭマクロ１２０から出力された出力信号Ｓ１２０は、ＲＡＭマクロ出力選択回路１３０及びＦＦ１４０を介して、パリティチェック回路１５０に入力される。パリティチェック回路１５０のＸＯＲ回路１５０ａは、ＦＦ１４０から出力された複数のデータについて演算を行う。この出力を第１の入力信号として、ＸＯＲ回路１５０ｂに出力する。また、メモリＢＩＳＴ１００から出力されたＲＡＭマクロ試験データ信号Ｓ１００は、パリティ生成回路４００に入力され、パリティ生成回路４００はパリティ信号Ｓ４００をパリティチェック回路１５０に出力する。このパリティ信号Ｓ４００を第２の入力信号としてＸＯＲ回路１５０ｂは演算を行い、データのチェックを行う。
同様にして、出力信号Ｓ１２０はＲＡＭマクロ出力選択回路１３１及びＦＦ１４１を介して、パリティチェック回路１５１に入力される。パリティチェック回路１５１は、パリティチェック回路１５０と同様に動作し、データのチェックを行う。
なお、ＲＡＭマクロ入力選択回路１１０及びＲＡＭマクロ１２０を用いる代わりに、ＲＡＭマクロ入力選択回路１１１及びＲＡＭマクロ１２１を用い、ＲＡＭマクロ１２１から出力された信号について、処理を行うことができる。
これによりテスト動作モードにおいて、パリティを用いてＲＡＭマクロ出力選択回路１３０、１３１の故障検出を行うことができる。 In the test operation mode, the RAM macro test data signal S100 output from the memory BIST 100 and input to the RAM macro input selection circuit 110 is output to the RAM macro 120. Next, the output signal S120 output from the RAM macro 120 is input to the parity check circuit 150 via the RAM macro output selection circuit 130 and the FF 140. The XOR circuit 150a of the parity check circuit 150 performs an operation on a plurality of data output from the FF 140. This output is output as a first input signal to the XOR circuit 150b. The RAM macro test data signal S100 output from the memory BIST 100 is input to the parity generation circuit 400, and the parity generation circuit 400 outputs the parity signal S400 to the parity check circuit 150. Using this parity signal S400 as the second input signal, the XOR circuit 150b performs an operation to check the data.
Similarly, the output signal S120 is input to the parity check circuit 151 via the RAM macro output selection circuit 131 and the FF 141. The parity check circuit 151 operates in the same manner as the parity check circuit 150 and performs data check.
Note that, instead of using the RAM macro input selection circuit 110 and the RAM macro 120, the RAM macro input selection circuit 111 and the RAM macro 121 can be used to perform processing on signals output from the RAM macro 121.
Thereby, in the test operation mode, the failure detection of the RAM macro output selection circuits 130 and 131 can be performed using the parity.

ここで、テスト動作モードにおいて、ＲＡＭマクロ１２０、１２１から出力された出力信号Ｓ１２０、Ｓ１２１は、それぞれＢＩＳＴ入力選択回路２００に入力される。ＢＩＳＴ入力選択回路２００は、テスト対象となる出力信号Ｓ１２０、Ｓ１２１を選択する。例えば、テスト対象がＲＡＭマクロ１２０の場合には、出力信号Ｓ１２０を選択し、テスト対象がＲＡＭマクロ１２１の場合には、出力信号Ｓ１２１を選択する。
ＢＩＳＴ入力選択回路２００で選択された出力信号Ｓ１２０、Ｓ１２１は、メモリＢＩＳＴ１００に入力される。メモリＢＩＳＴ１００は、入力されたデータとＲＡＭマクロ試験データ信号Ｓ１００に応じた期待値との比較を行い、ＲＡＭマクロ１２０、１２１の故障検出を行う。 Here, in the test operation mode, the output signals S120 and S121 output from the RAM macros 120 and 121 are input to the BIST input selection circuit 200, respectively. The BIST input selection circuit 200 selects the output signals S120 and S121 to be tested. For example, when the test target is the RAM macro 120, the output signal S120 is selected, and when the test target is the RAM macro 121, the output signal S121 is selected.
The output signals S120 and S121 selected by the BIST input selection circuit 200 are input to the memory BIST100. The memory BIST 100 compares the input data with an expected value according to the RAM macro test data signal S100, and detects a failure of the RAM macros 120 and 121.

これにより、メモリＢＩＳＴ１００を用いてＲＡＭマクロの故障を検出する回路において、メモリＢＩＳＴから出力されるＲＡＭマクロ試験データ信号Ｓ１００を用いて、ＲＡＭマクロ１２０、１２１の出力からＦＦ１４０、１４１に至るまでのテストが可能となる。特に、メモリ出力ロジックが複数のＲＡＭマクロを選択する回路において、選択回路のテストを可能にする。
すなわち、メモリＢＩＳＴ１００による比較を行うこと無く、ＲＡＭマクロ出力選択回路１３０、１３１のテストを行うことができる。したがって、メモリＢＩＳＴ１００によるＲＡＭマクロ１２０、１２１のテストと同時に、ＲＡＭマクロ１２０、１２１の出力からＦＦ１４０、１４１に至るまでの回路のテストをおこなうことができ、テスト時間の短縮が可能となる。 Thus, in the circuit for detecting a failure of the RAM macro using the memory BIST 100, the test from the output of the RAM macros 120 and 121 to the FFs 140 and 141 using the RAM macro test data signal S100 output from the memory BIST. Is possible. In particular, in a circuit in which the memory output logic selects a plurality of RAM macros, the selection circuit can be tested.
In other words, the RAM macro output selection circuits 130 and 131 can be tested without performing comparison by the memory BIST 100. Therefore, simultaneously with the test of the RAM macros 120 and 121 by the memory BIST 100, the circuit test from the output of the RAM macros 120 and 121 to the FFs 140 and 141 can be performed, and the test time can be shortened.

また、データそのものではなく、パリティで期待値比較（パリティチェックによる故障検出）をおこなうことができる。これにより、ＢＩＳＴ入力選択回路２００の信号数の削減が可能になるとともに、ＢＩＳＴ入力選択回路２００のゲート量も削減可能となる。ＲＡＭマクロ数及びマクロ出力選択回路の数が多い場合に、信号数、ゲート数削減効果が大きくなる。 In addition, the expected value comparison (failure detection by parity check) can be performed not by the data itself but by parity. Thereby, the number of signals of the BIST input selection circuit 200 can be reduced, and the gate amount of the BIST input selection circuit 200 can also be reduced. When the number of RAM macros and the number of macro output selection circuits are large, the effect of reducing the number of signals and the number of gates is increased.

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。また、本発明は、ＲＡＭマクロ及びメモリＢＩＳＴを備えた半導体集積回路の故障検出に適用することが可能である。 Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention. Further, the present invention can be applied to failure detection of a semiconductor integrated circuit including a RAM macro and a memory BIST.

１００メモリＢＩＳＴ
１１０ＲＡＭマクロ入力選択回路
１１１ＲＡＭマクロ入力選択回路
１２０ＲＡＭマクロ
１２１ＲＡＭマクロ
１３０ＲＡＭマクロ出力選択回路
１３１ＲＡＭマクロ出力選択回路
１４０フリップフロップ
１５０パリティチェック回路
１５１パリティチェック回路
１５０ａ、１５０ｂ、１５１ａ、１５１ｂＸＯＲ回路
２００ＢＩＳＴ入力選択回路
３００選択信号生成回路
３１０選択信号生成回路
４００パリティ生成回路
Ｓ１、Ｓ２入力信号
Ｓ１００マクロ試験データ信号
Ｓ１２０出力信号
Ｓ１２１出力信号
Ｓ１４０、Ｓ１４１出力信号
Ｓ３００選択信号
Ｓ３１０選択信号
Ｓ４００パリティ信号 100 memory BIST
110 RAM macro input selection circuit 111 RAM macro input selection circuit 120 RAM macro 121 RAM macro 130 RAM macro output selection circuit 131 RAM macro output selection circuit 140 Flip-flop 150 Parity check circuit 151 Parity check circuits 150a, 150b, 151a, 151b XOR circuit 200 BIST input selection circuit 300 selection signal generation circuit 310 selection signal generation circuit 400 parity generation circuit S1, S2 input signal S100 macro test data signal S120 output signal S121 output signal S140, S141 output signal S300 selection signal S310 selection signal S400 parity signal

Claims

Memory BIST;
A plurality of RAM macro input selection circuits for inputting a first output signal which is an output signal of the memory BIST and selecting the first output signal;
A plurality of RAM macros that respectively input the selected first output signals;
A BIST input selection circuit that inputs a second output signal that is an output signal of the RAM macro, selects any one of the second output signals, and outputs the selected signal to the memory BIST;
A RAM macro output selection circuit for selecting any one of the second output signals output from the RAM macro;
A flip-flop that holds the second output signal selected by the RAM macro output selection circuit;
A parity generation circuit for generating a parity signal from the output signal of the memory BIST;
A parity check circuit that performs a parity check of the parity signal output from the parity generation circuit and the second output signal held by the flip-flop.
Fault detection circuit.

The parity check circuit includes:
A first XOR circuit that inputs the second output signal output from the flip-flop and outputs an operation result;
A second XOR circuit that outputs a calculation result using the output signal of the first XOR circuit as a first input signal and the parity signal generated by the parity generation circuit as a second input signal; The failure detection circuit according to claim 1.

A selection signal generation circuit;
The failure detection circuit according to claim 1, wherein the selection signal generation circuit generates a control signal such that the second output signal is input to the flip-flop via the RAM macro output selection circuit. .

The BIST input selection circuit selects the second output signal according to the RAM macro to be inspected and outputs a signal to the memory BIST.
The failure detection circuit according to any one of claims 1 to 3.

The RAM macro input selection circuit inputs a first output signal that is an output signal of the memory BIST and a third output signal output by an external device, and outputs any signal to the RAM macro.
The failure detection circuit according to any one of claims 1 to 4.

The parity check circuit performs an operation on a plurality of second output signals stored in the flip-flop when a first output signal that is an output signal of the memory BIST is selected in the RAM macro input selection circuit. The operation result and the parity signal generated by the parity generation circuit are calculated.
The failure detection circuit according to claim 5.

The parity check circuit performs an operation on a plurality of second output signals stored in the flip-flop when the third output signal output from the external device is selected in the RAM macro input selection circuit.
The failure detection circuit according to claim 5 or 6.