JP2011103318A - Semiconductor device and method of manufacturing the same - Google Patents
Semiconductor device and method of manufacturing the same Download PDFInfo
- Publication number
- JP2011103318A JP2011103318A JP2009256756A JP2009256756A JP2011103318A JP 2011103318 A JP2011103318 A JP 2011103318A JP 2009256756 A JP2009256756 A JP 2009256756A JP 2009256756 A JP2009256756 A JP 2009256756A JP 2011103318 A JP2011103318 A JP 2011103318A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- iii
- compound semiconductor
- nitriding
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 94
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 150000001875 compounds Chemical class 0.000 claims abstract description 68
- 238000005121 nitriding Methods 0.000 claims abstract description 60
- 238000000137 annealing Methods 0.000 claims abstract description 56
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910001873 dinitrogen Inorganic materials 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 17
- 238000009832 plasma treatment Methods 0.000 claims description 12
- 229910021478 group 5 element Inorganic materials 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 238000012545 processing Methods 0.000 abstract description 10
- 239000010410 layer Substances 0.000 description 93
- 239000000758 substrate Substances 0.000 description 55
- 210000002381 plasma Anatomy 0.000 description 25
- 239000007789 gas Substances 0.000 description 16
- 229910004298 SiO 2 Inorganic materials 0.000 description 14
- 230000008569 process Effects 0.000 description 11
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 10
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 6
- 229910052711 selenium Inorganic materials 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910052717 sulfur Inorganic materials 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000012795 verification Methods 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910017083 AlN Inorganic materials 0.000 description 1
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004541 SiN Inorganic materials 0.000 description 1
- UCKMPCXJQFINFW-UHFFFAOYSA-N Sulphide Chemical compound [S-2] UCKMPCXJQFINFW-UHFFFAOYSA-N 0.000 description 1
- 238000003917 TEM image Methods 0.000 description 1
- -1 Ta Any one of 2 O 5 Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Optics & Photonics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Description
本発明は、半導体デバイス及びその製造方法に関し、例えばIII族元素としてGa(ガリウム)を含むIII−V族化合物半導体層が設けられた半導体デバイスに適用して好適なものである。 The present invention relates to a semiconductor device and a method for manufacturing the same, and is suitable for application to a semiconductor device provided with a III-V group compound semiconductor layer containing Ga (gallium) as a group III element, for example.
従来、III族元素としてGaを含むIII−V族化合物半導体層は、電子移動度が高いことから、SiCMOSと置き換わる有望な候補となっている。実際上、Si基板上のIII−V族化合物半導体層をチャネル層として用いたMOSFET(Metal-Oxide-Semiconductor Field-Effect-Transistor:金属・酸化膜・半導体電界効果トランジスタ)は、その高い電子移動度と、低いキャリアの有効質量とから、小型化されたSiCMOSの特性をさらに向上する回路素子として期待されている(例えば、非特許文献1〜3参照)。
Conventionally, a group III-V compound semiconductor layer containing Ga as a group III element has a high electron mobility, and thus has been a promising candidate for replacing SiCMOS. In fact, MOSFETs (Metal-Oxide-Semiconductor Field-Effect-Transistors) using III-V compound semiconductor layers on Si substrates as channel layers have high electron mobility. From the low effective carrier mass, it is expected as a circuit element that further improves the characteristics of the miniaturized SiCMOS (see, for example,
ところで、このようなIII−V族化合物半導体層では、界面準位密度を低減させることで、電子移動度を高くすることができ、動作特性を向上させることができる。ここで、界面準位密度を低減させるためには、III族酸化物及びV族酸化物の除去が効果的であることは分かっており、そのため硫化物溶液によって表面をS終端化させたり、或いは原子堆積法(ALD(Atomic Layer Deposition)法)によるセルフクリーニング効果を利用して、界面準位密度を低減させることが考えられている。 By the way, in such a III-V compound semiconductor layer, by reducing the interface state density, the electron mobility can be increased and the operating characteristics can be improved. Here, in order to reduce the interface state density, it has been found that the removal of the group III oxide and the group V oxide is effective, so that the surface is S-terminated by a sulfide solution, or It has been considered to reduce the interface state density by utilizing a self-cleaning effect by an atomic deposition method (ALD (Atomic Layer Deposition) method).
しかしながら、このような手法を用いても、III−V族化合物半導体層が有する高い電子移動度と、低いキャリアの有効質量とを十分に活かせていないため、電子移動度を高くして動作特性を一段と向上させるために、従来よりも界面準位密度をさらに低減させることが望まれている。 However, even if such a method is used, the high electron mobility of the III-V compound semiconductor layer and the effective mass of low carriers are not fully utilized. In order to further improve, it is desired to further reduce the interface state density as compared with the conventional case.
本発明は以上の点を考慮してなされたもので、従来よりも界面準位密度を低減させることができる半導体デバイス及びその製造方法を提案することを目的とする。 The present invention has been made in consideration of the above points, and an object of the present invention is to propose a semiconductor device capable of reducing the interface state density as compared with the prior art and a manufacturing method thereof.
かかる課題を解決するため本発明の請求項1は、III族元素としてGaを含み、前記III族元素とV族元素からなるIII−V族化合物半導体層を有する半導体デバイスにおいて、窒素ガス雰囲気中でのプラズマ処理により、前記III−V族化合物半導体層の表面が窒化処理された窒化処理層と、前記窒化処理層の表面に成膜された絶縁膜とを備えることを特徴とするものである。 In order to solve this problem, claim 1 of the present invention provides a semiconductor device having a III-V group compound semiconductor layer containing Ga as a group III element and comprising the group III element and group V element in a nitrogen gas atmosphere. The surface of the III-V compound semiconductor layer is nitrided by the plasma treatment, and an insulating film is formed on the surface of the nitrided layer.
また、本発明の請求項2は、前記窒化処理層及び前記絶縁膜に対してアニール処理がされていることを特徴とするものである。 According to a second aspect of the present invention, the nitriding layer and the insulating film are annealed.
また、本発明の請求項3は、真空状態で前記III−V族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜が成膜されることを特徴とするものである。 According to a third aspect of the present invention, the surface of the III-V compound semiconductor layer is nitrided in a vacuum state to form the nitrided layer, and then the sputtering method is used while maintaining the vacuum state. The insulating film is formed on the surface of the nitriding layer.
また、本発明の請求項4は、前記プラズマ処理ではECR(Electron Cyclotron Resonance)プラズマが用いられていることを特徴とするものである。 According to a fourth aspect of the present invention, ECR (Electron Cyclotron Resonance) plasma is used in the plasma processing.
また、本発明の請求項5は、ソース及びドレインが設けられ、前記ソース及び前記ドレイン間にチャネル層として前記III−V族化合物半導体層が配置されていることを特徴とするものである。 According to a fifth aspect of the present invention, a source and a drain are provided, and the III-V group compound semiconductor layer is disposed as a channel layer between the source and the drain.
また、本発明の請求項6は、III族元素としてGaを含み、前記III族元素とV族元素からなるIII−V族化合物半導体層を有する半導体デバイスの製造方法において、窒素ガス雰囲気中でのプラズマ処理により、前記III−V族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、前記窒化処理層の表面に絶縁膜を成膜する成膜ステップとを備えることを特徴とするものである。 According to a sixth aspect of the present invention, in the method for manufacturing a semiconductor device having Ga as a group III element and having a group III-V compound semiconductor layer composed of the group III element and group V element, in a nitrogen gas atmosphere A nitriding treatment step of nitriding the surface of the III-V compound semiconductor layer by plasma treatment to form a nitriding treatment layer; and a deposition step of forming an insulating film on the surface of the nitriding treatment layer. It is characterized by.
また、本発明の請求項7は、前記窒化処理層及び前記絶縁膜に対してアニール処理をするアニール処理ステップを備えることを特徴とするものである。 According to a seventh aspect of the present invention, there is provided an annealing step for annealing the nitriding layer and the insulating film.
また、本発明の請求項8は、前記成膜ステップは、真空状態で前記III−V族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜することを特徴とするものである。 According to an eighth aspect of the present invention, the film forming step maintains the vacuum state after the surface of the III-V compound semiconductor layer is nitrided in the vacuum state to form the nitrided layer. The insulating film is formed on the surface of the nitriding layer by sputtering as it is.
また、本発明の請求項9は、前記窒化処理ステップの前記プラズマ処理ではECRプラズマが用いられていることを特徴とするものである。 The ninth aspect of the present invention is characterized in that ECR plasma is used in the plasma processing of the nitriding step.
また、本発明の請求項10は、前記成膜ステップの後に、前記III−V族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−V族化合物半導体層を配置させることを特徴とするものである。 According to a tenth aspect of the present invention, a source and a drain are provided in a predetermined region of the III-V group compound semiconductor layer after the film forming step, and the III-V group is formed as a channel layer between the source and the drain. A compound semiconductor layer is disposed.
本発明の請求項1の半導体デバイス及び請求項5の製造方法によれば、窒素ガス雰囲気下でのプラズマ処理によってIII−V族化合物半導体層の表面を窒化処理するようにしたことで、当該III−V族化合物半導体層のAs酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減した半導体デバイスを提供できる。
According to the semiconductor device of
また、請求項2の半導体デバイス及び請求項6の製造方法によれば、アニール処理することにより、窒化処理層においてGa−N結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
Further, according to the semiconductor device of
以下図面に基づいて本発明の実施の形態を詳述する。
(1)MOSFETの構成
図1において、1は半導体デバイスとしてのnチャネルのMOSFET1を示し、例えばInGaAs(インジウムガリウム砒素)でなるIII−V族化合物半導体層2がInP基板(図示せず)の表面に設けられていると供に、例えばSi,S,Seをドープしたソース3及びドレイン4が当該III−V族化合物半導体層2に形成されており、これらソース3及びドレイン4間の領域にあるIII−V族化合物半導体層2がチャネル層として形成され得る。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
(1) Configuration of MOSFET In FIG. 1,
かかる構成に加えて、本発明におけるIII−V族化合物半導体層2には、低ダメージなECRプラズマを利用して窒化処理がされていることにより、ソース3及びドレイン4間の表面に窒化処理層5が形成されている。これに加えて、この窒化処理層5には、所定のアニール温度でアニール処理がされている。これにより窒化処理層5は、Ga−N結合が支配的となり、界面の化学結合状態が安定化されている。
In addition to this configuration, the III-V
このようにしてIII−V族化合物半導体層2では、窒化処理層5が形成されていると供に、当該窒化処理層5にアニール処理がされていることによって、界面準位密度が低減され、電子移動度が向上し得るように構成されている。
Thus, in the III-V group
なお、このMOSFET1には、窒化処理層5上にSiO2からなる酸化膜6を介してゲート7が形成されており、ゲート7にゲート電圧が印加されると供に、ソース3及びドレイン4間にドレイン電圧が印加されることによりソース3からドレイン4へ電流が流れ得る。
In the
因みに、上述した実施の形態においては、Si,S,Seをドープしてソース3及びドレイン4を形成し、nチャネルのMOSFET1を形成するようにした場合について述べたが、本発明では、Zn,Mg,Beをドープしてソース3及びドレイン4を形成し、pチャネルのMOSFETを形成するようにしてもよい。
(2)MOSFETの製造方法
このようなMOSFET1は、以下のような製造方法により製造される。先ず始めに、有機金属気相成長法(以下、MOVPE(Metal-Organic Vapor Phase Epitaxy)と呼ぶ)により、InP(インジウムリン)からなるInP基板の表面に、InGaAsの結晶をエピタキシャル成長させ、III−V族化合物半導体層2を形成する。
Incidentally, in the above-described embodiment, the case where the
(2) MOSFET Manufacturing Method Such a
次いで、図示しないECR(Electron Cyclotron Resonance)プラズマ装置の反応室内に、III−V族化合物半導体層2が形成されたInP基板を載置する。ECRプラズマ装置では、真空状態で窒素ガスを含んだ雰囲気中にECRプラズマを発生させるECRプラズマ処理によって、III−V族化合物半導体層2の表面に、図2(A)に示すようなIn−N結合及びGa−N結合した窒化処理層5を形成する。
Next, the InP substrate on which the III-V
次いで、ECRプラズマ装置の反応室内を真空状態にさせたまま、当該ECRプラズマ装置を用いたECRスパッタリング法によって、図2(A)に示したように、III−V族化合物半導体層2上の窒化処理層5の表面に、例えばSiO2からなる酸化膜6を成膜する。
Next, while the reaction chamber of the ECR plasma apparatus is kept in a vacuum state, nitridation on the III-V
その後、nチャネルのMOSFET1ではIII−V族化合物半導体層2内にSi,S,Seをドープしてソース3及びドレイン4を形成する。因みに、このようなソース3及びドレイン4の形成は、次のような製造方法で行う。nチャネルのMOSFET1を形成する場合には、III−V族化合物半導体層2の酸化膜6上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成予定部及びドレイン形成予定部のみレジストを除去するようパターニングする。
Thereafter, in the n-
続いて、酸化膜6におけるソース形成予定部及びドレイン形成予定部上に、インプラテーション処理をすることにより、Si,S,Seのキャリア不純物を低濃度で導入し、図2(B)に示すように、III−V族化合物半導体層2にソース形成部3a及びドレイン形成部4aを形成する。
Subsequently, Si, S, and Se carrier impurities are introduced at a low concentration by performing an implantation process on the source formation scheduled portion and the drain formation scheduled portion in the
次いで、全てのレジストを除去した後、酸化膜6上に再びレジストを塗布し、所定のマスクを用いて当該レジストを露光することで、ソース形成部3a及びドレイン形成部4aのうち所定領域のみレジストを除去するようパターニングする。続いて、ソース形成部3a及びドレイン形成部4a上の露出した所定領域に対して、インプラテーション処理をすることにより、Si,S,Seのキャリア不純物を高濃度で導入し、図2(C)に示すように、キャリア不純物の濃度が2段階でなるソース3及びドレイン4をIII−V族化合物半導体層2に形成する。
Next, after all the resist is removed, the resist is applied again on the
また、かかる工程に加えて、本発明では、窒化処理層5や、ソース3、ドレイン4、酸化膜6を形成したIII−V族化合物半導体層2に対し、例えば窒素ガスやフォーミングガス(Forming gas)等のアニール雰囲気ガスを用い、アニール温度250〜450℃(好ましくは450℃)、アニール時間90minでアニール処理する。これにより、窒化処理の際におけるECRプラズマダメージがアニール処理により回復すると供に、窒化処理層5においてGa−N結合が支配的となり、界面特性が向上し得るようになされている。
In addition to this process, in the present invention, for example, nitrogen gas or forming gas (Forming gas) is applied to the
次いで、酸化膜6上に例えばAlからなるゲート形成部を蒸着させた後、当該ゲート形成部上にレジストを塗布し、所定のマスクを用いて当該レジストを露光することによりパターニングし、所定溶液を用いてゲート形成部、酸化膜6及び窒化処理層5をエッチングして、図2(D)に示すように、ソース3及びドレイン4間に所定形状のゲート7、酸化膜6及び窒化処理層5を形成する。
Next, after depositing a gate forming portion made of, for example, Al on the
最後に、ゲート7、ソース3及びドレイン4の全面に酸化膜を形成した後、全面をエッチバックすることで、ゲート7の側面にも酸化膜6を成膜し、図1に示すようなMOSFET1を製造できる。
Finally, an oxide film is formed on the entire surface of the
(3)動作及び効果
以上の構成において、半導体デバイスとしてのMOSFET1では、窒素ガス雰囲気中でのECRプラズマ処理により、III−V族化合物半導体層2の表面が窒化されている。これによりMOSFET1では、III−V族化合物半導体層2の表面に窒化処理層5が形成されて、当該III−V族化合物半導体層2の表面がN終端化され、III族酸化物及びV族酸化物の形成を抑制させることができ、かくして界面準位密度を低減させることができる。
(3) Operation and Effect In the above configuration, in
また、このMOSFET1では、III−V族化合物半導体層2上に窒化処理層5及び酸化膜6を形成した後に、所定温度の熱を加えるアニール処理がなされている。これによりMOSFET1では、III−V族化合物半導体層2上に窒化処理層5を形成する際に生じるECRプラズマダメージを回復できると供に、窒化処理層5においてGa−N結合が支配的となった界面結合状態を形成し、界面準位密度を一段と低減させることができる。
Further, in this
以上の構成によれば、窒素ガス雰囲気中で低ダメージなECRプラズマを用いたECRプラズマ処理を行うことで、III−V族化合物半導体層2の表面を窒化処理するようにしたことで、当該III−V族化合物半導体層2にIn−N結合及びGa−N結合を形成しAsの酸化物を抑制して界面特性を向上させることができ、かくして従来よりも界面準位密度が低減されたMOSFET1を提供できる。
According to the above configuration, the surface of the III-V
(4)実施例
次に、III−V族化合物半導体層2に窒化処理層5を形成すると供に、アニール処理をしたときにどのような特性を有するかについて種々の検証を行った。
(4) Examples Next, the
ここでは、先ず始めに、MOVPEにより、InP(インジウムリン)からなるInP基板の表面に、610℃でInGaAsの結晶をエピタキシャル成長させ、SiがドープされたIn0.53Ga0.47As(不純物濃度(Si)〜5E+15)からなる厚さ1μmのInGaAs膜を、III−V族化合物半導体層2として形成した。
Here, first, an InGaAs crystal is epitaxially grown at 610 ° C. on the surface of an InP substrate made of InP (indium phosphide) by MOVPE, and Si-doped In 0.53 Ga 0.47 As (impurity concentration (Si) ˜ A 1 μm thick InGaAs film made of 5E + 15) was formed as the III-V
次いで、10%HClの溶液を用いてIII−V族化合物半導体層2の表面の自然酸化膜を除去した後、ECRプラズマ装置(装置名AFTEX2300(エム・イー・エス・アフティ株式会社製))を用いたECRプラズマ処理によってIII−V族化合物半導体層2の表面を窒化処理して窒化処理層5を形成した。この場合、ECRプラズマ装置は、窒素(N2)ガスの流量4.5sccm、アルゴン(Ar)ガスの流量15sccm、真空度〜1×10-1Paの雰囲気下で、マイクロ波出力500Wとして、15min、ECRプラズマを発生させた。
Next, after removing the natural oxide film on the surface of the III-V group
続いて、このままECRプラズマ装置を用い、真空状態とさせたままIII−V族化合物半導体層2の窒化処理層5上に厚さ8nmの酸化膜6を成膜した。実際上、ECRプラズマ装置では、基板加熱することなく、酸素(O2)ガスの流量6.8sccm、アルゴン(Ar)ガスの流量15sccm、真空度〜1×10-1Paの雰囲気下で、マイクロ波出力500W、RF出力500Wとして、15min、Siターゲットをスパッタし、窒化処理層5上に酸化膜6を成膜した。
Subsequently, using the ECR plasma apparatus as it is, an
次いで、酸化膜6上にゲート電極としてAlを真空蒸着し、酸化膜6と対向したInP基板にバック接点としてAlを真空蒸着した。その後、アニール雰囲気ガスとしてフォーミングガス(H2 4%)を用いてアニール温度350℃でアニール処理することにより、実施例となる窒化処理基板を作製した。
Next, Al was vacuum-deposited as a gate electrode on the
また、これとは別に、III−V族化合物半導体層2に対し窒化処理を行わずにアニール処理をしたSiO2単層基板を作製した。この比較例となるSiO2単層基板は、上述のようなIII−V族化合物半導体層2に対し窒化処理を行わずに、上述した窒化処理基板の作製条件と同じ条件で、III−V族化合物半導体層2に酸化膜6を成膜し、Alを酸化膜6及びInP基板にそれぞれ真空蒸着してゲート電極及びバック接点を形成した。その後、SiO2単層基板ではフォーミングガスを用いてアニール温度350℃でアニール処理した。
Separately, a SiO 2 single layer substrate was produced in which the III-V
そして、SiO2単層基板のゲート電極にゲート電圧を印加し、当該SiO2単層基板の室温におけるC−V特性を測定したところ、図3(A)に示すような結果が得られた。また、上述した窒化処理基板についても、同様にゲート電極にゲート電圧を印加し、当該窒化処理基板の室温におけるC−V特性を測定したところ、図3(B)に示すような結果が得られた。 Then, a gate voltage is applied to the gate electrode of the SiO 2 single layer substrate, was measured C-V characteristics at room temperature of the SiO 2 single layer substrate, the results shown in FIG. 3 (A) was obtained. For the above-described nitrided substrate, a gate voltage was similarly applied to the gate electrode, and the CV characteristics at room temperature of the nitrided substrate were measured. As a result, the result shown in FIG. 3B was obtained. It was.
図3(A)及び(B)では、横軸がゲート電圧を示し、縦軸が静電容量比C/Coxを示している。なお、縦軸の静電容量比C/Coxは、酸化膜6の静電容量Coxと全体の静電容量Cとの比を示している。また、このC−V特性の測定には、周波数が1kHz、10kHz、100kHz、1MHzの高周波の電圧を用いた。なお、図3(A)及び(B)における各曲線は、上方から順に1kHz、10kHz、100kHz、1MHzの各周波数でのC−V特性を示し、「Forward」は-2.0Vから1.0Vへ電圧を印加していったときの変位を示し、「Reverse」は1.0Vから-2.0Vへ電圧を戻していったときの変位を示している。
3A and 3B, the horizontal axis represents the gate voltage, and the vertical axis represents the capacitance ratio C / C ox . Incidentally, the capacitance ratio C / C ox of ordinate indicates the ratio of the capacitance C of the whole and the capacitance C ox of the
III−V族化合物半導体層2の表面を窒化処理した窒化処理基板は、図3(A)及び(B)から、SiO2単層基板よりも反転側領域Hでの静電容量比C/Coxが低下していることが容易に確認でき、界面準位応答が低減することが分かった。また、窒化処理基板は、SiO2単層基板よりもヒステリシスが低減することが確認できた。
The nitrided substrate obtained by nitriding the surface of the III-V group
次に、アニール処理することにより生じる効果について検証を行った。ここでは、上述した窒化処理基板の他に、当該窒化処理基板のアニール温度よりも低い250℃のアニール温度でアニール処理した窒化低温度処理基板と、当該窒化処理基板のアニール温度よりも高い450℃のアニール温度でアニール処理した窒化高温度処理基板と、これらと異なりアニール処理を行わなかったアニール未処理基板を作製した。なお、これら窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板は、アニール処理の条件以外は窒化処理基板の作製条件と同じ条件にて作製した。 Next, the effect produced by annealing was verified. Here, in addition to the above-mentioned nitrided substrate, a nitrided low-temperature treated substrate annealed at an annealing temperature of 250 ° C. lower than the annealing temperature of the nitrided substrate, and 450 ° C. higher than the annealing temperature of the nitrided substrate A nitrided high-temperature treated substrate annealed at the annealing temperature and an annealed untreated substrate that was not annealed differently were fabricated. The nitrided low-temperature treated substrate, the nitrided high-temperature treated substrate, and the non-annealed substrate were produced under the same conditions as the conditions for producing the nitrided substrate except for the annealing conditions.
そして、これら窒化処理基板、窒化低温度処理基板、窒化高温度処理基板及びアニール未処理基板について、1MHzの高周波の電圧を用い、それぞれゲート電極にゲート電圧を印加し、室温におけるC−V特性を測定したところ、図4(A)に示すような結果が得られた。なお、図4(A)中における「W/O」はアニール処理を行っていないことを示し、「250℃」、「350℃」及び「450℃」はアニール温度を示している。また、図4(A)における「w/ Nitridation」は窒化処理を行っていることを示し、「PMFGA」(post-metalization forming gas anneal)はフォーミングガスを用いたアニール処理を行っていることを示している(以下同様)。 Then, for these nitrided substrates, nitrided low temperature treated substrates, nitrided high temperature treated substrates and annealed untreated substrates, a high frequency voltage of 1 MHz is used, a gate voltage is applied to each gate electrode, and CV characteristics at room temperature are obtained. When measured, the result shown in FIG. 4A was obtained. In FIG. 4A, “W / O” indicates that the annealing process is not performed, and “250 ° C.”, “350 ° C.”, and “450 ° C.” indicate the annealing temperature. In FIG. 4A, “w / Nitridation” indicates that nitriding is being performed, and “PMFGA” (post-metalization forming gas anneal) indicates that annealing is being performed using a forming gas. (The same applies below).
図4(A)に示すように、窒化処理後における窒化処理基板、窒化低温度処理基板及び窒化高温度処理基板では、アニール未処理基板よりも、静電容量比C/Coxが低下していることが確認できた。このことからアニール処理により、静電容量の特性が改善することが確認できた。また、アニール温度を高温にするほど、C−V特性が向上することが確認できた。 As shown in FIG. 4A, the capacitance ratio C / C ox is lower in the nitrided substrate, the nitrided low-temperature treated substrate, and the nitrided high-temperature treated substrate after nitriding than the untreated annealed substrate. It was confirmed that From this, it was confirmed that the capacitance characteristics were improved by the annealing treatment. It was also confirmed that the CV characteristics improved as the annealing temperature was increased.
なお、窒化高温度処理基板について、高周波電圧を1kHz、10kHz、100kHz、1MHzとしたときの各静電容量について測定したところ、図4(B)に示すような結果が得られた。図4(B)に示すように、反転側領域での静電容量が低下しており、界面準位応答が低減することが確認できた。 When the high-temperature voltage of the nitrided high-temperature treated substrate was measured at 1 kHz, 10 kHz, 100 kHz, and 1 MHz, the respective capacitances were measured, and the results shown in FIG. 4B were obtained. As shown in FIG. 4B, it was confirmed that the capacitance in the inversion side region was reduced and the interface state response was reduced.
次に、窒化処理後に行われるアニールのアニール温度を変化させたときの界面準位密度について測定したところ、図5に示すような結果が得られた。図5に示すように、アニール温度を上昇させるに伴い、界面準位密度が低減することが確認できた。また、窒化処理を行った後に、450℃のアニール温度でアニールすることにより、界面準位密度が〜2×1011 cm-2eV-1となり、界面準位密度が最も低減することが確認できた。 Next, when the interface state density was measured when the annealing temperature of the annealing performed after the nitriding treatment was changed, the result shown in FIG. 5 was obtained. As shown in FIG. 5, it was confirmed that the interface state density decreased as the annealing temperature was increased. In addition, after nitriding, annealing at an annealing temperature of 450 ° C results in an interface state density of ~ 2 × 10 11 cm -2 eV -1 , confirming that the interface state density is the most reduced. It was.
次に、アニール雰囲気ガスとして、フォーミングガス(H2 4%)を用いた場合と、窒素ガスを用いた場合とでは、C−V特性がどのように変化するかについて調べた。ここでは、いずれもアニール温度を450℃とし、アニール時間を90minとして、それぞれアニール処理を行ったところ、図6に示すような結果が得られた。なお、図6では、フォーミングガスを「FG」と示し、窒素ガスを「N2」と示している。図6に示すように、アニール雰囲気ガスによるC−V特性の違いはほとんどなく、窒化処理後に行われるアニール処理による界面特性の向上が主として熱であることが確認できた。
Next, it was investigated how the CV characteristics change when the forming gas (
因みに、アニール処理を行う前と、アニール処理を行った後とについて、界面のTEM(Transmission Electron Microscope)観察を行ったところ、図7(A)及び(B)に示すような結果が得られた。アニール処理を行った後を示す図7(B)の界面は、アニール処理を行う前を示す図7(A)の界面(例えば図7(A)中の領域ER)に比べて、界面の荒れが低減していることが確認できた。 Incidentally, when TEM (Transmission Electron Microscope) observation of the interface was performed before and after the annealing treatment, results as shown in FIGS. 7A and 7B were obtained. . The interface shown in FIG. 7B after the annealing process is rougher than the interface shown in FIG. 7A before the annealing process (for example, the region ER in FIG. 7A). Was confirmed to be reduced.
次に、X線光電子分光法(以下、XPS(X-ray photoelectron spectroscopy)と呼ぶ)によって、次の3種類の試料について、アニール処理前のIn3d、Ga2p、As3dを測定したところ、図8に示すような結果が得られた。ここで3種類の試料としては、窒化処理を行った後、アニール処理を行っていないアニール未処理基板(「窒化+SiO2」と示す)と、窒化処理及びアニール処理を行っておらず、III−V族化合物半導体層2上にSiO2からなる酸化膜を成膜しただけの基板(「SiO2」と示す)と、同じく窒化処理及びアニール処理を行っておらず、III−V族化合物半導体層2上にSiNからなる絶縁膜を成膜しただけの基板(「SiN」と示す)を用意した。 Next, when In3d, Ga2p, and As3d before annealing treatment were measured for the following three types of samples by X-ray photoelectron spectroscopy (hereinafter referred to as XPS (X-ray photoelectron spectroscopy)), it is shown in FIG. The result was obtained. Here, as the three types of samples, after nitriding, an annealed untreated substrate (shown as “nitriding + SiO 2 ”) that was not annealed, nitriding and annealing were not performed, and III− A substrate in which an oxide film made of SiO 2 is simply formed on the group V compound semiconductor layer 2 (referred to as “SiO 2 ”), is not subjected to nitriding treatment and annealing treatment, and III-V group compound semiconductor layer A substrate (shown as “SiN”) on which an insulating film made of SiN was formed was prepared.
そして、これら3種類の試料について、いずれも〜1nmの堆積膜上からXPSにより界面状態を観察した。この場合、図8に示すように、窒化処理により、III酸化物のAsの酸化物が低減することが確認できた。 For these three types of samples, the interface state was observed by XPS from the deposited film of ˜1 nm. In this case, as shown in FIG. 8, it was confirmed that the nitriding treatment reduced As oxide of III oxide.
次に、窒化処理を行い、かつ450℃のアニール温度でアニール処理した窒化高温度処理基板と、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板とについて、それぞれXPSによりGa2pを測定したところ、図9(A)に示すような結果が得られた。なお、図9(A)では、窒化処理を行わずに450℃のアニール温度でアニール処理した非窒化処理基板について「w/o Nitridation」と示している。また、窒化処理を行い、かつ250℃のアニール温度でアニール処理した窒化低温度処理基板と、窒化処理を行うものの、アニール処理を行わなかったアニール未処理基板について、それぞれXPSによりN1sを測定したところ、図9(B)に示すような結果が得られた。 Next, a nitriding high-temperature treated substrate annealed at an annealing temperature of 450 ° C. and a non-nitrided substrate annealed at an annealing temperature of 450 ° C. without performing nitriding treatment are respectively subjected to XPS. When Ga2p was measured, results as shown in FIG. 9A were obtained. In FIG. 9A, “w / o Nitridation” is shown for a non-nitrided substrate annealed at an annealing temperature of 450 ° C. without performing nitriding. N1s was measured by XPS for a nitrided low-temperature treated substrate that was nitrided and annealed at an annealing temperature of 250 ° C., and an annealed substrate that was nitrided but not annealed. A result as shown in FIG. 9B was obtained.
これら検証結果から、窒化処理によりN1sピークが出現すること(図9(A))、アニール処理前はIn−N結合とGa−N結合の混合ピークであるが、アニール処理によりGa−N結合が支配的となること(図9(A))が確認できた。そして、これらの検証結果から、Ga−N結合の増加、In−N結合の減少、又はこの両方が、界面特性の向上に寄与していると推測できる。 From these verification results, an N1s peak appears by nitriding treatment (FIG. 9A), and it is a mixed peak of In—N bonds and Ga—N bonds before annealing treatment, but Ga—N bonds are not removed by annealing treatment. It was confirmed that it became dominant (FIG. 9A). From these verification results, it can be inferred that an increase in Ga—N bonds, a decrease in In—N bonds, or both contributes to the improvement of interface characteristics.
(5)他の実施の形態
なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施の形態においては、III−V族化合物半導体層2の表面を窒化処理するためのプラズマ処理として、低ダメージなECRプラズマを用いたECRプラズマ処理を適用した場合について述べたが、本発明はこれに限らず、III−V族化合物半導体層2の表面を窒化処理することができれば、例えばリモートプラズマやダウンフロープラズマ、表面波プラズマ等この他種々のプラズマを用いたプラズマ処理を適用してもよい。
(5) Other Embodiments The present invention is not limited to the present embodiment, and various modifications can be made within the scope of the gist of the present invention. For example, in the above-described embodiment, the case where the ECR plasma treatment using the low damage ECR plasma is applied as the plasma treatment for nitriding the surface of the III-V
また、上述した実施の形態においては、III−V族化合物半導体層2の表面に窒化処理を行うと供に、アニール処理を行ったMOSFET1を適用した場合について述べたが、本発明はこれに限らず、III−V族化合物半導体層2の表面に窒化処理だけを行い、アニール処理を行わずに作製されたMOSFETであってもよい。
In the above-described embodiment, the case where the
さらに、上述した実施の形態においては、III−V族化合物半導体層2にソース3及びドレイン4を形成した後にアニール処理を行うようにした場合について述べたが、本発明はこれに限らず、ソース3及びドレイン4の形成前となる酸化膜6を形成した後や、或いは、ゲート7を形成した後等この他種々のタイミングでアニール処理を行うようにしてもよい。
Further, in the above-described embodiment, the case where the annealing process is performed after the
さらに、上述した実施の形態においては、III族元素としてGaを含み、当該III族元素とV族元素からなるIII−V族化合物半導体層として、InGaAsからなるIII−V族化合物半導体層2を適用した場合について述べたが、本発明はこれに限らず、例えばGaP,GaAs,GaSb,InGaP,InGaSb,AlGaP,AlGaAs,AlGaSb,InGaAsP,InGaAsSb,InGaPSb,AlGaAsP,AlGaAsSb,AlGaPSb等この他種々のIII族元素とV族元素からなるIII−V族化合物半導体層を適用してもよい。
Further, in the above-described embodiment, the III-V
さらに、上述した実施の形態においては、絶縁膜として、SiO2からなる酸化膜6を適用した場合について述べたが、本発明はこれに限らず、Al2O3、AlN、SiN、SiON、Ta2O5、ZrO2、HfO2のうちいずれか1種、或いはこれらを混合した絶縁膜を適用してもよい。
Furthermore, in the above-described embodiment, the case where the
1 MOSFET(半導体デバイス)
2 III−V族化合物半導体層
3 ソース
4 ドレイン
5 窒化処理層
6 酸化膜(絶縁膜)
1 MOSFET (semiconductor device)
2 III-V
Claims (10)
窒素ガス雰囲気中でのプラズマ処理により、前記III−V族化合物半導体層の表面が窒化処理された窒化処理層と、
前記窒化処理層の表面に成膜された絶縁膜と
を備えることを特徴とする半導体デバイス。 In a semiconductor device comprising a III-V group compound semiconductor layer comprising Ga as a group III element and comprising the group III element and group V element,
A nitriding layer obtained by nitriding the surface of the III-V compound semiconductor layer by a plasma treatment in a nitrogen gas atmosphere;
An insulating film formed on the surface of the nitriding layer.
ことを特徴とする請求項1記載の半導体デバイス。 The semiconductor device according to claim 1, wherein the nitriding layer and the insulating film are annealed.
ことを特徴とする請求項1又は2記載の半導体デバイス。 After the surface of the III-V compound semiconductor layer is nitrided in a vacuum state to form the nitrided layer, the insulating film is formed on the surface of the nitrided layer by sputtering while maintaining the vacuum state. The semiconductor device according to claim 1, wherein the semiconductor device is formed.
ことを特徴とする請求項1〜3のうちいずれか1項記載の半導体デバイス。 4. The semiconductor device according to claim 1, wherein ECR (Electron Cyclotron Resonance) plasma is used in the plasma treatment. 5.
ことを特徴とする請求項1〜4のうちいずれか1項記載の半導体デバイス。 The semiconductor device according to claim 1, wherein a source and a drain are provided, and the group III-V compound semiconductor layer is disposed as a channel layer between the source and the drain. .
窒素ガス雰囲気中でのプラズマ処理により、前記III−V族化合物半導体層の表面を窒化処理して窒化処理層を形成する窒化処理ステップと、
前記窒化処理層の表面に絶縁膜を成膜する成膜ステップと
を備えることを特徴とする半導体デバイスの製造方法。 In a method for manufacturing a semiconductor device comprising Ga as a group III element and having a group III-V compound semiconductor layer composed of the group III element and the group V element,
A nitriding treatment step of forming a nitriding treatment layer by nitriding the surface of the III-V compound semiconductor layer by plasma treatment in a nitrogen gas atmosphere;
And a film forming step of forming an insulating film on the surface of the nitriding layer.
ことを特徴とする請求項6記載の半導体デバイスの製造方法。 The method of manufacturing a semiconductor device according to claim 6, further comprising an annealing process step of annealing the nitriding layer and the insulating film.
真空状態で前記III−V族化合物半導体層の表面が窒化処理されて前記窒化処理層が形成された後、前記真空状態を維持したまま、スパッタリング法により前記窒化処理層の表面に前記絶縁膜を成膜する
ことを特徴とする請求項6又は7記載の半導体デバイスの製造方法。 The film forming step includes
After the surface of the III-V compound semiconductor layer is nitrided in a vacuum state to form the nitrided layer, the insulating film is formed on the surface of the nitrided layer by sputtering while maintaining the vacuum state. The method of manufacturing a semiconductor device according to claim 6, wherein the film is formed.
ことを特徴とする請求項6〜8のうちいずれか1項記載の半導体デバイスの製造方法。 The method of manufacturing a semiconductor device according to claim 6, wherein ECR plasma is used in the plasma treatment of the nitriding treatment step.
前記III−V族化合物半導体層の所定領域にソース及びドレインを設け、前記ソース及び前記ドレイン間にチャネル層として前記III−V族化合物半導体層を配置させる
ことを特徴とする請求項6〜9のうちいずれか1項記載の半導体デバイスの製造方法。 After the film forming step,
The source and drain are provided in a predetermined region of the III-V compound semiconductor layer, and the III-V group compound semiconductor layer is disposed as a channel layer between the source and the drain. The manufacturing method of the semiconductor device of any one of them.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009256756A JP5499319B2 (en) | 2009-11-10 | 2009-11-10 | Semiconductor device and manufacturing method thereof |
TW099104320A TW201117294A (en) | 2009-11-10 | 2010-02-11 | Semiconductor device and manufacturing method thereof |
KR1020100016717A KR20110052417A (en) | 2009-11-10 | 2010-02-24 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009256756A JP5499319B2 (en) | 2009-11-10 | 2009-11-10 | Semiconductor device and manufacturing method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011103318A true JP2011103318A (en) | 2011-05-26 |
JP5499319B2 JP5499319B2 (en) | 2014-05-21 |
Family
ID=44193549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009256756A Expired - Fee Related JP5499319B2 (en) | 2009-11-10 | 2009-11-10 | Semiconductor device and manufacturing method thereof |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP5499319B2 (en) |
KR (1) | KR20110052417A (en) |
TW (1) | TW201117294A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013165144A (en) * | 2012-02-10 | 2013-08-22 | Nippon Telegr & Teleph Corp <Ntt> | Method for manufacturing mos structure |
JP2013207020A (en) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | Field effect transistor and manufacturing method of the same |
JP2014099495A (en) * | 2012-11-14 | 2014-05-29 | New Japan Radio Co Ltd | Silicon carbide semiconductor device manufacturing method |
JP2014232788A (en) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | Electrode, mis type semiconductor device, and method for manufacturing electrode |
JP2016054250A (en) * | 2014-09-04 | 2016-04-14 | 豊田合成株式会社 | Semiconductor device and manufacturing method thereof |
US9515186B2 (en) | 2014-01-23 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130299895A1 (en) | 2012-05-09 | 2013-11-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Iii-v compound semiconductor device having dopant layer and method of making the same |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189960A (en) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | Manufacture of compound semiconductor device |
JPH03273632A (en) * | 1990-03-23 | 1991-12-04 | Matsushita Electric Ind Co Ltd | Manufacture of mis-type semiconductor device |
JPH04309227A (en) * | 1991-04-05 | 1992-10-30 | Murata Mfg Co Ltd | Manufacture of semiconductor device |
JPH06244409A (en) * | 1993-02-12 | 1994-09-02 | Sony Corp | Preprocessing method for compound semiconductor substrate |
JPH08340105A (en) * | 1995-06-12 | 1996-12-24 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2003273130A (en) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
JP2004214530A (en) * | 2003-01-08 | 2004-07-29 | Nippon Telegr & Teleph Corp <Ntt> | Method of manufacturing mis compound semiconductor device |
JP2007520091A (en) * | 2004-02-03 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Transistor with doped gate dielectric |
JP2009032796A (en) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | Nitride semiconductor device and manufacturing method therefor |
JP2012522400A (en) * | 2009-03-31 | 2012-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors |
-
2009
- 2009-11-10 JP JP2009256756A patent/JP5499319B2/en not_active Expired - Fee Related
-
2010
- 2010-02-11 TW TW099104320A patent/TW201117294A/en unknown
- 2010-02-24 KR KR1020100016717A patent/KR20110052417A/en not_active Application Discontinuation
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01189960A (en) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | Manufacture of compound semiconductor device |
JPH03273632A (en) * | 1990-03-23 | 1991-12-04 | Matsushita Electric Ind Co Ltd | Manufacture of mis-type semiconductor device |
JPH04309227A (en) * | 1991-04-05 | 1992-10-30 | Murata Mfg Co Ltd | Manufacture of semiconductor device |
JPH06244409A (en) * | 1993-02-12 | 1994-09-02 | Sony Corp | Preprocessing method for compound semiconductor substrate |
JPH08340105A (en) * | 1995-06-12 | 1996-12-24 | Hitachi Ltd | Semiconductor device and manufacture thereof |
JP2003273130A (en) * | 2002-03-15 | 2003-09-26 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
JP2004214530A (en) * | 2003-01-08 | 2004-07-29 | Nippon Telegr & Teleph Corp <Ntt> | Method of manufacturing mis compound semiconductor device |
JP2007520091A (en) * | 2004-02-03 | 2007-07-19 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | Transistor with doped gate dielectric |
JP2009032796A (en) * | 2007-07-25 | 2009-02-12 | Rohm Co Ltd | Nitride semiconductor device and manufacturing method therefor |
JP2012522400A (en) * | 2009-03-31 | 2012-09-20 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013165144A (en) * | 2012-02-10 | 2013-08-22 | Nippon Telegr & Teleph Corp <Ntt> | Method for manufacturing mos structure |
JP2013207020A (en) * | 2012-03-28 | 2013-10-07 | Nippon Telegr & Teleph Corp <Ntt> | Field effect transistor and manufacturing method of the same |
JP2014099495A (en) * | 2012-11-14 | 2014-05-29 | New Japan Radio Co Ltd | Silicon carbide semiconductor device manufacturing method |
JP2014232788A (en) * | 2013-05-29 | 2014-12-11 | 豊田合成株式会社 | Electrode, mis type semiconductor device, and method for manufacturing electrode |
US9515186B2 (en) | 2014-01-23 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
US10276694B2 (en) | 2014-01-23 | 2019-04-30 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
JP2016054250A (en) * | 2014-09-04 | 2016-04-14 | 豊田合成株式会社 | Semiconductor device and manufacturing method thereof |
Also Published As
Publication number | Publication date |
---|---|
TW201117294A (en) | 2011-05-16 |
JP5499319B2 (en) | 2014-05-21 |
KR20110052417A (en) | 2011-05-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5499319B2 (en) | Semiconductor device and manufacturing method thereof | |
JP6035007B2 (en) | MIS type nitride semiconductor HEMT and manufacturing method thereof | |
US9112035B2 (en) | Semiconductor substrate, field-effect transistor, integrated circuit, and method for fabricating semiconductor substrate | |
US6770536B2 (en) | Process for semiconductor device fabrication in which a insulating layer is formed on a semiconductor substrate | |
TWI496283B (en) | Compound semiconductor device and method of manufacturing the same | |
JP4455381B2 (en) | Semiconductor device and manufacturing method thereof, capacitive element and manufacturing method thereof, MIS type semiconductor device and manufacturing method thereof. | |
US20120098599A1 (en) | Enhancement mode hemt for digital and analog applications | |
US20070161214A1 (en) | High k gate stack on III-V compound semiconductors | |
JP2011082216A (en) | Compound semiconductor device and method for manufacturing the same | |
JP2009200306A (en) | Manufacturing method of semiconductor device | |
US9396927B2 (en) | Method for fabricating semiconductor device | |
JP2008072029A (en) | Manufacturing method of semiconductor epitaxial crystal substrate | |
KR20130111390A (en) | Compound semiconductor device and method of manufacturing the same | |
JP5506036B2 (en) | Semiconductor transistor | |
JP2018503252A (en) | HEMT transistor | |
JP6011620B2 (en) | Method for manufacturing transistor | |
JP4908856B2 (en) | Semiconductor device and manufacturing method thereof | |
KR100969608B1 (en) | The method for reducing a leakage current of the nitride compound semiconductor device | |
JP2013537709A (en) | Manufacturing method of semiconductor device | |
TW201227958A (en) | Compound semiconductor device and manufacturing method thereof | |
Liu et al. | In situ Surface Passivation of Gallium Nitride for Metal–Organic Chemical Vapor Deposition of High-Permittivity Gate Dielectric | |
CN112614783A (en) | Method for manufacturing high electron mobility transistor and high electron mobility transistor | |
JP2010232568A (en) | Semiconductor device and method of manufacturing the same | |
JP2010016298A (en) | Method of forming thin metal oxide film | |
JP6028970B2 (en) | Semiconductor device manufacturing method and etching method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20121023 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20121029 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20131016 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20131022 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140217 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5499319 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |