JP2011091110A - Circuit using oxide semiconductor element and method of manufacturing the same, and display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a circuit capable of suppressing unwanted channel protection layer formation on the surface of wiring of the circuit when using an oxide semiconductor layer for the wiring of the circuit. <P>SOLUTION: The circuit has a gate electrode layer 11 and a storage capacity lower electrode layer 12b formed on a substrate 10, a gate insulating layer 13 formed thereupon, the oxide semiconductor layer 14 formed on the gate insulating layer 13, a channel protection layer 15 formed on the oxide semiconductor layer 14 by self-matching with the gate electrode layer 11, and a protective layer 16 formed on the oxide semiconductor layer 14 and channel protection layer 15, wherein the gate electrode layer 11 has light permeability of ≤30% at a predetermined wavelength, the storage capacity lower electrode layer 14a has light permeability of ≥70% at the predetermined wavelength, and the oxide semiconductor layer 14 includes a source region, a drain region, a channel region, and the storage capacity upper electrode layer. <P>COPYRIGHT: (C)2011,JPO&INPIT

Description

本発明は酸化物半導体素子と複数の配線より成る回路及びその製造方法、並びにそのような回路を有する表示装置に関するものである。   The present invention relates to a circuit comprising an oxide semiconductor element and a plurality of wirings, a method for manufacturing the circuit, and a display device having such a circuit.

現在、アクティブマトリクス型液晶表示素子や有機エレクトロルミネッセンス（ＥＬ）素子等の表示装置における駆動回路として、アモルファスシリコンや低温ポリシリコンを半導体層として用いた薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）を用いた回路が広く使用されている。
しかし、これらのＴＦＴの作製には高温プロセスが不可欠であり、プラスチック基板やフィルム基板など耐熱性が低いとされるフレキシブルな基板の使用は困難である。
一方、近年、ＺｎＯを主成分として用いた酸化物半導体をチャネル層に用いたＴＦＴの開発が活発に行われている。
前記酸化物半導体は、低温での成膜が可能であり、プラスチック基板やフィルム基板上にフレキシブルなＴＦＴを形成することが可能である。
また、最近ではＩｎ、Ｇａ、Ｚｎ、Ｏからなるアモルファス酸化物半導体をＴＦＴのチャネル層に用いる技術が研究されている。 Currently, as a drive circuit in a display device such as an active matrix liquid crystal display element or an organic electroluminescence (EL) element, a circuit using a thin film transistor (Thin Film Transistor, TFT) using amorphous silicon or low-temperature polysilicon as a semiconductor layer is available. Widely used.
However, a high-temperature process is indispensable for manufacturing these TFTs, and it is difficult to use a flexible substrate having low heat resistance such as a plastic substrate or a film substrate.
On the other hand, in recent years, TFTs using an oxide semiconductor using ZnO as a main component for a channel layer have been actively developed.
The oxide semiconductor can be formed at a low temperature, and a flexible TFT can be formed over a plastic substrate or a film substrate.
Recently, a technique for using an amorphous oxide semiconductor made of In, Ga, Zn, and O for a channel layer of a TFT has been studied.

近年、室温でポリエチレン・テレフタレート（ＰＥＴ）フィルムなどの基板上に高い電界効果移動度（６−９ｃｍ２Ｖ−１ｓ−１）を示すアモルファス酸化物半導体ＴＦＴを形成することが可能であることが知られている。
このように酸化物半導体ＴＦＴを用いた回路は、フレキシブル基板を使用した表示装置の駆動回路として非常に有望であると言える。
しかし、プラスチックやフィルムなどのフレキシブル基板は、ガラス基板などと比べて熱などによる基板の収縮や反りなどが大きい。そのため、駆動回路形成過程における基板の変形やそれに伴うアライメントずれにより、基板面内でのＴＦＴの電気特性や寄生容量のバラツキを生じやすい。そのため、ＴＦＴの特性を決定付けるチャネル領域およびソース・ドレイン領域を自己整合的に形成するのが望ましい。 In recent years, it has been possible to form amorphous oxide semiconductor TFTs exhibiting high field effect mobility (6-9 cm 2 V −1 s −1 ) on a substrate such as a polyethylene terephthalate (PET) film at room temperature. Are known.
Thus, it can be said that a circuit using an oxide semiconductor TFT is very promising as a driver circuit for a display device using a flexible substrate.
However, a flexible substrate such as a plastic or a film has a larger shrinkage or warpage of the substrate due to heat or the like than a glass substrate or the like. Therefore, variations in the electrical characteristics and parasitic capacitance of the TFT within the substrate surface are likely to occur due to the deformation of the substrate in the process of forming the drive circuit and the accompanying misalignment. For this reason, it is desirable to form the channel region and the source / drain regions that determine the characteristics of the TFT in a self-aligning manner.

ＺｎＯを主成分とするトップゲート型多結晶酸化物ＴＦＴにおいて、ゲート絶縁層およびゲート電極をマスクとして利用して、半導体層に水素を含有する層間絶縁層を形成する方法が知られている。半導体層中の水素濃度が増大することにより、半導体層が低抵抗化し、自己整合的にソース・ドレイン電極が形成され、コプラナー構造のＴＦＴが得られる。この構造では、ソース・ドレイン領域からチャネル領域までの寄生抵抗を小さくすることが可能であり、電流制限の発生を抑制できる。また、ソース・ドレイン領域とゲート電極の寄生容量減少によるＴＦＴ動作速度の向上などの効果が得られる。
また、特許文献１にはトップゲート型アモルファス酸化物半導体ＴＦＴにおいてゲート絶縁層およびゲート電極をマスクとして利用して酸化物半導体層に水素プラズマ処理を行う方法が開示されている。これにより半導体層が低抵抗化し、自己整合的にソース・ドレイン電極が形成され、コプラナー構造のＴＦＴが得られる。 In a top gate type polycrystalline oxide TFT mainly composed of ZnO, a method of forming an interlayer insulating layer containing hydrogen in a semiconductor layer using a gate insulating layer and a gate electrode as a mask is known. By increasing the hydrogen concentration in the semiconductor layer, the resistance of the semiconductor layer is reduced, and source / drain electrodes are formed in a self-aligned manner, whereby a coplanar structure TFT is obtained. With this structure, it is possible to reduce the parasitic resistance from the source / drain region to the channel region, and to suppress the occurrence of current limitation. Further, an effect such as an improvement in TFT operation speed due to a reduction in parasitic capacitance between the source / drain regions and the gate electrode can be obtained.
Patent Document 1 discloses a method of performing hydrogen plasma treatment on an oxide semiconductor layer using a gate insulating layer and a gate electrode as a mask in a top-gate amorphous oxide semiconductor TFT. As a result, the resistance of the semiconductor layer is reduced, source / drain electrodes are formed in a self-aligned manner, and a coplanar TFT is obtained.

しかしながら、特許文献１で示されるような自己整合的にソース・ドレイン電極が形成されるトップゲート型コプラナー構造のＴＦＴの場合、酸化物半導体チャネル層上にゲート絶縁層を形成する必要がある。ゲート絶縁層をプラズマ化学気相蒸着法（ＣＶＤ法）やスパッタ法などを用いて形成する場合、ゲート絶縁層と酸化物半導体チャネル層との界面へのプラズマによるダメージが問題となる。また、このダメージが移動度、Ｓ値、電気的ストレスに対する安定性の低下などＴＦＴの特性に悪影響を及ぼす場合がある。
このことから、ゲート絶縁膜と酸化物半導体チャネル層との界面にダメージが入りにくい、ボトムゲート型ＴＦＴを自己整合的に形成するのが望ましい。 However, in the case of a TFT having a top gate type coplanar structure in which source / drain electrodes are formed in a self-aligned manner as shown in Patent Document 1, it is necessary to form a gate insulating layer on the oxide semiconductor channel layer. When the gate insulating layer is formed using a plasma chemical vapor deposition method (CVD method) or a sputtering method, damage to the interface between the gate insulating layer and the oxide semiconductor channel layer becomes a problem. In addition, this damage may adversely affect TFT characteristics such as mobility, S value, and reduced stability against electrical stress.
For this reason, it is desirable to form a bottom-gate TFT in a self-aligned manner that hardly damages the interface between the gate insulating film and the oxide semiconductor channel layer.

また、発明者らは、チャネル保護層をマスクに、層間絶縁層形成時の水素拡散により酸化物半導体層を低抵抗化させ、ソース・ドレイン領域を形成することにより、コプラナー構造のボトムゲート型アモルファス酸化物半導体ＴＦＴを作製する方法を実施している。この方法においても、紫外光を透過しないゲート電極をマスクにして、裏面露光を行うことによって、チャネル保護層のパターンを形成することで自己整合的にチャネル領域およびソース・ドレイン領域を形成することが可能である。また、低抵抗化したアモルファス酸化物半導体層を駆動回路の配線や蓄積容量などの電極に用いることも可能である。また、酸化物半導体層が可視光に対して透明であることを利用して、液晶表示素子やボトムエミッション型の有機ＥＬ素子を用いた表示装置の画素内配線や蓄積容量などの電極に用いることで、開口率を向上させることが可能となる。   Further, the inventors reduced the resistance of the oxide semiconductor layer by hydrogen diffusion at the time of forming the interlayer insulating layer using the channel protective layer as a mask, and formed source / drain regions, thereby forming a bottom gate type amorphous structure having a coplanar structure. A method for manufacturing an oxide semiconductor TFT is implemented. Also in this method, the channel region and the source / drain regions can be formed in a self-aligned manner by forming the pattern of the channel protective layer by performing backside exposure using the gate electrode that does not transmit ultraviolet light as a mask. Is possible. In addition, an amorphous oxide semiconductor layer with reduced resistance can be used for electrodes of a driver circuit wiring or a storage capacitor. In addition, by using the fact that the oxide semiconductor layer is transparent to visible light, the oxide semiconductor layer is used for an electrode such as a wiring in a pixel or a storage capacitor of a display device using a liquid crystal display element or a bottom emission type organic EL element. Thus, the aperture ratio can be improved.

特開２００７−２５０９８３号公報JP 2007-259883 A

しかし、酸化物半導体層を回路の配線に用いる場合、裏面露光のみによりチャネル保護層のパターンを形成すると、酸化物半導体層より下層に形成される紫外光を透過しないゲート配線の上や蓄積容量などの下部電極の上に形成された酸化物半導体層の配線および電極上にチャネル保護層が残る。その残ったチャネル保護層がマスクとなり、層間絶縁膜形成による水素拡散を行っても、チャネル保護層下の酸化物半導体層配線および電極は低抵抗化しない。よって、その領域の配線は抵抗成分となり、配線や電極はその機能を持たなくなる。そこで本発明が解決しようとする課題は、酸化物半導体層配線および電極上における不要なチャネル保護層形成を抑制することである。   However, when an oxide semiconductor layer is used for circuit wiring, if the pattern of the channel protective layer is formed only by backside exposure, it is formed on the gate wiring that does not transmit ultraviolet light formed below the oxide semiconductor layer, storage capacitance, etc. The channel protective layer remains on the wiring of the oxide semiconductor layer formed on the lower electrode and the electrode. Even if the remaining channel protective layer serves as a mask and hydrogen diffusion is performed by forming an interlayer insulating film, the resistance of the oxide semiconductor layer wiring and the electrode under the channel protective layer is not lowered. Therefore, the wiring in that region becomes a resistance component, and the wiring and the electrode do not have the function. Therefore, the problem to be solved by the present invention is to suppress formation of an unnecessary channel protective layer on the oxide semiconductor layer wiring and the electrode.

本発明の回路は、基板の上に、ゲート電極層と蓄積容量下部電極層とが形成され、前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層が形成され、前記ゲート絶縁層の上に、酸化物半導体層が形成され、前記酸化物半導体層の上に、チャネル保護層が前記ゲート電極層に対して自己整合的に形成され、前記酸化物半導体層と前記チャネル保護層の上に、保護層が形成され、前記ゲート電極層は所定波長の光の透過率が３０％以下であり、前記蓄積容量下部電極層は前記所定波長の光の透過率が７０％以上であり、前記酸化物半導体層がソース領域、ドレイン領域、チャネル領域及び蓄積容量上部電極層を有することを特徴とする。   In the circuit of the present invention, a gate electrode layer and a storage capacitor lower electrode layer are formed on a substrate, and a gate insulating layer is formed on the substrate, the gate electrode layer, and the storage capacitor lower electrode layer, An oxide semiconductor layer is formed on the gate insulating layer, and a channel protective layer is formed on the oxide semiconductor layer in a self-aligned manner with respect to the gate electrode layer. A protective layer is formed on the channel protective layer, the gate electrode layer has a light transmittance of a predetermined wavelength of 30% or less, and the storage capacitor lower electrode layer has a light transmittance of the predetermined wavelength of 70%. The oxide semiconductor layer has a source region, a drain region, a channel region, and a storage capacitor upper electrode layer.

本発明の回路によれば、裏面露光のみによるチャネル保護層パターンの形成を行っても、酸化物半導体層配線および電極として形成したい領域上に不要なチャネル保護層が残らないようにすることが可能である。   According to the circuit of the present invention, it is possible to prevent an unnecessary channel protective layer from remaining on an oxide semiconductor layer wiring and a region to be formed as an electrode even when a channel protective layer pattern is formed only by back exposure. It is.

１つの蓄積容量に対して１つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する本発明の回路の構成例を模式的に示す図である。It is a figure which shows typically the structural example of the circuit of this invention which has one bottom gate type coplanar structure oxide semiconductor TFT with respect to one storage capacitor. 酸化物半導体層有無による絶縁膜のリーク特性の比較を示す図である。It is a figure which shows the comparison of the leakage characteristic of the insulating film by an oxide semiconductor layer presence or absence. １つの蓄積容量に対して２つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する本発明の回路の構成例を模式的に示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ’断面図である。1A and 1B are diagrams schematically showing a configuration example of a circuit of the present invention having two bottom gate type coplanar structure oxide semiconductor TFTs for one storage capacitor, wherein FIG. It is BB 'sectional drawing of). 本発明に係る表示装置の一例の断面図である。It is sectional drawing of an example of the display apparatus which concerns on this invention. 本発明に係る表示装置の他の例の断面図である。It is sectional drawing of the other example of the display apparatus which concerns on this invention. 本発明に係る回路の製造工程を示すフローチャートである。It is a flowchart which shows the manufacturing process of the circuit which concerns on this invention. 本発明に係る回路の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the circuit which concerns on this invention. 本発明に係る回路の構成を示す断面図である。It is sectional drawing which shows the structure of the circuit which concerns on this invention. 本発明に係る回路の製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the circuit which concerns on this invention. 本発明に係る回路の構成を示す断面図である。It is sectional drawing which shows the structure of the circuit which concerns on this invention.

以下に、添付図面を参照して本発明を実施するための最良の形態を説明する。
図１は、本発明の回路における代表例の一部を抽出したものである。本発明においては、図１の回路を二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。図８は、図１の回路におけるＡ−Ａ’断面図であり、配線交差部、薄膜トランジスタ部、蓄積容量部を示している。
図１及び図８において、１０は基板、１１はゲート電極層、１２ａはゲート配線層、１２ｂは蓄積容量下部電極層、１３はゲート絶縁層、１４は酸化物半導体層（チャネル領域）、１４ａはソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極層である。そして、１５はチャネル保護層、１６は保護層である。
製造方法は六つの工程から構成され、その流れは図６のフローチャートに示すとおりである。図７は本発明の一実施形態としての回路の製造工程を示す断面図である。 The best mode for carrying out the present invention will be described below with reference to the accompanying drawings.
FIG. 1 shows a part of representative examples in the circuit of the present invention. In the present invention, it is formed by arranging a plurality of the circuits in FIG. 1 two-dimensionally (arranging a plurality of circuits vertically and horizontally on the same plane). FIG. 8 is a cross-sectional view taken along the line AA ′ in the circuit of FIG. 1, and shows a wiring crossing portion, a thin film transistor portion, and a storage capacitor portion.
1 and 8, 10 is a substrate, 11 is a gate electrode layer, 12a is a gate wiring layer, 12b is a storage capacitor lower electrode layer, 13 is a gate insulating layer, 14 is an oxide semiconductor layer (channel region), and 14a is They are a source region / drain region, an oxide semiconductor wiring layer, and a storage capacitor upper electrode layer. Reference numeral 15 denotes a channel protective layer, and 16 denotes a protective layer.
The manufacturing method is composed of six steps, the flow of which is as shown in the flowchart of FIG. FIG. 7 is a cross-sectional view showing a circuit manufacturing process as one embodiment of the present invention.

基板１０には、フレキシブルなプラスチック基板を用いる。プラスチック基板としては、ポリエチレン・テレフタレート（ＰＥＴ）、ポリエチレン・ナフタレート（ＰＥＮ）、ポリイミド、ポリカーボネートなどのフィルム、並びに薄板が挙げられる。また、基板の表面が絶縁膜により構成されたバリアコート層でコーティングされていても構わない。また、ガラス基板や絶縁層をコーティングしたステンレス基板などを用いても良い。   As the substrate 10, a flexible plastic substrate is used. Examples of the plastic substrate include films such as polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyimide, and polycarbonate, and thin plates. Further, the surface of the substrate may be coated with a barrier coat layer made of an insulating film. Further, a glass substrate, a stainless steel substrate coated with an insulating layer, or the like may be used.

（第１工程）
まず、基板１０の上にゲート電極層１１を形成する。ゲート電極層１１の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等を用いることができる。電極材料は、所定波長の光（例えば、４００ｎｍ未満の少なくとも一部の領域の紫外光）に対して遮光性を有する材料であり、かつ、良好な電気伝導性を有するものであればよい。遮光性を有するとは、透過率０％である必要はない。透過率が３０％以下であれば良く、好ましくは１０％以下、より好ましくは５％以下、更に好ましくは、０．０１％以下である。例えば、Ｔｉ、Ｐｔ、Ａｕ、Ｎｉ、Ａｌ、Ｍｏなどの金属やそれらの合金などの金属電極材料およびそれらの積層膜を用いることができる。もちろん、材料自体の遮光性は低くても、膜厚を厚くすることで、上記透過率に相当する遮光性が確保できれるのであれば、本発明のゲート電極層の材料は特に限定されるものではない。 (First step)
First, the gate electrode layer 11 is formed on the substrate 10. The gate electrode layer 11 can be formed by sputtering, pulsed laser deposition (PLD method), electron beam deposition, chemical vapor deposition (CVD), or the like. The electrode material may be any material that has a light shielding property against light of a predetermined wavelength (for example, ultraviolet light in at least a part of a region less than 400 nm) and has good electrical conductivity. To have light shielding properties does not need to have a transmittance of 0%. The transmittance may be 30% or less, preferably 10% or less, more preferably 5% or less, and still more preferably 0.01% or less. For example, metal electrode materials, such as metals, such as Ti, Pt, Au, Ni, Al, Mo, and those alloys, and those laminated films can be used. Of course, even if the light shielding property of the material itself is low, the material of the gate electrode layer of the present invention is particularly limited as long as the light shielding property corresponding to the above transmittance can be secured by increasing the film thickness. is not.

次にフォトリソグラフィー法等を用いてゲート電極層１１のパターンを形成する。また、ゲート電極層１１を、酸化物半導体配線１４ａとの交差部の下部に形成される領域および酸化物半導体配線１４ａを蓄積容量の上部電極に用いる場合の下部電極以外の領域における配線や電極に用いても構わない。   Next, a pattern of the gate electrode layer 11 is formed using a photolithography method or the like. Further, the gate electrode layer 11 is used as a wiring or an electrode in a region other than the region formed below the intersection with the oxide semiconductor wiring 14a and the region other than the lower electrode when the oxide semiconductor wiring 14a is used as the upper electrode of the storage capacitor. You may use.

（第２工程）
そして、パターニングされたゲート電極層１１を有する基板１０の上にゲート配線層１２ａおよび蓄積容量下部電極層（以下、「容量下部電極層」とも記す）１２ｂを形成する。ゲート配線１２ａおよび容量下部電極１２ｂの形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、化学気相蒸着法（ＣＶＤ法）等を用いることができる。電極材料は、所定波長の光（例えば、４００ｎｍ未満の少なくとも一部の領域の紫外光）に対して透明性を有する材料であり、かつ、良好な電気伝導性を有するものであればよい。透明性を有するとは、透過率が７０％以上であれば良く、好ましくは８０％以上、より好ましくは９０％以上である。例えば、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）やＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの酸化物導電体を用いることができる。次にフォトリソグラフィー法等を用いて、ゲート配線１２ａおよび容量下部電極１２ｂのパターンを形成する。
前述の例では、ゲート電極層１１の形成後にゲート配線層１２ａおよび蓄積容量下部電極層１２ｂを形成しているが、逆の順番で形成しても構わない。 (Second step)
Then, a gate wiring layer 12 a and a storage capacitor lower electrode layer (hereinafter also referred to as “capacitor lower electrode layer”) 12 b are formed on the substrate 10 having the patterned gate electrode layer 11. The gate wiring 12a and the capacitor lower electrode 12b can be formed by sputtering, pulsed laser deposition (PLD), electron beam deposition, chemical vapor deposition (CVD), or the like. The electrode material may be a material having transparency with respect to light having a predetermined wavelength (for example, ultraviolet light in at least a part of a region less than 400 nm) and having good electrical conductivity. Having transparency means that the transmittance is 70% or more, preferably 80% or more, and more preferably 90% or more. For example, an oxide conductor such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide) can be used. Next, a pattern of the gate wiring 12a and the capacitor lower electrode 12b is formed by using a photolithography method or the like.
In the above example, the gate wiring layer 12a and the storage capacitor lower electrode layer 12b are formed after the formation of the gate electrode layer 11, but they may be formed in the reverse order.

（第３工程）
そして、パターニングされたゲート配線層１２ａおよび蓄積容量下部電極層１２ｂを有する基板１０の上にゲート絶縁層１３を形成する。ゲート絶縁層の形成には、スパッタ法、パルスレーザー蒸着法（ＰＬＤ法）、電子ビーム蒸着法、プラズマＣＶＤ法（ＰＥＣＶＤ法）等を用いることができる。ゲート絶縁材料は、４００ｎｍ未満の少なくとも一部の領域の紫外光に対して透明性を有する材料であり、かつ、良好な絶縁特性を有するものであればよい。例えば、ＰＥＣＶＤ法やスパッタ法などによるシリコン酸化膜やシリコン窒化膜を用いることができる。 (Third step)
Then, the gate insulating layer 13 is formed on the substrate 10 having the patterned gate wiring layer 12a and the storage capacitor lower electrode layer 12b. For forming the gate insulating layer, a sputtering method, a pulse laser deposition method (PLD method), an electron beam deposition method, a plasma CVD method (PECVD method), or the like can be used. The gate insulating material may be any material that is transparent to ultraviolet light in at least a part of the region of less than 400 nm and has good insulating properties. For example, a silicon oxide film or a silicon nitride film formed by PECVD or sputtering can be used.

（第４工程）
さらにゲート絶縁層１３の上に酸化物膜からなる酸化物半導体層１４を形成する。作製には、スパッタ法、ＰＬＤ法、電子ビーム蒸着法等を用いることができる。酸化物半導体層１４は、Ｉｎ、Ｇａ、Ｚｎ、Ｓｎから選択される少なくとも１種類の元素を含むアモルファス酸化物半導体を用いることが可能である。酸化物半導体層１４はフォトリソグラフィー法とエッチング法を用いてパターニングされる。 (4th process)
Further, an oxide semiconductor layer 14 made of an oxide film is formed over the gate insulating layer 13. For the production, a sputtering method, a PLD method, an electron beam evaporation method, or the like can be used. As the oxide semiconductor layer 14, an amorphous oxide semiconductor containing at least one element selected from In, Ga, Zn, and Sn can be used. The oxide semiconductor layer 14 is patterned using a photolithography method and an etching method.

（第５工程）
次に酸化物半導体層１４の上にスパッタ法によりチャネル保護層１５を形成する。酸化物半導体層１４と直接接するチャネル保護層１５にはチャネル保護層形成の際に酸化物半導体を低抵抗化させない機能が要求される。さらにチャネル保護層１５の上に水素を含有する絶縁層（保護層１６）を形成した際にチャネル保護層の膜厚で水素の透過量を制御し、酸化物半導体の抵抗率を制御できる機能も必要である。具体的にはシリコン酸化膜やシリコン酸窒化膜などのＯを含有する絶縁層が望ましい。また、これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。チャネル保護層１５は、裏面露光を用いたフォトリソグラフィー法とエッチング法を用いてパターニングされる。このとき、ゲート電極層１１をマスクとして裏面露光が行われるので、チャネル保護層１５はゲート電極層１１が存在する領域上のみに自己整合的に形成される。 (5th process)
Next, the channel protective layer 15 is formed on the oxide semiconductor layer 14 by sputtering. The channel protective layer 15 that is in direct contact with the oxide semiconductor layer 14 is required to have a function of reducing the resistance of the oxide semiconductor when the channel protective layer is formed. Further, when an insulating layer containing hydrogen (protective layer 16) is formed on the channel protective layer 15, the function of controlling the permeation amount of hydrogen by the film thickness of the channel protective layer and controlling the resistivity of the oxide semiconductor is also provided. is necessary. Specifically, an insulating layer containing O such as a silicon oxide film or a silicon oxynitride film is desirable. Further, there is no problem even if the composition of these insulating layers is out of stoichiometry. The channel protective layer 15 is patterned by using a photolithography method using backside exposure and an etching method. At this time, since the back surface exposure is performed using the gate electrode layer 11 as a mask, the channel protective layer 15 is formed in a self-aligned manner only on the region where the gate electrode layer 11 exists.

（第６工程）
次に保護層１６を成膜し、酸化物半導体層の所定領域を低抵抗化する。保護層１６には、酸化物半導体層上に直接形成した際に酸化物半導体層を低抵抗化させる機能が要求される。酸化物半導体は水素を添加することにより低抵抗化させることが可能である。よって、酸化物半導体層の上に水素を含む絶縁層を形成する。具体的には、水素を含むシリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜、シリコン炭化膜およびこれらの積層膜などが望ましい。また、これらの絶縁層の組成がストイキオメトリーから外れていても何ら問題はない。 (6th process)
Next, the protective layer 16 is formed to reduce the resistance of a predetermined region of the oxide semiconductor layer. The protective layer 16 is required to have a function of reducing the resistance of the oxide semiconductor layer when formed directly on the oxide semiconductor layer. The resistance of an oxide semiconductor can be reduced by adding hydrogen. Therefore, an insulating layer containing hydrogen is formed over the oxide semiconductor layer. Specifically, a silicon nitride film containing hydrogen, a silicon oxide film, a silicon oxynitride film, a silicon carbide film, and a laminated film thereof are desirable. Further, there is no problem even if the composition of these insulating layers is out of stoichiometry.

形成方法としては水素を含む原料ガスを用いるプラズマＣＶＤ法が、プラズマによる酸化物半導体への水素拡散の促進効果もあるため望ましい。この際、原料中の水素が酸化物半導体層に拡散し、チャネル保護層がない領域の酸化物半導体層が低抵抗化する。これにより、ソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極１４ａが形成される。また、自己整合的に形成されたチャネル保護層１５をマスクとしてドレイン領域・ソース領域１４ａが形成されるので、ゲート電極に対するドレイン領域・ソース領域の重なりを小さくすることができる。これにより、寄生容量の小さいＴＦＴの作製が可能である。また、ゲート電極層１１が存在しない領域上の酸化物半導体層の上にはチャネル保護層１５は形成されていないため、その領域上の酸化物半導体層はすべて低抵抗化する。
最後に外部と電気的な接続を行うために、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホールを形成する。 As a formation method, a plasma CVD method using a source gas containing hydrogen is preferable because it has an effect of promoting diffusion of hydrogen into an oxide semiconductor by plasma. At this time, hydrogen in the raw material diffuses into the oxide semiconductor layer, and the resistance of the oxide semiconductor layer in the region where there is no channel protective layer is reduced. Thereby, the source region / drain region, the oxide semiconductor wiring layer, and the storage capacitor upper electrode 14a are formed. Further, since the drain region / source region 14a is formed using the channel protective layer 15 formed in a self-aligned manner as a mask, the overlap of the drain region / source region with the gate electrode can be reduced. Thereby, a TFT with a small parasitic capacitance can be manufactured. In addition, since the channel protective layer 15 is not formed over the oxide semiconductor layer in the region where the gate electrode layer 11 does not exist, the resistance of all the oxide semiconductor layers in the region is reduced.
Finally, in order to make electrical connection with the outside, a contact hole is formed in the protective layer 16 by photolithography and etching.

図２に、蓄積容量の上部電極の絶縁層と接する側に低抵抗化した酸化物半導体層を用いた場合（○）と金属のみを電極に用いた場合（◆）の電極間におけるリーク電流密度の比較を示す。図２に示すように、蓄積容量の上部電極の絶縁層と接する側に酸化物半導体層を用いた場合の方が、リーク電流密度が小さいことが分かる。このように低抵抗化した酸化物半導体層を蓄積容量の上部電極に用いる場合、リーク電流密度低減の効果も期待できる。
こうして、ボトムゲート型コプラナー構造酸化物半導体ＴＦＴを有する本発明の回路が完成する。 Fig. 2 shows the leakage current density between the electrodes when the oxide semiconductor layer with reduced resistance is used on the side of the storage electrode in contact with the insulating layer (◯) and when only the metal is used as the electrode (♦). A comparison of is shown. As shown in FIG. 2, it can be seen that the leakage current density is smaller when the oxide semiconductor layer is used on the side of the storage capacitor in contact with the insulating layer of the upper electrode. When the oxide semiconductor layer having such a low resistance is used for the upper electrode of the storage capacitor, an effect of reducing the leakage current density can be expected.
Thus, the circuit of the present invention having the bottom gate type coplanar structure oxide semiconductor TFT is completed.

これより、本発明の実施例についてさらに詳細に説明するが、本発明はこれらによって何ら限定されるものではない。
（実施例１）
図１及び図８に示す１つの蓄積容量に対して１つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を作成する。ただし、図１は作成する回路の一部分を示すものであり、作成する回路は図１に示す蓄積容量とＴＦＴを二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。 Examples of the present invention will now be described in more detail, but the present invention is not limited by these.
Example 1
A circuit having one bottom gate type coplanar structure oxide semiconductor TFT with respect to one storage capacitor shown in FIGS. However, FIG. 1 shows a part of a circuit to be created, and the circuit to be created is formed by arranging a plurality of storage capacitors and TFTs shown in FIG. 1 in a two-dimensional manner (a plurality of them are arranged vertically and horizontally on the same plane). Is done.

まず、ＰＥＴ基板１０の上に、ゲート電極層１１を形成するための電極層をスパッタ法により成膜する。（図７（ａ））
電極材料にはＭｏを用い、膜厚は１００ｎｍである。その後、フォトリソグラフィー法とエッチング法とを用いて電極をパターニングし、ゲート電極層１１とする。 First, an electrode layer for forming the gate electrode layer 11 is formed on the PET substrate 10 by sputtering. (Fig. 7 (a))
Mo is used for the electrode material, and the film thickness is 100 nm. Thereafter, the electrode is patterned using a photolithography method and an etching method to form the gate electrode layer 11.

次に、ゲート配線層１２ａおよび容量下部電極層１２ｂをスパッタ法により形成する。（図７（ｂ））
ゲート配線１２ａおよび容量下部電極１２ｂの材料には、ＩＴＯを用い、膜厚は１００ｎｍである。 Next, the gate wiring layer 12a and the capacitor lower electrode layer 12b are formed by sputtering. (Fig. 7 (b))
ITO is used as the material of the gate wiring 12a and the capacitor lower electrode 12b, and the film thickness is 100 nm.

次に、ゲート絶縁層１３として２００ｎｍのシリコン酸化膜を、スパッタ法を用いて成膜。（図７（ｃ））
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温（２５℃）で形成する。ターゲットは４インチ径のＳｉＯ２を用い、投入ＲＦパワーは５００Ｗである。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ＝１００％である。 Next, a 200 nm silicon oxide film is formed as the gate insulating layer 13 by sputtering. (Fig. 7 (c))
The silicon oxide film is formed using an RF sputtering apparatus at a substrate temperature of room temperature (25 ° C.). The target uses 4 inch diameter SiO 2 and the input RF power is 500 W. The atmosphere during film formation is a total pressure of 0.5 Pa, and the gas flow rate at that time is Ar = 100%.

次に、ゲート絶縁層１３の上に形成される酸化物半導体層１４として、膜厚３０ｎｍのアモルファスＩＧＺＯ（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）を成膜する。（図７（ｄ））
該酸化物半導体層は、ＤＣスパッタ装置を用いて基板温度は室温（２５℃）で形成する。ターゲットは４インチ径のＩｎＧａＺｎＯ４組成を有する多結晶焼結体を用い、投入ＲＦパワーは１５０Ｗとする。成膜時の雰囲気は、全圧０．５Ｐａとし、その際のガス流量はＡｒ：Ｏ２＝９８：２とする。その後、フォトリソグラフィー法とエッチング法を用いて酸化物半導体層１４をパターニングする。 Next, as the oxide semiconductor layer 14 formed over the gate insulating layer 13, an amorphous IGZO (In—Ga—Zn—O) film with a thickness of 30 nm is formed. (Fig. 7 (d))
The oxide semiconductor layer is formed using a DC sputtering apparatus at a substrate temperature of room temperature (25 ° C.). The target is a polycrystalline sintered body having a 4 inch diameter InGaZnO 4 composition, and the input RF power is 150 W. The atmosphere during film formation is a total pressure of 0.5 Pa, and the gas flow rate at that time is Ar: O 2 = 98: 2. After that, the oxide semiconductor layer 14 is patterned using a photolithography method and an etching method.

次に、酸化物半導体層１４の上にチャネル保護層１５として、スパッタ法により、膜厚１００ｎｍのシリコン酸化膜を成膜する。
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で形成する。ターゲットは４インチ径のＳｉＯ２を用い、投入ＲＦパワーは５００Ｗとする。シリコン酸化膜成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ：Ｏ２＝９０：１０である。そして、ゲート電極層１１をマスクとして裏面露光を用いたフォトリソグラフィー法とエッチング法により、チャネル保護層１５をパターニングする。（図７（ｅ）） Next, a 100-nm-thick silicon oxide film is formed as the channel protective layer 15 over the oxide semiconductor layer 14 by a sputtering method.
The silicon oxide film is formed using an RF sputtering apparatus at a substrate temperature of room temperature. The target is 4 inch diameter SiO 2 and the input RF power is 500 W. The atmosphere during the formation of the silicon oxide film is a total pressure of 0.5 Pa, and the gas flow rate at that time is Ar: O 2 = 90: 10. Then, the channel protective layer 15 is patterned by a photolithography method using a backside exposure and an etching method using the gate electrode layer 11 as a mask. (Fig. 7 (e))

さらに保護層１６として、プラズマＣＶＤ法により、膜厚３００ｎｍのシリコン窒化膜を成膜する。このプラズマＣＶＤ法によるシリコン窒化膜の形成時の基板温度は１５０℃とする。また、プロセスガスには、ＳｉＨ４、ＮＨ３、Ｎ２を用い、ガス流量比はＳｉＨ４：ＮＨ３：Ｎ２＝１：２．５：２５とする。また、投入ＲＦパワー密度と圧力はそれぞれ０．９Ｗ／ｃｍ２、１５０Ｐａとする。
保護層１６の形成と同時にチャネル保護層１５の無い領域の酸化物半導体層が、水素添加処理によって低抵抗化し、ソース領域・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極１４ａとなる。 Further, a silicon nitride film having a thickness of 300 nm is formed as the protective layer 16 by plasma CVD. The substrate temperature during the formation of the silicon nitride film by this plasma CVD method is set to 150.degree. Further, SiH 4 , NH 3 , and N 2 are used as the process gas, and the gas flow rate ratio is SiH 4 : NH 3 : N 2 = 1: 2.5: 25. The input RF power density and pressure are 0.9 W / cm 2 and 150 Pa, respectively.
Simultaneously with the formation of the protective layer 16, the oxide semiconductor layer in the region without the channel protective layer 15 is reduced in resistance by the hydrogenation treatment, and becomes the source region / drain region, the oxide semiconductor wiring layer, and the storage capacitor upper electrode 14a.

最後に外部と電気的な接続を行うために、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホール（図示せず）を形成する。
以上の工程により、本発明の酸化物半導体ＴＦＴを有する回路が完成する。
本発明の回路の構成により、電気特性や寄生容量の基板内でのバラツキが小さい酸化物半導体ＴＦＴを有する回路を作製することが可能である。 Finally, in order to make electrical connection with the outside, a contact hole (not shown) is formed in the protective layer 16 by photolithography and etching.
Through the above steps, a circuit having the oxide semiconductor TFT of the present invention is completed.
With the circuit configuration of the present invention, a circuit including an oxide semiconductor TFT in which variation in electric characteristics and parasitic capacitance in a substrate is small can be manufactured.

（実施例２）
図３に示す１つの蓄積容量に対して２つのボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を作成する。ただし、図３は作成する回路の一部分を示すものであり、作成した回路は図３に示す蓄積容量とＴＦＴを二次元状に複数配する（同一平面上に縦横に複数配置する）ことで形成される。図１０は、図３の回路におけるＢ−Ｂ’断面図であり、配線交差部、薄膜トランジスタ部、蓄積容量部を示す。 (Example 2)
A circuit having two bottom-gate coplanar structure oxide semiconductor TFTs for one storage capacitor shown in FIG. 3 is formed. However, FIG. 3 shows a part of the circuit to be created, and the created circuit is formed by arranging a plurality of storage capacitors and TFTs shown in FIG. 3 in a two-dimensional manner (a plurality of them are arranged vertically and horizontally on the same plane). Is done. FIG. 10 is a cross-sectional view taken along the line BB ′ in the circuit of FIG. 3 and shows a wiring intersection portion, a thin film transistor portion, and a storage capacitor portion.

まず、ＰＥＴ基板１０の上に、ゲート電極層１１を形成するための電極層をスパッタ法により形成する。電極材料にはＭｏを用い、膜厚は１００ｎｍである。その後、フォトリソグラフィー法とエッチング法とを用いて電極をパターニングし、ゲート電極層１１およびゲート配線層１１ａとする。（図９（ａ））   First, an electrode layer for forming the gate electrode layer 11 is formed on the PET substrate 10 by sputtering. Mo is used for the electrode material, and the film thickness is 100 nm. Thereafter, the electrode is patterned using a photolithography method and an etching method to form a gate electrode layer 11 and a gate wiring layer 11a. (Fig. 9 (a))

次に、画素内配線層１２ａおよび蓄積容量下部電極層１２ｂをスパッタ法により形成する。（図９（ｂ））
ゲート配線１２ａおよび容量下部電極１２ｂの材料には、ＩＴＯを用い、膜厚は１００ｎｍである。
実施例１と異なり、酸化物半導体配線層および蓄積容量上部電極層１４ａが上部に形成される領域周辺以外のゲート配線層のほとんどは第１のゲート配線層１１ａで形成される。 Next, the in-pixel wiring layer 12a and the storage capacitor lower electrode layer 12b are formed by sputtering. (Fig. 9 (b))
ITO is used as the material of the gate wiring 12a and the capacitor lower electrode 12b, and the film thickness is 100 nm.
Unlike the first embodiment, most of the gate wiring layers other than the periphery of the region where the oxide semiconductor wiring layer and the storage capacitor upper electrode layer 14a are formed are formed of the first gate wiring layer 11a.

次に、ゲート絶縁層１３として２００ｎｍのシリコン酸化膜を、スパッタ法を用いて成膜する。（図９（ｃ））
該シリコン酸化膜はＲＦスパッタ装置を用いて基板温度は室温で成膜する。ターゲットにはＳｉＯ２を用い、投入ＲＦパワーは５００Ｗである。成膜時の雰囲気は、全圧０．５Ｐａであり、その際のガス流量はＡｒ＝１００％である。 Next, a 200 nm silicon oxide film is formed as the gate insulating layer 13 by sputtering. (Fig. 9 (c))
The silicon oxide film is formed using an RF sputtering apparatus at a substrate temperature of room temperature. SiO 2 is used as a target, and the input RF power is 500 W. The atmosphere during film formation is a total pressure of 0.5 Pa, and the gas flow rate at that time is Ar = 100%.

次にフォトリソグラフィー法とエッチング法により、ゲート絶縁層１３に第１のコンタクトホール１８を形成する。（図９（ｄ））
その後、酸化物半導体層１４、チャネル保護層１５及び保護層１６を実施例１と同様に形成する。（図９（ｅ））
次にフォトリソグラフィー法とエッチング法により、保護層１６に第２のコンタクトホール１９を形成する。 Next, a first contact hole 18 is formed in the gate insulating layer 13 by photolithography and etching. (Fig. 9 (d))
After that, the oxide semiconductor layer 14, the channel protective layer 15, and the protective layer 16 are formed in the same manner as in Example 1. (Fig. 9 (e))
Next, a second contact hole 19 is formed in the protective layer 16 by photolithography and etching.

さらにソース・ドレイン配線層１７を形成するための電極層をスパッタ法により成膜する。電極材料にはＭｏを用い、膜厚は２００ｎｍとする。その後、フォトリソグラフィー法とエッチング法により、ソース・ドレイン配線層１７をパターニングする。
以上の工程により、本発明の酸化物半導体ＴＦＴを有する回路が完成となる。
本発明の回路の構成により、電気特性や寄生容量の基板内でのバラツキが小さい酸化物半導体ＴＦＴを有する回路を作製することが可能である。 Further, an electrode layer for forming the source / drain wiring layer 17 is formed by sputtering. Mo is used as the electrode material, and the film thickness is 200 nm. Thereafter, the source / drain wiring layer 17 is patterned by photolithography and etching.
Through the above steps, a circuit having the oxide semiconductor TFT of the present invention is completed.
With the circuit configuration of the present invention, a circuit including an oxide semiconductor TFT in which variation in electric characteristics and parasitic capacitance in a substrate is small can be manufactured.

（実施例３）
本実施例ではボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを用いた図４の表示装置について説明する。酸化物半導体ＴＦＴを有する回路（駆動回路）の製造工程は、前記実施例１と同様である。実施例１と同様の方法で、プラスチック基板１１０の上に酸化物半導体ＴＦＴ１２１を有する回路１２０を形成後、フォトリソグラフィー法とエッチング法により、保護層１６にコンタクトホールを形成する。
さらに、画素電極１４０をスパッタ法により成膜する。電極材料には、ＩＴＯを用い、膜厚は１００ｎｍである。この上にポリイミド膜１５０を塗布し、ラビング工程を施す。 (Example 3)
In this embodiment, the display device in FIG. 4 using an oxide semiconductor TFT having a bottom gate type coplanar structure will be described. The manufacturing process of the circuit having the oxide semiconductor TFT (driving circuit) is the same as that of the first embodiment. After forming the circuit 120 including the oxide semiconductor TFT 121 on the plastic substrate 110 by the same method as in the first embodiment, a contact hole is formed in the protective layer 16 by photolithography and etching.
Further, the pixel electrode 140 is formed by sputtering. ITO is used for the electrode material, and the film thickness is 100 nm. A polyimide film 150 is applied thereon and a rubbing process is performed.

一方で、同じくプラスチック基板１９０の上にＩＴＯ膜１８０とポリイミド膜１７０を形成し、ラビング工程を施したものを用意する。さらに前記酸化物半導体ＴＦＴを有する回路１２０を形成した基板１１０と５μｍの空隙を空けて対向させ、間にネマチック液晶１６０を注入する。さらにこの構造体の両側に一対の偏光板１００、２００を設ける。ここで、信号線１３０に電圧を印加し、酸化物半導体ＴＦＴ１２１のゲート電極１３１の電圧を変化させると、画素電極ＩＴＯ１４０の領域のみ、光透過率が変化する。またその透過率は、酸化物半導体ＴＦＴ１２１がオン状態となるゲート電圧の下ではソース−ドレイン間電圧によっても連続的に変化させることができる。このようにして、図４に示す液晶セルを表示素子（発光素子）とする表示装置を作成する。
本発明の回路の構成では、ゲート電極層以外、可視光に対して透明な材料で形成されているため、非常に開口率の高い回路を実現することが可能である。 On the other hand, an ITO film 180 and a polyimide film 170 are similarly formed on a plastic substrate 190 and a rubbing process is performed. Further, a nematic liquid crystal 160 is injected between the substrate 110 on which the circuit 120 having the oxide semiconductor TFT is formed facing the substrate 110 with a gap of 5 μm. Further, a pair of polarizing plates 100 and 200 are provided on both sides of the structure. Here, when a voltage is applied to the signal line 130 and the voltage of the gate electrode 131 of the oxide semiconductor TFT 121 is changed, only the region of the pixel electrode ITO 140 changes the light transmittance. Further, the transmittance can be continuously changed by the source-drain voltage under the gate voltage at which the oxide semiconductor TFT 121 is turned on. In this way, a display device using the liquid crystal cell shown in FIG. 4 as a display element (light emitting element) is produced.
In the circuit configuration of the present invention, a circuit having a very high aperture ratio can be realized because it is made of a material transparent to visible light except for the gate electrode layer.

（実施例４）
本実施例ではボトムゲート型コプラナー構造の酸化物半導体ＴＦＴを有する回路を用いた図５の表示装置について説明する。酸化物半導体ＴＦＴを有する回路の製造工程は、前記実施例２と同様である。まず本発明の酸化物半導体ＴＦＴを有する回路１２０の上に平坦化層３１０を形成する。平坦化層３１０にはポリイミド膜を用いる。そして、保護層１６および平坦化層３１０にフォトリソグラフィー法とエッチング法を用いてコンタクトホールを形成する。そして、酸化物半導体配線層３００上に保護層１６および絶縁層３１０に形成されたコンタクトホールを介して電極３２０を形成する。電極３２０にはスパッタ法により形成したＩＴＯを用いる。次に電極３２０の上に正孔輸送層３３０、発光層３４０を蒸着法により形成する。正孔輸送層３３０、発光層３４０にはそれぞれα‐ＮＰＤ（4,4’-bis[N-(1-naphthyl)-N-phenyl-amino]biphenyl）、Ａｌｑ３（tris(8-hydroxyquinoline)）を用いる。さらに発光層３４０の上に電極３５０を蒸着法により形成する。電極材料にはＡｌを用いる。このようにして、図５に示す、ボトムエミッション型の有機ＥＬ素子を表示素子とする表示装置を作製する。
本発明の回路の構成では、画素回路内はゲート電極層以外、可視光に対して透明な材料で形成されているため、非常に開口率の高い画素回路を実現することが可能である。 Example 4
In this embodiment, the display device in FIG. 5 using a circuit having an oxide semiconductor TFT having a bottom-gate coplanar structure will be described. The manufacturing process of the circuit having the oxide semiconductor TFT is the same as that of the second embodiment. First, the planarization layer 310 is formed over the circuit 120 including the oxide semiconductor TFT of the present invention. A polyimide film is used for the planarization layer 310. Then, contact holes are formed in the protective layer 16 and the planarizing layer 310 by using a photolithography method and an etching method. Then, an electrode 320 is formed on the oxide semiconductor wiring layer 300 through a contact hole formed in the protective layer 16 and the insulating layer 310. For the electrode 320, ITO formed by sputtering is used. Next, a hole transport layer 330 and a light emitting layer 340 are formed on the electrode 320 by a vapor deposition method. Α-NPD (4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] biphenyl) and Alq 3 (tris (8-hydroxyquinoline)) are used for the hole transport layer 330 and the light emitting layer 340, respectively. Is used. Further, an electrode 350 is formed on the light emitting layer 340 by an evaporation method. Al is used as the electrode material. In this manner, a display device using the bottom emission type organic EL element shown in FIG. 5 as a display element is manufactured.
In the circuit configuration of the present invention, the pixel circuit is formed of a material transparent to visible light other than the gate electrode layer, so that a pixel circuit with a very high aperture ratio can be realized.

本発明の酸化物半導体ＴＦＴを有する回路は、液晶ディスプレイや有機ＥＬディスプレイの駆動回路として応用することができる。また、プラスチックフィルムをはじめとするフレキシブル基板への適用に対して有利であり、フレキシブル・ディスプレイへの応用が可能である。   The circuit having the oxide semiconductor TFT of the present invention can be applied as a driving circuit for a liquid crystal display or an organic EL display. Further, it is advantageous for application to a flexible substrate such as a plastic film, and can be applied to a flexible display.

１０ 基板
１１ ゲート電極層
１１ａ ゲート配線層
１２ａ ゲート配線層および画素内配線層
１２ｂ 蓄積容量下部電極
１３ ゲート絶縁層
１４ 酸化物半導体層
１４ａ ソース・ドレイン領域、酸化物半導体配線層および蓄積容量上部電極
１５ チャネル保護層
１６ 保護層 DESCRIPTION OF SYMBOLS 10 Substrate 11 Gate electrode layer 11a Gate wiring layer 12a Gate wiring layer and in-pixel wiring layer 12b Storage capacitor lower electrode 13 Gate insulating layer 14 Oxide semiconductor layer 14a Source / drain region, oxide semiconductor wiring layer and storage capacitor upper electrode 15 Channel protective layer 16 Protective layer

Claims (5)

基板の上に、ゲート電極層と蓄積容量下部電極層とが形成され、
前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層が形成され、
前記ゲート絶縁層の上に、酸化物半導体層が形成され、
前記酸化物半導体層の上に、チャネル保護層が前記ゲート電極層に対して自己整合的に形成され、
前記酸化物半導体層と前記チャネル保護層の上に、保護層が形成され、
前記ゲート電極層は所定波長の光の透過率が３０％以下であり、前記蓄積容量下部電極層は前記所定波長の光の透過率が７０％以上であり、前記酸化物半導体層がソース領域、ドレイン領域、チャネル領域及び蓄積容量上部電極層を有することを特徴とする回路。 On the substrate, a gate electrode layer and a storage capacitor lower electrode layer are formed,
A gate insulating layer is formed on the substrate, the gate electrode layer, and the storage capacitor lower electrode layer,
An oxide semiconductor layer is formed on the gate insulating layer,
A channel protective layer is formed on the oxide semiconductor layer in a self-aligned manner with respect to the gate electrode layer,
A protective layer is formed on the oxide semiconductor layer and the channel protective layer,
The gate electrode layer has a light transmittance of a predetermined wavelength of 30% or less, the storage capacitor lower electrode layer has a light transmittance of the predetermined wavelength of 70% or more, the oxide semiconductor layer is a source region, A circuit comprising a drain region, a channel region, and a storage capacitor upper electrode layer. 前記酸化物半導体層がＩｎ、Ｇａ、Ｚｎ、Ｓｎから選択される少なくとも１種類の元素を含むアモルファス酸化物半導体であることを特徴とする請求項１に記載の回路。   The circuit according to claim 1, wherein the oxide semiconductor layer is an amorphous oxide semiconductor including at least one element selected from In, Ga, Zn, and Sn. 前記所定波長の光が、波長４００ｎｍ未満の紫外光であることを特徴とする請求項１又は２に記載の回路。   The circuit according to claim 1, wherein the light having the predetermined wavelength is ultraviolet light having a wavelength of less than 400 nm. 基板の上に、所定波長の光の透過率が３０％以下であるゲート電極層を形成する工程と、
前記基板の上に、前記所定波長の光の透過率が７０％以上である蓄積容量下部電極層を形成する工程と、
前記基板と前記ゲート電極層と前記蓄積容量下部電極層の上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層の上に、酸化物半導体層を形成する工程と、
前記酸化物半導体層の上に、第１の保護層を形成し、前記所定波長の光を裏面露光し、前記第１の保護層をエッチングして、前記ゲート電極層に対して自己整合的なチャネル保護層を形成する工程と、
前記チャネル保護層によって保護されていない領域に水素添加処理を施して、前記酸化物半導体層の前記チャネル保護層によって保護されていない領域を低抵抗化する工程と、を含むことを特徴とする回路の製造方法。 Forming a gate electrode layer having a light transmittance of a predetermined wavelength of 30% or less on a substrate;
Forming a storage capacitor lower electrode layer having a light transmittance of 70% or more on the substrate;
Forming a gate insulating layer on the substrate, the gate electrode layer, and the storage capacitor lower electrode layer;
Forming an oxide semiconductor layer on the gate insulating layer;
A first protective layer is formed on the oxide semiconductor layer, the light having the predetermined wavelength is back-exposed, the first protective layer is etched, and is self-aligned with the gate electrode layer. Forming a channel protective layer;
Applying a hydrogenation process to a region not protected by the channel protective layer to reduce the resistance of the region of the oxide semiconductor layer that is not protected by the channel protective layer. Manufacturing method. 発光素子と駆動回路が接続されて成る表示装置であって、該駆動回路が請求項１乃至３のいずれか一項に記載の回路であることを特徴とする表示装置。   A display device comprising a light emitting element and a drive circuit connected to each other, wherein the drive circuit is the circuit according to any one of claims 1 to 3.
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