JP2011086757A - 半導体集積回路装置およびその電気的特性の検査方法 - Google Patents

Abstract

【課題】マルチプロービング方法によるＩＣのウェハテストにおいて、同時にプロービングされたチップのうちテスト中のチップに非テスト中のチップからの電気的干渉の発生を防ぐ。
【解決手段】本発明に係る半導体集積回路装置は、接地電位とは異なる内部電位を生成し、内部電位によって半導体基板の基板電位をバイアスする内部回路１６と、基板電位が接地電位に接続される閉状態と、基板電位が接地電位から切り離される開状態との間で切り替え可能なスイッチ回路１８と、スイッチ回路１８と結合され、スイッチ回路１８を開状態に固定する第１の制御信号が入力されるテスト用パッド２０と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路装置およびその電気特性の検査方法に関する。

従来より、半導体基板の電位がスイッチ手段により内部生成の電位と異なる電位にバイアスされる半導体集積回路装置が知られている。例えば、半導体基板の電位を負電位にバイアスする昇圧回路を有し、さらに昇圧回路の不動作時に、半導体基板の電位を接地電位にバイアスするスイッチ手段を有する装置等がある。

この種の半導体集積回路装置（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、以下、ＩＣという）が特許文献１に開示されている。図７に、特許文献１の図１に示されたＩＣのブロック図を示す。

図７のＩＣ１は、端子として、正電源端子２、負電源端子３、ＧＮＤ端子４、パワーセーブ制御信号端子５を有している。また、ＩＣ１は、内部回路として、正電源端子２から正電源の供給を受けて負電源を生成するチャージポンプ回路６と、正負両電源にて動作する増幅回路７と、ＧＮＤ端子４と負電源端子３との間をオン／オフするスイッチ回路８と、パワーセーブ制御信号端子５からのパワーセーブ制御信号を受けて、チャージポンプ回路６、増幅回路７およびスイッチ回路８の動作を制御するパワーセーブ検出回路９とを有している。負電源端子３とＧＮＤ端子４との間には、コンデンサＣ１が外付けされている。

次にこの回路の動作を説明する。外部から正電源端子２に正電源が供給されると同時にチャージポンプ回路６がオンし、負電圧が発生する。ＩＣ１をシリコン基板上に形成する場合、この負電圧によりシリコン基板電位は最低電位の負電位にバイアスされる。外部から供給される正電源及びチャージポンプ回路６で発生した負電圧により、増幅回路７が動作する。

パワーセーブ制御信号端子５にパワーセーブ信号が与えられると、パワーセーブ検出回路９はチャージポンプ回路６と増幅回路７をオフし、スイッチ回路８をオンする。これによりチャージポンプ回路６の出力に接続している負電源端子３は接地電位であるＧＮＤ端子４に接続される。パワーセーブ検出回路９は接地電位を基準に動作しており、チャージポンプ回路６がオフしているときは最低電位が接地電位となる。

したがって、シリコン基板電位は、ＩＣ１の最低電位である接地電位に速やかにバイアスされることになる。パワーセーブ制御信号端子５にパワーセーブ解除信号が与えられると、パワーセーブ検出回路９はチャージポンプ回路６と増幅回路７をオンし、スイッチ回路８をオフし、チャージポンプ回路６および増幅回路７がまた同様に動作する。

このような半導体集積回路装置の検査方法では、半導体集積回路装置が複数のチップとしてウェハ上に形成されている状態で、電気的特性検査が行われる。

次に、ＩＣ１の電気的特性検査を説明する前に、ＩＣの一般的な電気的特性検査について説明する。ＩＣは、製造工程において、通常、ウェハ上に複数のチップが形成されている状態で、チップに形成された電極パッドをＩＣのテスト装置（以下、ＬＳＩテスタという）に治具（以下、プローブカードという）を介して電気的に接続して電気的特性検査（以下、ウェハテストという）が行われる。

このウェハテストにおいて、テスト時間を短縮することによりテストのコストを削減する方法として、プローブカードに設けられた探針（プローブ）をウェハ上の複数のチップの少なくとも２個のチップの電極パッドに同時に接触（以下、プロービングという）させてテストを行うマルチプロービングと呼ばれる方法がある。例えば、特許文献２には、マルチプロービング方法を用いて、２個のチップをプローブカードを介してＬＳＩテスタの互いに異なるピンに同時に接続して同時にテストを行うことが示されている。

次に、ＩＣ１に上述のマルチプロービング方法を用いた場合のウェハテストについて説明する。ＩＣ１を構成するチャージポンプ回路６の出力特性をテストする場合、複数チップのウェハテストを同時に行うと、複数チップのそれぞれのチャージポンプ回路６の負電圧出力が正常な場合は、この負電圧により複数チップのそれぞれのシリコン基板電位は最低電位の負電位にバイアスされるので、共通のシリコン基板を通してチップ間の電気的干渉が発生することはない。しかし、負電圧出力が正常でないチップがあると、共通のシリコン基板を通してチップ間の電気的干渉が発生するため正確なウェハテストができないという問題がある。

この問題を回避するため、マルチプロービング方法を用いてチャージポンプ回路６の出力特性をテストする場合、複数チップを同時にプロービングした状態で１チップずつ順にテストを行うという方法が採られる。この場合でも、ＬＳＩテスタの端末（以下プローバという）上でプロービングのためにウェハを移動させる時間分だけテスト時間の短縮を行うことができる。

上述のＩＣ１のウェハテストにおいては、上述のような電気的干渉の発生を防ぐために、同時にプロービングされたチップのうち非テスト中のチップの信号端子には、テスト中のチップの信号端子と同じ信号、すなわち、チャージポンプ回路６が動作状態となる信号を供給することができない。

また、逆にチャージポンプ回路６が動作しないようにパワーセーブ制御信号端子５にパワーセーブ信号を与えると、スイッチ回路８がオンとなって、非テスト中のチップ下のシリコン基板の電位が接地電位にバイアスされる。ここで、同時にプロービングされたチップのうち非テスト中のチップの信号端子は、オープンに設定されるが、ＬＳＩテスタの構造上、同時にプロービングされたチップのうち非テスト中のチップのＧＮＤ端子４には接地電位が与えられる。

実用新案登録第３１１３７０２号公報（図１） 特開２００３−１０７１３１号公報（図１２）

しかしながら、上述のＩＣ１のウェハテストにおいては以下の問題がある。この問題を図８を用いて説明する。図８は、従来のウェハテストの様子を示す図である。紙面左側にはテスト中のチップの一部が示され、紙面右側には非テスト中のチップの一部が示されている。図８では、スイッチ回路８をＮチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であるトランジスタＴｒによって構成されているものとして説明を行う。

上述したように、ＩＣ１のウェハテストにおいて、同時にプロービングされたチップのうち、非テスト中のチップの信号端子はオープンに設定される。そのため、非テスト中のチップのスイッチ回路８の制御ノードは電位が供給されず、フローティング状態となっている。その結果、非テスト中のチップのスイッチ回路８の制御ノードの電位が不安定となり、スイッチ回路８がオンとなる虞がある。

一方、同時にプロービングされたチップのうち、非テスト中のチップのＧＮＤ端子４には、接地電位が与えられている。そのため、非テスト中のチップのスイッチ回路８がオンした場合には、非テスト中のチップのチャージポンプ回路６の出力電位、すなわち、非テスト中のチップ下のシリコン基板の電位も接地電位となる。

テスト中のチップ下のシリコン基板と非テスト中のチップ下のシリコン基板は共通であるため、テスト中のチップのチャージポンプ回路によって負電圧にバイアスされるはずのテスト中のチップ下のシリコン基板には、非テスト中のスイッチ回路８がオンとなることによって、図８の点線に示すように非テスト中のチップを介してＧＮＤから電流が流れ込む。換言すれば、テスト中のチップのチャージポンプ回路６の負電圧出力による負電位に、共通のシリコン基板を通して、非テスト中のチップを流れる電流がテスト中のチップに流れ込む。これにより、テスト中のチャージポンプ回路の負電圧出力が不安定になり、テスト中のチップの動作を正しく判定することができないという問題点を有していた。

本発明に係る半導体集積回路装置の一態様は、接地電位とは異なる内部電位を生成し、前記内部電位によって半導体基板の基板電位をバイアスする内部回路と、前記基板電位が前記接地電位に接続される閉状態と、前記基板電位が前記接地電位から切り離される開状態との間で切り替え可能なスイッチ回路と、前記スイッチ回路と結合され、前記スイッチ回路を前記開状態に固定する第１の制御信号が入力されるテスト用パッドと、を備えることを特徴とする。

本発明に係る半導体集積回路装置の一態様によれば、共通の半導体基板上に複数の半導体回路装置が形成された状態で、各半導体集積回路装置の内部回路のテストが実施される際に、非テスト対象の半導体集積回路装置に、テスト用パッドから第１の制御信号を入力し、その基板電位を接地電源から切り離す。これにより、隣接するテスト対象の半導体集積回路装置の出力端子に、共通の半導体基板を介して非テスト対象の半導体集積回路装置の接地電位となった基板から電荷が流入することを防止することができる。

本発明に係る半導体集積回路装置の電気特性の検査方法の一態様は、各々に半導体集積回路が形成された複数のチップがウェハ上に形成されている状態での前記半導体集積回路の電気的特性の検査方法である。前記半導体集積回路は、接地電位とは異なる内部電位を生成し、前記内部電位によって半導体基板の基板電位をバイアスする内部回路と、前記基板電位が前記接地電位に接続される閉状態と、前記基板電位が前記接地電位から切り離される開状態との間で切り替え可能なスイッチ回路と、前記スイッチ回路と結合され、前記スイッチ回路を前記開状態に固定する第１の制御信号が入力されるテスト用パッドと、を備える。この方法は、複数のチップのうち少なくとも２個のチップが同時にプロービングされた状態で検査を行う際に、前記チップのうち非検査中チップの前記テスト用パッドに前記第１の制御信号を供給することを含む、ことを特徴とする。

本発明に係る半導体集積回路装置の検査方法の一態様によれば、共通の半導体基板上に複数の半導体回路装置が形成された状態で、各半導体集積回路装置の内部回路のテストが実施される際に、非テスト対象の半導体集積回路装置に第１の制御信号を入力することで、非テスト対象の半導体集積回路装置に対応する半導体基板を接地電源から切り離す。これにより、隣接するテスト対象の半導体集積回路装置に、共通の半導体基板を介して非テスト対象の接地電位となった半導体基板から電荷が流入することを防止することができる。

本発明によれば、非テスト中のチップのスイッチ回路の制御電位をテスト用パッドによりスイッチ回路のオフ電位に固定するようにしたので、共通の半導体基板を通してテスト中のチップに非テスト中のチップからの電気的干渉が発生しないため、正確なウェハテストができるとともに、測定待ち時間を短縮することができる。

本発明の実施の形態に係るＩＣ１１の構成を示すブロック図である。 ＩＣ１１のウェハテストに用いられるテストシステムの実施の形態のブロック図である。 図２に示すテストシステムを用いたＩＣ１１のウェハテストを説明するためのフローチャートである。 本実施の形態に係るＩＣ１１のウェハテストの様子を示す図である。 ＩＣ１およびＩＣ１１のウェハテストにおけるチャージポンプ回路の負電圧昇圧カーブを示す図である。 ＩＣ１１のウェハテストに用いられるテストシステムの他の実施例を示すブロック図である。 従来のＩＣ１の構成を示すブロック図である。 従来のＩＣ１のウェハテストの様子を示す図である。

以下、図面を参照しながら、本発明の半導体集積回路装置（以下、ＩＣという）の実施の形態につき詳細に説明する。

実施の形態
図１は、本発明の実施の形態に係るＩＣ１１の構成を示すブロック図である。図１のＩＣ１１は、端子として、正電源端子１２、負電源端子１３、ＧＮＤ端子１４、パワーセーブ制御信号端子１５を有し、内部回路として、正電源端子２から正電源の供給を受けて負電源を生成するチャージポンプ回路１６と、正負両電源にて動作する増幅回路１７と、ＧＮＤ端子１４と負電源端子１３との間をオン／オフするスイッチ回路１８と、パワーセーブ制御信号端子１５からのパワーセーブ制御信号を受けて、チャージポンプ回路１６、増幅回路１７およびスイッチ回路１８の動作を制御するパワーセーブ検出回路１９とを有している。負電源端子１３とＧＮＤ端子１４との間には、コンデンサＣ１が外付けされている。ＩＣ１１は、半導体基板、例えば、シリコン基板上に形成される。

図１のＩＣ１１は、さらに、テスト用パッド２０を有している。テスト用パッド２０は、スイッチ回路１８の制御ノードに接続されている。ＩＣ１１をパワーセーブも含め、ＩＣとして動作させる場合には、テスト用パッド２０には外部から何も電位は供給されない。ＩＣ１１をウェハテストする場合には、同時にプロービングされたチップのうち非テスト中のチップのテスト用パッド２０にのみ接地電位が供給され、非テスト中のチップのスイッチ回路１８の制御ノードが接地電位に固定される。

次にこの回路のＩＣとしての動作を説明する。外部から正電源端子１２に正電源が供給されると同時にチャージポンプ回路１６がオンし、負電圧が発生する。この負電圧によりシリコン基板電位は最低電位の負電位にバイアスされる。外部から供給される正電源及びチャージポンプ回路１６で発生した負電圧により、増幅回路１７が動作する。非テスト用パッドであるパワーセーブ制御信号端子１５にパワーセーブ信号が与えられると、パワーセーブ検出回路１９はチャージポンプ回路１６と増幅回路１７をオフし、スイッチ回路１８をオンさせる。これによりチャージポンプ回路１６の出力に接続している負電源端子１３は接地電位であるＧＮＤ端子１４に接続される。

パワーセーブ検出回路１９は接地電位を基準に動作しており、チャージポンプ回路１６がオフしているときは最低電位が接地電位となる。したがって、シリコン基板電位はＩＣ１１の最低電位である接地電位に速やかにバイアスされることになる。パワーセーブ制御信号端子１５にパワーセーブ解除信号が与えられると、パワーセーブ検出回路１９はチャージポンプ回路１６と増幅回路１７をオンし、スイッチ回路１８をオフし、チャージポンプ回路１６および増幅回路１７がまた同様に動作する。

上述のように、スイッチ回路１８は、製品出荷後に使用される非テスト用パッドであるパワーセーブ制御信号端子１５から入力されるパワーセーブ信号と、テスト用パッド２０から入力される制御信号によりオン／オフが制御されている。

次に、ＬＳＩテスタとして、２チップを同時に測定可能なテスタを用いた場合のＩＣ１１のウェハテストについて説明する。図２は、ＩＣ１１のウェハテストに用いられるテストシステムの第１実施例のブロック図である。図２のテストシステムは、ＬＳＩテスタ１１０とプローブカード１２０とを具備している。ＩＣ１１のウェハテストにおいて、２つのチップ１１−１、１１−２が同時にプロービングされ、プローブカード１２０を介してＬＳＩテスタ１１０の互いに異なるピンに同時に電気的に接続される。

プローブカード１２０には、ＬＳＩテスタ１１０の電源電位および接地電位を供給するテストピンをチップ１１−１、１１−２の正電源端子１２およびＧＮＤ端子１４に直接接続する正電源配線１２１およびＧＮＤ配線１２２を設けている。また、プローブカード１２０は、チップ１１−１、１１−２の入出力端子をＬＳＩテスタ１１０の互いに異なる対応するテストピンに電気的接続する信号配線１２３，１２４を有している。さらに、プローブカード１２０は、ＧＮＤ配線１２１をチップ１１−１、１１−２のテスト用パッド２０に接続するスイッチＳＷ１、ＳＷ２を有している。さらにまた、プローブカード１２０は、ＬＳＩテスタ１１０からのテスト開始信号ＳＴＡＲＴを受けてスイッチＳＷ１、ＳＷ２の制御信号Ｓ１、Ｓ２を生成するスイッチ制御信号生成回路１２５を有している。

次に図２のテストシステムによる動作について図３を参照して説明する。
（ＳＴＥＰ１）ウェハテスト開始により、ＬＳＩテスタ１１０からプローバ（図示せず）およびプローブカード１２０にテスト開始信号ＳＴＡＲＴが送られる。
（ＳＴＥＰ２）テスト開始信号ＳＴＡＲＴを受けて、プローバはプロービングを開始し、２つのチップ１１−１、１１−２が同時にプロービングされる。

（ＳＴＥＰ３）チップ１１−１、１１−２がプロービングされた状態で、ＬＳＩテスタ１１０からテスト信号ＴＥＳＴ１が信号線１２３を介してチップ１１−１に供給され、チップ１１−１のテストが開始される。このとき、ＬＳＩテスタ１１０からテスト信号ＴＥＳＴ２が信号線１２４を介してチップ１１−２に供給されずチップ１１−２の信号端子は、オープンに設定される。また、このとき、プローブカード１２０において、テスト開始信号ＳＴＡＲＴを受けて、スイッチ制御信号生成回路１２５から"Ｌ"レベルの制御信号Ｓ１および"Ｈ"レベルの制御信号Ｓ２が出力される。

この"Ｌ"レベルの制御信号Ｓ１によりスイッチＳＷ１がオフ制御され、"Ｈ"レベルの制御信号Ｓ２によりスイッチＳＷ２がオン制御される。従って、チップ１１−１のテスト中、非テスト中のチップ１１−２のテスト用パッド２０、すなわち、チップ１１−２のスイッチ回路１８の制御ノードの電位は接地電位に固定される。

この様子を、図４を用いて説明する。図４は、本実施の形態に係る半導体集積回路装置のウェハテストの様子を示す図である。図４の紙面左側にはテスト中のチップの一部が示され、紙面右側には非テスト中のチップの一部が示されている。テスト中のチップには、チャージポンプ回路１６により、負電源端子１３に負電位が供給されている。

図４の例では、スイッチ回路１８は、Ｎチャネル型のＭＯＳＦＥＴであるトランジスタＴｒによって構成されている。なお、スイッチ回路１８は、Ｎチャネル型のＭＯＳＦＥＴに限られず、Ｐチャネル型のＭＯＳトランジスタや他のスイッチ機構によっても構成することができる。

ＳＴＥＰ３に示すように、非テスト対象であるチップ１１−２のスイッチ回路１８の制御ノード（トランジスタＴｒのゲート）に接地電位を供給した状態では、トランジスタＴｒは、ゲート及びソースが接地電位となるためオフ状態となる。これにより、非テスト中のチップの負電源端子１３を介して、隣接するテスト中のチップの負電源端子１３に電荷が流入することがない。換言すれば、非テスト中のチップ１１−２下のシリコン基板の電位が接地電位となることはない。

このため、共通のシリコン基板を通してテスト中のチップ１１−１に非テスト中のチップ１１−２からの電気的干渉が発生しないため、正確なウェハテストができる。具体的には、チャージポンプ回路１６によって生成された負電位をモニタする際に、負電位が供給される負電源端子１３に、隣接する非テスト中のチップの半導体基板を介してＧＮＤから電荷が流入せず、負電源端子１３をモニタすることでチャージポンプ回路１６によって生成された負電位の値を正確に測定することができる。

（ＳＴＥＰ４）チップ１１−１のテストが終了すると、チップ１１−１、１１−２がプロービングされたままの状態で、ＬＳＩテスタ１１０からテスト信号ＴＥＳＴ２が信号線１２４を介してチップ１１−２に供給され、チップ１１−２のテストが開始される。このとき、ＬＳＩテスタ１１０からテスト信号ＴＥＳＴ１が信号線１２３を介してチップ１１−１に供給されずチップ１１−１の信号端子は、オープンに設定される。また、このとき、プローブカード１２０において、テスト開始信号ＳＴＡＲＴを受けて、スイッチ制御信号生成回路１２５から"Ｈ"レベルの制御信号Ｓ１および"Ｌ"レベルの制御信号Ｓ２が出力される。

この"Ｈ"レベルの制御信号Ｓ１によりスイッチＳＷ１がオン制御され、"Ｌ"レベルの制御信号Ｓ２によりスイッチＳＷ２がオフ制御される。従って、チップ１１−２のテスト中、非テスト中のチップ１１−１のテスト用パッド２０、すなわち、チップ１１−１のスイッチ回路１８の制御ノードの電位は接地電位に固定される。このため、非テスト中のチップ１１−１のスイッチ回路１８がオンする虞は無くなり、非テスト中のチップ１１−１下のシリコン基板の電位が接地電位となることはない。このため、共通のシリコン基板を通してテスト中のチップ１１−２に非テスト中のチップ１１−１からの電気的干渉が発生しないため正確なウェハテストができる。

（ＳＴＥＰ５）チップ１１−２のテストが終了すると、チップ１１−１、１１−２のプロービングが終了する。

（ＳＴＥＰ６）チップ１１−１、１１−２のプロービングが終了すると、ウェハテストにおけるチップ１１−１、１１−２のテストが終了する。

以上に説明したように、基板電位と接地電位間にスイッチ回路を有するチップのウェハテストにおいて、非テスト中のチップのスイッチ回路の制御電位を、外部端子によりスイッチ回路をオフする接地電位に固定するようにしたので、共通のシリコン基板を通してテスト中のチップに非テスト中のチップからの電気的干渉が発生せず、図５に示すように、チャージポンプ回路の負電圧昇圧カーブは、従来より急峻となり、正確なウェハテストができるとともに、測定待ち時間を短縮することができる。

（実施例）
次に、ＬＳＩテスタとして、テスト対象である２チップのうち、１チップずつしか測定できないテスタを用いた場合のＩＣ１１のウェハテストについて説明する。図６は、他の実施例に係るＩＣ１１のウェハテストのテストシステムを示すブロック図である。図６に示されるテストシステムは、ＬＳＩテスタ１３０とプローブカード１４０とを具備している。ＩＣ１１のウェハテストにおいて、２つのチップ１１−１、１１−２が同時にプロービングされ、ＬＳＩテスタ１３０がプローブカード１４０を介してチップ１１−１、１１−２に電気的に接続される。

プローブカード１４０には、ＬＳＩテスタ１３０の電源電位および接地電位を供給するテストピンをチップ１１−１、１１−２の正電源端子１２およびＧＮＤ端子１４に直接接続する正電源配線１４１およびＧＮＤ配線１４２を設けている。また、プローブカード１４０は、チップ１１−１、１１−２の入出力端子をＬＳＩテスタ１１０の共通するテストピンに電気的接続する信号配線１４３を有している。また、プローブカード１４０は、チップ１１−１、１１−２の入出力端子をＬＳＩテスタ１３０の対応するテストピンに共通接続するスイッチＳＷ１１、ＳＷ２１を有している。また、プローブカード１４０は、ＧＮＤ配線１４２をチップ１１−１、１１−２のテスト用パッド２０に接続するスイッチＳＷ１２、ＳＷ２２を有している。

さらにまた、プローブカード１４０は、ＬＳＩテスタ１３０からのテスト開始信号ＳＴＡＲＴを受けてスイッチＳＷ１１、ＳＷ１２の制御信号Ｓ１およびスイッチＳＷ２１、ＳＷ２２の制御信号Ｓ２を生成するスイッチ制御信号生成回路１４４を有している。スイッチＳＷ１２には、インバータＩＮＶ１を介して制御信号Ｓ１が供給される。スイッチＳＷ２２には、インバータＩＮＶ２を介して制御信号Ｓ２が供給される。

次に図６のテストシステムによる動作について図３を参照して説明する。
（ＳＴＥＰ１）ウェハテスト開始により、ＬＳＩテスタ１３０からプローバ（図示せず）およびプローブカード１４０にテスト開始信号ＳＴＡＲＴが送られる。
（ＳＴＥＰ２）テスト開始信号ＳＴＡＲＴを受けて、プローバはプロービングを開始し、２つのチップ１１−１、１１−２が同時にプロービングされる。

（ＳＴＥＰ３）チップ１１−１、１１−２がプロービングされた状態で、プローブカード１４０において、テスト開始信号ＳＴＡＲＴを受けて、スイッチ制御信号生成回路１４４から"Ｈ"レベルの制御信号Ｓ１および"Ｌ"レベルの制御信号Ｓ２が出力される。この"Ｈ"レベルの制御信号Ｓ１によりスイッチＳＷ１１がオン制御され、"Ｌ"レベルの制御信号Ｓ２によりスイッチＳＷ２１がオフ制御される。この結果、ＬＳＩテスタ１３０のテストピンには、チップ１１−１の入出力端子が電気的に接続され、チップ１１−１のテストが開始される。このとき、"Ｈ"レベルの制御信号Ｓ１によりスイッチＳＷ１２がオフ制御され、"Ｌ"レベルの制御信号Ｓ２によりスイッチＳＷ２２がオン制御される。

従って、チップ１１−１のテスト中、非テスト中のチップ１１−２のテスト用パッド２０、すなわち、チップ１１−２のスイッチ回路１８の制御ノードの電位は接地電位に固定される。このため、非テスト中のチップ１１−２のスイッチ回路１８がオンする虞は無くなり、非テスト中のチップ１１−２下のシリコン基板の電位が接地電位となることはない。このため、共通のシリコン基板を通してテスト中のチップ１１−１に非テスト中のチップ１１−２からの電気的干渉が発生しないため正確なウェハテストができる。

（ＳＴＥＰ４）チップ１１−１のテストが終了すると、チップ１１−１、１１−２がプロービングされたままの状態で、プローブカード１２０において、スイッチ制御信号生成回路１４４から"Ｌ"レベルの制御信号Ｓ１および"Ｈ"レベルの制御信号Ｓ２が出力される。この"Ｌ"レベルの制御信号Ｓ１によりスイッチＳＷ１１がオフ制御され、"Ｈ"レベルの制御信号Ｓ２によりスイッチＳＷ２１がオン制御される。この結果、ＬＳＩテスタ１３０のテストピンには、チップ１１−２の入出力端子が電気的に接続され、チップ１１−２のテストが開始される。このとき、"Ｌ"レベルの制御信号Ｓ１によりスイッチＳＷ１２がオン制御され、"Ｈ"レベルの制御信号Ｓ２によりスイッチＳＷ２２がオフ制御される。

従って、チップ１１−２のテスト中、非テスト中のチップ１１−１のテスト用パッド２０、すなわち、チップ１１−１のスイッチ回路１８の制御ノードの電位は接地電位に固定される。このため、非テスト中のチップ１１−１のスイッチ回路１８がオンする虞は無くなり、非テスト中のチップ１１−１下のシリコン基板の電位が接地電位となることはない。このため、共通のシリコン基板を通してテスト中のチップ１１−２に非テスト中のチップ１１−１からの電気的干渉が発生しないため正確なウェハテストができる。

（ＳＴＥＰ５）チップ１１−２のテストが終了すると、チップ１１−１、１１−２のプロービングが終了する。

（ＳＴＥＰ６）チップ１１−１、１１−２のプロービングが終了すると、ウェハテストにおけるチップ１１−１、１１−２のテストが終了する。

このように、実施例のように、テスト対象である２チップのうち、１チップずつしか測定できないテスタを用いた場合のＩＣ１１のウェハテストであっても、非テスト中のチップのスイッチ回路１８を強制的にオフすることで、非テスト中のチップからのテスト中のチップ下のシリコン基板への電気的干渉を防ぐことができ、ウェハテストの検査精度を向上させることができる。

なお、上記の実施の形態では、スイッチ回路１８がＮチャネル型ＭＯＳトランジスタによって構成されていたため、非テスト中のチップのテスト用パッドに供給される電位は接地電位として説明したが、テスト用パッドに供給される電位は接地電位でなくてもよい。例えば、スイッチ回路１８をＰチャネル型ＭＯＳトランジスタによって構成した場合には、当該トランジスタをオフさせるために、非テスト中のチップのテスト用パッドに電源電圧を供給するよう構成することもできる。

本発明は、上記の実施の形態に限定されるものではなく、上記の実施の形態に対し種々の設計変更を行うことができる。

１１ 半導体集積回路装置（ＩＣ）
１１−１、１１−２ チップ
１２ 正電源端子
１３ 負電源端子
１４ ＧＮＤ端子
１５ パワーセーブ制御信号端子
１６ チャージポンプ回路
１７ 増幅回路
１８ スイッチ回路
１９ パワーセーブ検出回路
２０ テスト用パッド
１１０、１２０ ＬＳＩテスタ
１３０、１４０ プローブカード
１２１、１４１ 正電源配線
１２２、１４２ ＧＮＤ配線
１２３、１２４、１４３ 信号配線
１２５、１４４ スイッチ制御信号生成回路
ＳＷ１、ＳＷ２、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
ＩＮＶ１、ＩＮＶ２ インバータ

Claims (8)

1. 接地電位とは異なる内部電位を生成し、前記内部電位によって半導体基板の基板電位をバイアスする内部回路と、
   前記基板電位が前記接地電位に接続される閉状態と、前記基板電位が前記接地電位から切り離される開状態との間で切り替え可能なスイッチ回路と、
   前記スイッチ回路と結合され、前記スイッチ回路を前記開状態に固定する第１の制御信号が入力されるテスト用パッドと、
   を備える半導体集積回路装置。
2. 前記内部回路の動作及び前記スイッチ回路の動作を共に制御する第２の制御信号が供給される制御信号端子をさらに備える請求項１に記載の半導体集積回路装置。
3. 前記半導体集積回路装置は、前記制御信号端子に供給される前記第２の制御信号の変化に応じて、前記内部回路が前記内部電位の生成動作を行うとともに前記スイッチ回路が前記開状態となる第１の動作状態と、前記内部回路が前記生成動作を停止するとともに前記スイッチ回路が前記閉状態となる第２の動作状態の間で遷移する、
   請求項１に記載の半導体集積回路装置。
4. 前記内部回路および前記スイッチ回路の動作を制御する制御回路をさらに備え、
   前記制御回路は、
   前記内部回路が前記内部電位の生成動作を行う際に前記スイッチ回路が前記開状態となるよう制御するとともに、
   前記内部回路が前記生成動作を停止する際に前記スイッチ回路が前記閉状態となるようを御する、
   請求項１〜３のいずれか１項に記載の半導体集積回路装置。
5. 前記制御回路は、前記制御信号端子に供給される前記第２の制御信号に応じて動作する、請求項２又は３に従属する請求項４に記載の半導体集積回路装置。
6. 前記内部電位は負電位である請求項１〜５のいずれか１項に記載の半導体集積回路装置。
7. 正の電源電位が供給される第１の電源端子、および前記接地電位が供給される第２の電源端子をさらに備え、
   前記内部回路は、前記電源電位と前記接地電位との間で動作する、請求項６に記載の半導体集積回路装置。
8. 各々に半導体集積回路が形成された複数のチップがウェハ上に形成されている状態での前記半導体集積回路の電気的特性の検査方法であって、
   前記半導体集積回路は、
   接地電位とは異なる内部電位を生成し、前記内部電位によって半導体基板の基板電位をバイアスする内部回路と、
   前記基板電位が前記接地電位に接続される閉状態と、前記基板電位が前記接地電位から切り離される開状態との間で切り替え可能なスイッチ回路と、
   前記スイッチ回路と結合され、前記スイッチ回路を前記開状態に固定する第１の制御信号が入力されるテスト用パッドと、
   を備え、
   前記方法は、
   複数のチップのうち少なくとも２個のチップが同時にプロービングされた状態で検査を行う際に、前記チップのうち非検査中チップの前記テスト用パッドに前記第１の制御信号を供給することを含む、
   半導体集積回路の電気的特性の検査方法。

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