JP2011085430A - 制御システム、ロジックモジュール基板およびロジック用ｆｐｇａ - Google Patents

Abstract

【課題】ＦＰＧＡを用いた制御システムにおいて、小さな通信負荷で、運転中または点検中に、現状のロジック状態を監視できるようにする。
【解決手段】制御システムは、ロジックが実装されたロジック用ＦＰＧＡ２を備えたロジックモジュール基板１と、ロジック用ＦＰＧＡ２がロジック入力信号ａからロジック出力信号ｂを導き出す途中段階のロジック状態を表わすロジック状態信号ｃを伝送する伝送モジュール４と、伝送モジュール４から伝送されたロジック状態信号を監視するために表示するロジック監視装置６と、を有する。ロジックモジュール基板１は、ロジック状態信号ｃが変化したことを検出するイベント検出部１３を有する。イベント検出部１３によってロジック状態信号ｃが変化したことが検出されたときにのみそのロジック状態信号が伝送モジュール４に伝送される。
【選択図】図１

Description

この発明は、制御システムと、これに用いられるロジックモジュール基板およびロジック用ＦＰＧＡ（Field Programmable Gate Array）に関する。

原子力プラントの安全機能に関わる制御を行なう安全保護系システムは、従来は主にＣＰＵ（Central Processing Unit）型コントローラが用いられていたが、近年の多様性の観点から、プログラマブル素子であるＦＰＧＡを用いたＦＰＧＡ型コントローラも用いられるようになった。

ＣＰＵ型コントローラにおいては、監視用パーソナルコンピュータからＣＰＵと通信することによりロジックの入力、出力、中間値の状態を監視することができる。しかし、ＦＰＧＡ型コントローラにおいては、ロジックも含めたハードウェア回路構成であるため、ＣＰＵ型コントローラと同様の方法でロジックの状態を監視することはできない。

特に、原子力プラントの安全保護系のような重要なシステムにおいては、ロジックの中間値も含めて現状を正しく認識できる方法を確立することが望まれる。

ＦＰＧＡ型コントローラのロジック状態信号を外部に取り出して監視する技術については、特許文献１および特許文献２に開示がある。

特開平９−３１１１６２号公報 米国特許第６，７６０，８９８号明細書

特許文献１および特許文献２に開示された技術によれば、ＦＰＧＡ型コントローラのロジックの中間値を監視することができるが、ロジックのロジック状態信号を常時、外部に取り出して監視するため、監視装置に大きな通信負荷がかかる。

そこで、本発明は、ＦＰＧＡを用いた制御システムにおいて、小さな通信負荷で、運転中または点検中に、ロジックの中間値を含めた現状のロジック状態を監視できるようにすることを目的とする。

上記目的を達成するために、本発明に係る制御システムは、ロジック入力信号からロジック出力信号を導き出すロジックが実装されたロジック用ＦＰＧＡを備えたロジックモジュール基板と、前記ロジック用ＦＰＧＡが前記ロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わすロジック状態信号を前記ロジックモジュール基板外に伝送する伝送モジュールと、前記伝送モジュールから伝送されたロジック状態信号を監視するために表示するロジック監視装置と、を有する制御システムであって、前記ロジックモジュール基板は、前記ロジック状態信号が変化したことを検出するイベント検出部を有し、前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号が前記伝送モジュールに伝送されるように構成されていること、を特徴とする。

また、本発明に係るロジック用ＦＰＧＡは、ロジック入力信号からロジック出力信号を導き出すロジックが実装されたロジック用ＦＰＧＡであって、前記ロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わす複数種類のロジック状態信号を受信してその前記ロジック状態信号が変化したことを検出するイベント検出部と、前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、を有することを特徴とする。

また、本発明に係るロジックモジュール基板は、ロジック入力信号からロジック出力信号を導き出すロジック部と、前記ロジック部がロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わす複数種類のロジック状態信号を受信してそれらのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、が実装されたロジック用ＦＰＧＡと、前記パラレル・シリアル変換部からの出力信号を受信して一時的に格納するデータバッファ用のバッファメモリと、前記バッファメモリからの出力信号に基づいて前記ロジック状態信号が変化したことを検出するイベント検出部と、前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、が実装されたデータバッファ用ＦＰＧＡと、を有することを特徴とする。

本発明によれば、ＦＰＧＡを用いた制御システムにおいて、小さな通信負荷で、運転中または点検中に、ロジックの中間値を含めた現状のロジック状態を監視できる。

本発明に係る制御システムの第１の実施形態の構成を模式的に示すブロック図である。 本発明に係る制御システムの第２の実施形態の構成を模式的に示すブロック図である。 本発明に係る制御システムの第３の実施形態の構成を模式的に示すブロック図である。

以下、図面を参照しながら、本発明に係る制御システムの実施形態について説明する。ここで、互いに同一または類似の部分には共通の符号を付して、重複説明は省略する。

［第１の実施形態］
図１は、本発明に係る制御システムの第１の実施形態の構成を模式的に示すブロック図である。

この制御システムは、たとえば原子力プラントなどの安全機能に係る制御を行なう安全保護系制御システムであって、ロジック入力信号ａを処理してロジック出力信号ｂを出力するものである。ロジックモジュール基板１にはロジック用ＦＰＧＡ２が実装されている。

ロジック用ＦＰＧＡ２内にはロジック回路３０が構成されている。ロジック入力信号ａはロジックモジュール基板１の入力端子３１から入力され、さらに、ＦＰＧＡ入力ピン３ａからロジック用ＦＰＧＡ２に入力される。ロジック回路３０で処理された結果のロジック出力信号ｂはＦＰＧＡ出力ピン３ｂから出力され、さらに、ロジックモジュール基板１の出力端子３２からロジックモジュール基板１外に出力される。この出力信号ｂはプラント（図示せず）などの制御に利用される。

さらにロジック用ＦＰＧＡ２内には、ロジック回路３０の途中からそのロジック状態を表わす複数種類のロジック状態信号ｃを並列に受信して一時的に格納するバッファメモリ（ＢＵＦ）１２と、バッファメモリ１２から出力されるロジック状態信号ｃの変化を検出するイベント検出部１３と、イベント検出部１３によってロジック状態信号ｃの変化が検出されたときにそのロジック状態信号ｃをシリアルデータに変換して出力するパラレル・シリアル変換部（Ｐ／Ｓ）１４とが形成されている。

なお、ロジック状態信号ｃには、図１の例のように、ロジック入力信号ａやロジック出力信号ｂと同等の信号が含まれていてもよい。

パラレル・シリアル変換部１４の出力は、ＦＰＧＡロジック状態出力ピン３ｃから、ロジックモジュール基板１の出力端子３３を経て、モジュール基板１外の伝送モジュール４に送られる。伝送モジュール４は電気信号から光信号に変換する電気・光変換機能を有する。伝送モジュール４で得られた光信号は、光伝送ケーブル５を経てロジック監視装置６に送られる。

ロジック監視装置６には、シリアルインターフェースボード１１と、表示処理部７と、表示装置８と、検証パターンデータベース（ＤＢ）１０と、ロジック線図データ９を備えている。

検証パターンデータベース１０には、ロジック回路３０のロジック入力信号ａのパターンに応じた演算結果のロジック状態信号ｃのデータベースが格納されている。伝送モジュール４から光伝送ケーブル５で送られた光信号は、ロジック監視装置６のシリアルインターフェースボード１１で受信される。

つぎに、この第１の実施形態の作用について説明する。

ＦＰＧＡ２内のロジック回路３０は、ロジック監視装置６などから干渉されずに、入力信号ａを処理して出力信号ｂを出力する。一方、ロジック回路３０のロジック状態を示すロジック状態信号ｃは、ＦＰＧＡ２内のバッファメモリ１２に一時的に格納されてパラレル・シリアル変換部１４に出力される。そして、イベント検出部１３によってロジック状態信号ｃの変化が検出されたときのみ、パラレル・シリアル変換部１４によりロジック状態信号ｃをシリアル伝送でロジック状態出力ピン３ｃからロジックモジュール基板１の出力端子３３を経て出力される。出力端子３３から出力されるロジック状態信号ｃは、電気信号のまま伝送モジュール４に渡される。

伝送モジュール４では電気信号のロジック状態信号ｃが光信号に変換され、光伝送ケーブル５によりロジック監視装置６のシリアルインターフェースボード１１に伝送される。

ロジック監視装置６では、シリアルインターフェースボード１１から受信したロジック状態信号ｃは、表示処理部７で、ロジック線図データ９と対応付けされ、ロジック線のＯＮ／ＯＦＦ状態が表示装置８に表示される。ここで、表示装置８に表示されるロジック線は、たとえば図１に示すロジック回路３０の部分を画像として示すものであって、たとえばロジック線の色や太さなどの線種を変えることにより、ＯＮ状態かＯＦＦ状態かを識別できるように表示される。

さらに、ロジック状態信号ｃは、検証パターンデータベース１０にてあらかじめパターン化されていた出力予想結果と表示処理部７で比較され、その結果の可否も表示装置８に表示される。

以上説明したように、第１の実施形態では、ロジック値の変化があったときにのみデータ送信を行なうため、監視装置にかかる通信負荷を小さく抑えることができる。

また、ロジック用ＦＰＧＡ２内のロジック状態を監視し、ロジック状態をロジック線図として画面上に表現することにより、ロジック用ＦＰＧＡ内ロジックの正確な状態を視覚的に認識ができるようになる。

さらに、ロジック用ＦＰＧＡ２とロジック監視装置６を電気的に分離できるため、ロジック監視装置６側の故障によるロジック誤作動の影響を回避できる。このことは、特に、原子力安全機能に係る制御を行なう安全保護系などの高い信頼性を必要とする制御システムにとって重要である。

第１の実施形態ではさらに、単純なロジック状態の監視を行なうだけでなく、実際の入力状態に対して、ロジック結果である出力が正しい状態であるかを検証パターンＤＢと比較し、ロジックの誤不動作状態の検出が可能であることから、迅速な故障箇所の発見が可能である。

なお、図１に示した例では、ロジックモジュール基板１と伝送モジュール４とロジック監視装置６が１対１で対応しているが、複数のロジックモジュール基板１に対して１個の伝送モジュール４および１個のロジック監視装置６を対応させることもできる。また逆に、１個のロジックモジュール基板１に対して複数の伝送モジュール４および複数のロジック監視装置６を対応させることもできる（図示せず）。

さらに、図１に示した例では、一つのロジックモジュール基板１内に一つのロジック用ＦＰＧＡ２を実装しているが、一つのロジックモジュール基板１内に複数のロジック用ＦＰＧＡ２を実装することもできる（図示せず）。

［第２の実施形態］
図２は、本発明に係る制御システムの第２の実施形態の構成を模式的に示すブロック図である。

この実施形態では、一つのロジックモジュール基板１に、複数のロジック用ＦＰＧＡ２と一つのデータバッファ用ＦＰＧＡ１５が実装されている。ロジック用ＦＰＧＡ２には、ロジック回路３０が形成されているとともに、ロジック回路３０の途中から複数種類のロジック状態信号ｃを並列に受信してロジック状態信号ｃをシリアルデータに変換するパラレル・シリアル変換部１４が形成されている。図２で、ロジック用ＦＰＧＡ２の内部構成は、一つについてだけ表示して、他は省略しているが、ロジック回路３０の構成のほかは同様である。

データバッファ用ＦＰＧＡ１５には、ロジック用ＦＰＧＡ２のパラレル・シリアル変換部１４からロジック用ＦＰＧＡ２のＦＰＧＡロジック状態出力ピン３ｄを介して出力されたロジック状態信号を、ＦＰＧＡロジック状態入力ピン３ｅを介して入力して一時的に格納するバッファメモリ１６と、バッファメモリ１６から出力されるロジック状態信号ｃの変化を検出するイベント検出部１８と、イベント検出部１８によってロジック状態信号の変化が検出されたときにそのロジック状態信号ｃをシリアルデータに変換して出力するパラレル・シリアル変換部１７が形成されている。

なお、第２の実施形態では、第１の実施形態とは違って、ロジック用ＦＰＧＡ２に、イベント検出部およびパラレル・シリアル変換部が含まれていない。

パラレル・シリアル変換部１７の出力は、ＦＰＧＡロジック状態出力ピン３ｃおよびロジックモジュール基板１の出力端子３３を経て、伝送モジュール４へ電気信号として伝送される。伝送モジュール４は、光伝送ケーブル５でロジック監視装置６に接続されている。

この実施形態では、複数のロジックモジュール基板１が一つの伝送モジュール４を介して一つのロジック監視装置６に接続されている。

伝送モジュール４およびロジック監視装置６の構成・機能は第１の実施形態（図１）と同様である。

つぎに、この第２の実施形態の作用について説明する。

上述の第１の実施形態では、ロジックとデータバッファ機能を同一のＦＰＧＡに持つ構成であったが、第２の実施形態はデータバッファ機能をロジックとは別のＦＰＧＡに分離した構成でロジック監視機能を実現している。

ロジック用ＦＰＧＡ２のロジック回路３０の処理途中状態を示すロジック状態信号ｃは、パラレル・シリアル変換部１４により変換され、シリアル伝送でＦＰＧＡロジック状態出力ピン３ｄを介して出力される。このＦＰＧＡロジック状態出力ピン３ｄから出た信号は、データバッファ用ＦＰＧＡ１５のＦＰＧＡロジック状態入力ピン３ｅを介して、データバッファ用ＦＰＧＡ１５のバッファメモリ１６に入力されて、データバッファ用ＦＰＧＡ１５のバッファメモリ１６に一時的に格納されてパラレル・シリアル変換部１７に出力される。そして、イベント検出部１８によってロジック状態信号ｃの変化が検出されたときのみ、データバッファ用ＦＰＧＡ内パラレル・シリアル変換部１７によりシリアル伝送で伝送モジュール４へ伝送される。

この第２の実施形態によれば、第１の実施形態の効果に加え、ロジック用ＦＰＧＡ２とデータバッファ用ＦＰＧＡ１５を分離できるため、ロジック用ＦＰＧＡ２に組み込めるロジック容量を大きくできる。

また、複数のロジック用ＦＰＧＡ２のロジック状態表示信号を１つのデータバッファ用ＦＰＧＡ１５にまとめることができ、ロジックモジュール基板１の実装効率の向上が可能である。

また、ロジック処理部とデータバッファ処理部のＦＰＧＡを分離するため、データバッファ処理部の故障によるロジック誤作動の影響を低減できる。

なお、この第２の実施形態の変形例として、一つのロジックモジュール基板１に実装するロジック用ＦＰＧＡ２を複数とせず、一つのロジック用ＦＰＧＡ２としてもよい。

さらに、第２の実施形態の変形例として、複数のロジックモジュール基板１に対して１個の伝送モジュール４および１個のロジック監視装置６を対応させることもできる（図示せず）。また逆に、１個のロジックモジュール基板１に対して複数の伝送モジュール４および複数のロジック監視装置６を対応させることもできる（図示せず）。

［第３の実施形態］
図３は、本発明に係る制御システムの第３の実施形態の構成を模式的に示すブロック図である。

この第３の実施形態では、ロジックモジュール基板１に、ロジック用ＦＰＧＡ２が実装されている。ロジック用ＦＰＧＡ２には、ロジック回路３０が形成されているとともに、ロジック回路３０の途中から複数種類のロジック状態信号ｃを並列に受信してロジック状態信号ｃが変化したことを検出するイベント検出部１３と、イベント検出部１３がロジック状態信号ｃの変化を検出したときにのみパラレルデータをシリアルデータに変換して出力するパラレル・シリアル変換部１４が形成されている。

この第３の実施形態では、ロジック用ＦＰＧＡ２に、第１の実施形態のロジック用ＦＰＧＡ２にあるバッファメモリ１２に相当するものはない。また、第３の実施形態のロジックモジュール基板１に、第２の実施形態のロジックモジュール基板１にあるデータバッファ用ＦＰＧＡ１５（図２）はない。

そしてこの第３の実施形態では、ロジック監視装置６のインタフェースボード１１にバッファメモリ２０が配置されている。

この実施形態では、複数のロジックモジュール基板１が一つの伝送モジュール４を介して一つのロジック監視装置６に接続されている。

つぎに、この第３の実施形態の作用について説明する。

上述の第１の実施形態では、データバッファ機能をロジックモジュール基板１に取り付ける構成としているが、第３の実施形態はデータバッファ機能をロジック監視装置６に設置した構成でロジック監視機能を実現する。

ロジック回路３０のロジック状態信号ｃは、イベント検出部１３によって変化が検出されたときのみ、パラレル・シリアル変換部１４によりシリアル変換されて、ＦＰＧＡロジック状態出力ピン３ｃから出力され、ロジックモジュール基板１の出力端子３３から電圧信号として出力され、伝送モジュール４に渡される。

この電圧信号は伝送モジュール４で光信号に変換され、伝送モジュール４から光伝送ケーブル５により、ロジック監視装置６のシリアルインターフェースボード１９に渡され、シリアルインターフェースボード１９内のバッファメモリ２０に一時的に格納される。ロジック監視装置６では、バッファメモリ２０のデータによりロジック状態を表示する。

この第３の実施形態では、第１の実施形態で得られる効果に加え、データバッファ処理をロジック監視装置６側に持たせるため、ロジックモジュール基板１の実装効率を高くすることができる。

複数ロジックモジュール基板１のＦＰＧＡのロジック状態信号ｃを１つのシリアルインターフェースボード１９にまとめて受信するため、ＦＰＧＡ型コントローラ全体のロジックモジュール基板１の実装効率を高くすることができる。

また、ＦＰＧＡロジックとデータバッファ処理を電気的に分離できるため、データバッファ処理故障によるロジック誤作動の影響を回避できる。

［他の実施形態］
以上説明した各実施形態は単なる例示であって、本発明はこれらに限定されるものではない。

たとえば、一つの制御システムで、第１ないし第３の実施形態の特徴部分を組み合わせてもよい。

１…ロジックモジュール基板、２…ロジック用ＦＰＧＡ、３ａ…ＦＰＧＡ入力ピン、３ｂ…ＦＰＧＡ出力ピン、３ｃ…ＦＰＧＡロジック状態出力ピン、３ｄ…ＦＰＧＡロジック状態出力ピン、３ｅ…ＦＰＧＡロジック状態入力ピン、４…伝送モジュール、５…光伝送ケーブル、６…ロジック監視装置、７…表示処理部、８…表示装置、９…ロジック線図データ、１０…検証パターンデータベース（ＤＢ）、１１…シリアルインターフェースボード、１２…バッファメモリ（ＢＵＦ）、１３…イベント検出部、１４…パラレル・シリアル変換部（Ｐ／Ｓ）、１５…データバッファ用ＦＰＧＡ、１６…バッファメモリ、１７…パラレル・シリアル変換部、１８…イベント検出部、１９…シリアルインターフェースボード、３０…ロジック回路、３１…入力端子、３２，３３…出力端子、ａ…ロジック入力信号、ｂ…ロジック出力信号、ｃ…ロジック状態信号

Claims (6)

1. ロジック入力信号からロジック出力信号を導き出すロジックが実装されたロジック用ＦＰＧＡを備えたロジックモジュール基板と、
   前記ロジック用ＦＰＧＡが前記ロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わすロジック状態信号を前記ロジックモジュール基板外に伝送する伝送モジュールと、
   前記伝送モジュールから伝送されたロジック状態信号を監視するために表示するロジック監視装置と、
   を有する制御システムであって、
   前記ロジックモジュール基板は、前記ロジック状態信号が変化したことを検出するイベント検出部を有し、
   前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号が前記伝送モジュールに伝送されるように構成されていること、
   を特徴とする制御システム。
2. 前記イベント検出部は前記ロジック用ＦＰＧＡ内に実装され、
   前記ロジック監視装置は、前記ロジック状態信号を前記伝送モジュールから受信して一時的に格納するデータバッファ用のバッファメモリを備えていること、
   を特徴とする請求項１に記載の制御システム。
3. 前記ロジック監視装置は、
   前記ロジック用ＦＰＧＡのロジックを線図として表示する手段と、
   前記ロジック状態信号に応じてそのロジックの状態を前記線図の各線の種類を変化させることにより表示する手段と、
   を有すること、を特徴とする請求項１または請求項２に記載の制御システム。
4. 前記ロジック監視装置は、
   前記ロジック用ＦＰＧＡが正常であるときに前記ロジック入力信号に対応して予測される前記ロジック状態信号と、実際の前記ロジック状態信号とを比較して、これらに相違があるときに誤動作と判定する判定手段と、
   前記判定手段により誤動作と判定されたときに、これを表示する誤動作表示手段と、
   を有すること、を特徴とする請求項１ないし請求項３のいずれか一項に記載の制御システム。
5. ロジック入力信号からロジック出力信号を導き出すロジックが実装されたロジック用ＦＰＧＡであって、
   前記ロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わす複数種類のロジック状態信号を受信してその前記ロジック状態信号が変化したことを検出するイベント検出部と、
   前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、
   を有することを特徴とするロジック用ＦＰＧＡ。
6. ロジック入力信号からロジック出力信号を導き出すロジック部と、前記ロジック部がロジック入力信号からロジック出力信号を導き出す途中段階のロジック状態を表わす複数種類のロジック状態信号を受信してそれらのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、が実装されたロジック用ＦＰＧＡと、
   前記パラレル・シリアル変換部からの出力信号を受信して一時的に格納するデータバッファ用のバッファメモリと、前記バッファメモリからの出力信号に基づいて前記ロジック状態信号が変化したことを検出するイベント検出部と、前記イベント検出部によって前記ロジック状態信号が変化したことが検出されたときにのみそのロジック状態信号をパラレル・シリアル変換するパラレル・シリアル変換部と、が実装されたデータバッファ用ＦＰＧＡと、
   を有することを特徴とするロジックモジュール基板。

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