JP2011071267A - 電子デバイスパッケージ及びその製造方法、並びに電子機器 - Google Patents
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Abstract
【解決手段】電子デバイスパッケージは、基板と、第1面が基板と対向するように基板に実装された電子デバイスと、第1面の裏側の電子デバイスの第2面に形成された接着層と、接着層を介して電子デバイスに貼り付けられた金属層と、を備える。接着層の250℃におけるヤング率は、約1MPa以上である。
【選択図】図2
Description
250℃における接着層のヤング率が異なる電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。結果を表1に示す。表1に示す反り低減量は、金属層及び接着層を使用しなかった電子デバイスパッケージの反り量との比較である。接着層の250℃におけるヤング率が1MPa以上である場合、反り抑制効果が得られたが、接着層の250℃におけるヤング率が1MPa未満である場合、反り抑制効果は見られなかった。接着層の250℃におけるヤング率が1MPa未満であると、接着層が柔らかすぎて金属層の伸縮力を電子デバイスの伝達することができないため、反り抑制効果が得られなかったと考えられる。これより、接着層の250℃におけるヤング率は、1MPa以上が好ましいことが分かった。
接着層の厚さを変えた電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。厚み0.1mmの電子デバイスについて試験をした結果、金属層貼り付け前は反り量が200μm〜250μmであったところ、接着層の厚さが10μm〜50μmの場合には、電子デバイスパッケージの反りは100μm以下となった。一方、接着層の厚さが10μm未満の場合、及び50μmを超える場合には、電子デバイスパッケージの反りの大きさが100μmを超えたり、金属層が電子デバイスから一部はがれたりした。一般的に、小型化・薄型化の電子デバイスパッケージにおいては、反りの大きさが100μmを超えると、電気的導通が不良になりやすくなってしまう。したがって、接着層の厚さは、10μm〜50μmが好ましいことが分かった。
ガラス転移温度の異なる接着層を用いて電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。その結果、ガラス転移温度100℃以上の接着層を用いると、ガラス転移温度が100℃未満の接着層を用いた場合より電子デバイスパッケージの反りを効果的に抑制できることがわかった。これより、反り抑制の観点から、接着層のガラス転移温度は、100℃以上が好ましいことが分かった。
金属層を貼り付ける際の加熱温度(最高温度)が反り抑制効果に与える影響について試験を実施した。なお、加熱温度以外は同一形態とした。基板に実装した厚み0.1mmの電子デバイスに、最高温度100℃〜400℃を付加した金属層を貼り付けたところ、金属層貼り付け前は反り量は200μm〜250μmであったのに対し、金属層貼り付け後は電子デバイスパッケージの反り量を100μm以下とすることができた。実施例1において述べたように、反り量が100μm以下であると小型・薄型の電子デバイスパッケージにおいても電気的導通の不良を抑制することができる。一方、最高温度100℃未満を付加した金属層においては電子デバイスパッケージの反り量は100μmよりも大きくなった。また、最高温度400℃よりも高い温度を付加した場合には電子デバイス自体に不具合が発生した。これより、金属層を電子デバイスに設ける際の加熱温度は、100℃〜400℃が適していることが分かった。
25℃のヤング率に対する250℃におけるヤング率の比が異なる金属層を用いて電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。使用した金属層は、ステンレス鋼及び銅である。なお、金属層以外は同一形態とした。ステンレス鋼を用いた場合、金属層及び接着層を用いない電子デバイスパッケージに比べて、反りを100μm低減させることができた。一方、銅を用いた場合、反りを50μm低減させることができた。銅の25℃におけるヤング率は約120GPaであり、250℃におけるヤング率は約30GPa〜50GPaである。ステンレス鋼も銅も25℃におけるヤング率が100GPa以上であり、線膨張率が10ppm/℃以上であるが、25℃のヤング率に対する250℃におけるヤング率の比は、ステンレス鋼が約0.5〜1、銅が約0.25〜0.42である。これより、ステンレス鋼のほうが25℃から250℃へのヤング率の低下が小さいので、ステンレス鋼を使用した電子デバイスパッケージのほうが、銅を使用した電子デバイスパッケージよりも反りの大きさを低減させることができた。これにより、金属層の25℃におけるヤング率に対する250℃におけるヤング率がより高いほうが反り低減効果が高いことが分かった。
金属層の厚さを変えた電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、金属層以外は同一形態とした。厚み0.1mmの電子デバイスについて試験をした結果、金属層貼り付け前は反り量が200μm〜250μmであったところ、金属層の厚さが20μm〜50μmの場合には、電子デバイスパッケージの反りは100μm以下となった。一方、金属層の厚さが20μm未満の場合、及び50μmを超える場合には、電子デバイスパッケージの反りの大きさが100μmを超えることとなった。実施例1において述べたように、反り量が100μm以下であると小型・薄型の電子デバイスパッケージにおいても電気的導通の不良を抑制することができる。これより、金属層の厚さは、10μm〜50μmが好ましいことが分かった。
11 基板
12 第1導電パッド
13 導電部材
14 アンダーフィル樹脂
15 第2導電パッド
16 電子デバイス
16a 第1面
16b 第2面
17 接着層
18 金属層
19 積層体
21 ヒータツール
Claims (14)
- 基板と、
第1面が前記基板と対向するように前記基板に実装された電子デバイスと、
前記第1面の裏側の前記電子デバイスの第2面に形成された接着層と、
前記接着層を介して前記電子デバイスに貼り付けられた金属層と、を備え、
前記接着層の250℃におけるヤング率は、1MPa以上であることを特徴とする電子デバイスパッケージ。 - 前記接着層は、前記第2面の全面に形成されていることを特徴とする請求項1に記載の電子デバイスパッケージ。
- 前記金属層は、前記第2面の全面を覆うように形成されていることを特徴とする請求項1又は2に記載の電子デバイスパッケージ。
- 前記接着層は、充填剤を含有していないことを特徴とする請求項1〜3のいずれか一項に記載の電子デバイスパッケージ。
- 前記接着層は、ポリイミド樹脂及びエポキシ樹脂を含有することを特徴とする請求項1〜4のいずれか一項に記載の電子デバイスパッケージ。
- 前記接着層の厚さは、10μm以上50μm以下であることを特徴とする請求項1〜5のいずれか一項に記載の電子デバイスパッケージ。
- 前記接着層のガラス転移温度は、100℃以上400℃以下であることを特徴とする請求項1〜6のいずれか一項に記載の電子デバイスパッケージ。
- 前記金属層の25℃におけるヤング率は100GPa以上であり、
前記金属層の25℃〜400℃における線膨張率は10ppm/℃以上であることを特徴とする請求項1〜7のいずれか一項に記載の電子デバイスパッケージ。 - 前記金属層の250℃におけるヤング率は、前記金属層の25℃におけるヤング率に対して25%以上100%以下であることを特徴とする請求項1〜8のいずれか一項に記載の電子デバイスパッケージ。
- 前記金属層の厚さは、20μm以上50μm以下であることを特徴とする請求項1〜9のいずれか一項に記載の電子デバイスパッケージ。
- 請求項1〜10のいずれか一項に記載の電子デバイスパッケージが実装されていることを特徴とする電子機器。
- 電子デバイスの第1面が基板と対向するように、基板に電子デバイスを実装する工程と、
前記第1面の裏側の前記電子デバイスの第2面に、接着層を介して金属層を貼り付ける工程と、を含み、
前記接着層の250℃におけるヤング率は、1MPa以上であることを特徴とする電子デバイスパッケージの製造方法。 - 前記電子デバイスに前記金属層を貼り付ける際の加熱処理の最高温度が100℃〜400℃であることを特徴とする請求項12に記載の電子デバイスパッケージの製造方法。
- 前記最高温度で加熱処理する前に、前記最高温度未満の温度で前記金属層及び前記接着層を所定時間加熱処理する工程をさらに含むことを特徴とする請求項13に記載の電子デバイスパッケージの製造方法。
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Citations (4)
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---|---|---|---|---|
JPH05152353A (ja) * | 1991-11-27 | 1993-06-18 | Hitachi Cable Ltd | 半導体素子搭載用基板 |
JPH06232210A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | 半導体装置およびチップ変形防止方法 |
JP2004096015A (ja) * | 2002-09-03 | 2004-03-25 | Sony Corp | 半導体装置及びその製造方法 |
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---|---|---|---|---|
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JPH06232210A (ja) * | 1993-02-05 | 1994-08-19 | Toshiba Corp | 半導体装置およびチップ変形防止方法 |
JP2004096015A (ja) * | 2002-09-03 | 2004-03-25 | Sony Corp | 半導体装置及びその製造方法 |
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