JP2011071267A - 電子デバイスパッケージ及びその製造方法、並びに電子機器 - Google Patents

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Abstract

【課題】加熱処理に起因する反りを効果的に抑制する電子デバイスパッケージを提供すること。
【解決手段】電子デバイスパッケージは、基板と、第1面が基板と対向するように基板に実装された電子デバイスと、第1面の裏側の電子デバイスの第2面に形成された接着層と、接着層を介して電子デバイスに貼り付けられた金属層と、を備える。接着層の250℃におけるヤング率は、約1MPa以上である。
【選択図】図2

Description

本発明は、基板に電子デバイスが実装されている電子デバイスパッケージ及びその製造方法に関する。また、本発明は、本発明の電子デバイスパッケージを実装した電気機器に関する。
近年、携帯電話やノートPCなどの電子機器は、更なる薄型化・小型化が求められている。そこで、電子機器に搭載する半導体パッケージ等の電子デバイスパッケージを薄型化にするために、半導体パッケージを構成する電子デバイスや回路基板(インターポーザ基板)が薄化されている。また、電子デバイスパッケージを小型化するために、電子デバイスやインターポーザ基板の電極数を増加させ、さらにピッチも狭くされている。このような電子デバイスをインターポーザ基板へ実装した電子デバイスパッケージには、フリップチップ(FC;Flip Chip)実装パッケージやウェハレベルチップサイズパッケージ(WLCSP;Wafer Level Chip Size Package)がある。
図5に、背景技術に係る電子デバイスパッケージの概略断面図を示す。電子デバイスパッケージ100において、電子デバイス106は、電子デバイス106の回路形成面に形成された導電パッド105と、インターポーザ基板101上に形成された導電パッド102とが、導電部材103を介して電気的に接続するように、インターポーザ基板102へフリップチップ実装されている。電子デバイス106とインターポーザ基板101の間には、電気的信頼性を向上させるために樹脂104が充填されている。
電子デバイスパッケージ100は、例えば、以下の方法で製造することができる。まず、電子デバイス106の回路形成面に形成された導電パッド105又はインターポーザ基板101上に形成された導電パッド102に導電部材103を形成する。次に、導電パッド102,105同士が対向するように、インターポーザ基板101に電子デバイス106を搭載する。搭載後、リフロー工程にて導電パッド102,105同士を導電部材5によって電気的に接続する。あるいは、インターポーザ基板101に電子デバイス106を加圧搭載し、導電部材5を導電パッド102及び導電パッド105に接触させた状態で、熱負荷をかけ、樹脂6を硬化させて導電パッド102,105同士を導電部材5によって電気的に接続する。
導電部材5の材料としては、例えば、Au、Cu、Sn、Ag、Bi、In、Zn、Ni、Al、Pb等の金属を用いたバンプやはんだが使用されたり、又は、エポキシ樹脂、アクリル樹脂、メラミン樹脂、ポリオレフィン樹脂、ポリウレタン樹脂、ポリカーボネート樹脂、ポリスチレン樹脂、ポリエーテル樹脂、ポリアミド樹脂、ポリイミド樹脂、フッ素樹脂、ポリエステル樹脂、フェノール樹脂、フルオレン樹脂、ベンゾシクロブテン樹脂、シリコーン樹脂等の樹脂と金属粒子とが混合された導電性樹脂や導電性ペーストが使用されたりする。
図5に示すような電子デバイスパッケージ100においては、電子デバイス106の線膨張率とインターポーザ基板101の線膨張率とが大きく異なる場合がある。例えば、電子デバイス1の材料としてSi(線膨張率約3ppm/℃)を用い、一方、インターポーザ基板の材料としてエポキシ系、フェノール系などの樹脂(線膨張率10ppm/℃〜40ppm/℃)を用いた場合である。この場合、電子デバイスパッケージの製造方法において、中間製品が加熱及び冷却された際に、電子デバイス106とインターポーザ基板101との間には膨張量及び収縮量に差が生じることになる。この差によって、電子デバイスパッケージ100には反りが発生することになる。例えば、中間製品を加熱後に冷却した場合、図6に示すようにインターポーザ基板101の方が、電子デバイス106よりも収縮率が高いため、電子デバイス106側が凸状となるような反りが発生する。
この反りにより、導電部材5にはクラックが発生しやすくなる。その結果、電子デバイス1とインターポーザ基板2との間の電気的接続は不良となる。特に、導電部材として、はんだ、導電性樹脂又は導電性ペーストを用いた場合には、電気的導通不良が引き起こる可能性が高くなる。
一方、反りを抑制するためにインターポーザ基板101の厚みを増すことは、電子デバイスパッケージの薄型化に逆行することになり、選択することはできない。
また、電子デバイスの導電パッドすなわち電極が配置されている面に対面させる基板を、再配線層によって実現しているWLCSPにおいても、再配線層にポリイミドなどを用いる場合には、ポリイミドを硬化させるため、加熱する必要がある。このため、加熱・冷却により電子デバイスと再配線層の膨張・収縮量に差が生じるため、フリップチップ実装パッケージと同様に反りが発生し、電気的導通不良が起こる問題がある。
電子デバイスと基板との線膨張率の差によって生ずる反りを矯正する技術は、例えば特許文献1及び特許文献2に開示されている。
特許文献1に記載の半導体装置は、基板と、基板に実装された半導体チップと、基板と半導体チップとを接合させる樹脂部材と、樹脂部材が接合された半導体チップ面とは反対側の面に貼り付けられた矯正部材とを備える。矯正部材は、半導体チップとは異なる線膨張率を有する樹脂部材の膨張或いは収縮により半導体チップに生じる反りを矯正する。
特許文献2に記載の半導体装置は、一方の面に第1電極を有する半導体素子と、実装面に第2電極を有する回路基板と、少なくとも半導体素子が反ることを抑制する反り抑制層と、半導体素子と反り抑制層との間に発生する応力を緩和する応力緩和層と、を備える。半導体素子は、回路基板の第2電極と第1電極とが電気的に接続されると共に、一方の面と回路基板の実装面とが対向するように回路基板に実装されている。応力緩和層は、半導体素子の一方の面とは反対側の他方の面に形成されている。反り抑制層は、応力緩和層を介して半導体素子に積層されている。応力緩和層は、半導体素子と反り抑制層の所定の間隔を確保するスペーサを有する。応力緩和層のヤング率は、反り抑制層のヤング率よりも低い。応力緩和層及び反り抑制層の線膨張係数は、半導体素子の線膨張係数よりも大きい。
特許文献3に記載の半導体素子収納用パッケージは、中央部に開口部を有するセラミック絶縁基板と、該絶縁基板の表面あるいは内部に形成されたメタライズ配線層と、絶縁基板の開口部を塞ぐように絶縁基板に熱硬化性樹脂を含有する接着剤によって接合された外形形状が四角形状の放熱板を具備する。放熱板の絶縁基板と取着面側に半導体素子が取着されており、放熱板を絶縁基板に取着している接着剤が、放熱板の少なくとも4隅を含む外辺から1mm以上外側領域まではみ出して形成されている。
特開2004−96015号公報 国際公開WO2008/120705号 特開2002−76184号公報
以下の分析は、本発明の観点から与えられる。
特許文献1〜3に記載のように、反りを抑制するための金属層が電子デバイスに貼り付けられている電子デバイスパッケージにおいて、加熱処理に起因する反りを効果的に抑制するためには、その加熱温度において金属層の引っ張り応力を電子デバイスに伝達させる必要がある。
本発明の目的は、加熱処理に起因する反りを効果的に抑制する電子デバイスパッケージを提供することである。
本発明の第1視点によれば、基板と、第1面が基板と対向するように基板に実装された電子デバイスと、第1面の裏側の電子デバイスの第2面に形成された接着層と、接着層を介して電子デバイスに貼り付けられた金属層と、を備える電子デバイスパッケージが提供される。接着層の250℃におけるヤング率は、1MPa以上である。
本発明の第2視点によれば、本発明の電子デバイスパッケージが実装されている電子機器が提供される。
本発明の第3視点によれば、電子デバイスの第1面が基板と対向するように、基板に電子デバイスを実装する工程と、第1面の裏側の電子デバイスの第2面に、接着層を介して金属層を貼り付ける工程と、を含み電子デバイスパッケージの製造方法が提供される。接着層の250℃におけるヤング率は、1MPa以上である。
本発明は、以下の効果のうち少なくとも1つを有する。
基板に実装した電子デバイスに対して、接着層を介して金属層を貼り付けるとき、金属層は、接着層と共に接着層のガラス転移温度以上に加熱される。この加熱処理により、金属層は膨張(伸張)した状態で電子デバイスに貼り付けられる。そして、加熱処理後、常温まで冷却されると、金属層は元の大きさ収縮しようとする。この際、金属層の収縮力が接着層を介して電子デバイス及び基板に伝達される。この収縮力は、電子デバイス側を凹状にするように作用する。これにより、電子デバイス側が凸状になるように反っていた電子デバイス及び基板の反りを低減させることができる。特に、本発明においては、接着層の250℃におけるヤング率が1MPa以上であるので、金属層の収縮力をより効率的に電子デバイスに伝達させることができる。
また、本発明の電子デバイスパッケージを回路基板に実装するときに加熱処理を施す場合においても、加熱処理により、基板と共に金属層も膨張(伸張)するので、電子デバイスパッケージに大きな反りが発生することを抑制することができる。これにより、電子デバイスパッケージをより平坦にした状態で回路基板に実装することができる。また、常温まで冷却されたとしても、基板と共に金属層も収縮するので、反りが発生することを抑制することができる。
よって、本発明によれば、電子デバイスパッケージについて、電気的導通不良や実装不良を抑制することができる。
本発明の第1実施形態に係る電子デバイスパッケージの概略平面図。 図1のII−II線における電子デバイスパッケージの概略断面図。 本発明の第2実施形態に係る電子デバイスパッケージの製造方法の概略工程図。 本発明の第3実施形態に係る電子デバイスパッケージの製造方法の概略工程図。 背景技術に係る電子デバイスパッケージの概略断面図。 背景技術に係る電子デバイスパッケージの概略断面図。
上記各視点の好ましい形態について以下に記載する。
上記第1視点の好ましい形態によれば、接着層は、第2面の全面に形成されている。
上記第1視点の好ましい形態によれば、金属層は、第2面の全面を覆うように形成されている。
上記第1視点の好ましい形態によれば、接着層は、充填剤を含有していない。
上記第1視点の好ましい形態によれば、接着層は、ポリイミド樹脂及びエポキシ樹脂を含有する。
上記第1視点の好ましい形態によれば、接着層の厚さは、10μm以上50μm以下である。
上記第1視点の好ましい形態によれば、接着層のガラス転移温度は、100℃以上400℃以下である。
上記第1視点の好ましい形態によれば、金属層の25℃におけるヤング率は100GPa以上である。金属層の25℃〜400℃における線膨張率は10ppm/℃以上である。
上記第1視点の好ましい形態によれば、金属層の250℃におけるヤング率は、金属層の25℃におけるヤング率に対して25%以上100%以下である。
上記第1視点の好ましい形態によれば、金属層の厚さは、20μm以上50μm以下である。
上記第3視点の好ましい形態によれば、電子デバイスに金属層を貼り付ける際の加熱処理の最高温度が100℃〜400℃である。
上記第3視点の好ましい形態によれば、電子デバイスパッケージの製造方法は、最高温度で加熱処理する前に、最高温度未満の温度で金属層及び接着層を所定時間加熱処理する工程をさらに含む。
本発明の第1実施形態に係る電子デバイスパッケージについて説明する。図1に、本発明の第1実施形態に係る電子デバイスパッケージの概略平面図を示す。図2に、図1のII−II線における電子デバイスパッケージの概略断面図を示す。
電子デバイスパッケージ10は、基板11と、基板11上に実装された電子デバイス16と、を備える。電子デバイス16と対向する基板11面には、第1導電パッド12が形成されている。基板11と対向する電子デバイス16の第1面16aには、第2導電パッド15が形成されている。第1導電パッド12と第2導電パッド15とは、導電部材13によって電気的に接続されている。基板11と電子デバイス16との間には、アンダーフィル樹脂14が充填されていてもよい。電子デバイス16としては、例えば、半導体ベアチップ、ウェハレベルパッケージ等を使用することができる。基板11としては、例えば、プリント配線基板等のインターポーザ基板等を使用することができる。
電子デバイスパッケージ10は、電子デバイス16の第1面16aの裏面である第2面16b上に金属層18と、金属層18を電子デバイスに接合するための接着層17とをさらに備える。
接着層17は、加熱処理時において、金属層18を伸縮させることができると共に、金属層18の伸縮力を電子デバイス16に伝達することができるような弾性を有すると好ましい。例えば、接着層17の250℃におけるヤング率は、約1MPa以上であると好ましい。また、接着層17は、金属層18を電子デバイス16に貼り付けるために加熱処理した後、室温まで冷却しても電子デバイス16や金属層18から剥がれないようなヤング率を有すると好ましい。例えば、接着層17の250℃におけるヤング率は、1GPa以下であると好ましい。後述の製造方法において説明するように、金属層18を電子デバイス16に貼り付ける際の加熱処理温度は約100℃〜400℃が好ましいので、250℃におけるヤング率を基準として考慮することとする。接着層17ヤング率は、JISK7161に準拠して測定する。
接着層17のガラス転移温度は、加熱処理時において金属層18の伸縮力を電子デバイス16に伝達できるような温度であると好ましい。例えば、接着層17のガラス転移温度は、約100℃以上400℃以下であると好ましい。接着層17のガラス転移温度が100℃未満であると、金属層18の伸縮力を接着層17が吸収してしまい、電子デバイス16に伝達することができなくなるので好ましくない。また、接着層17のガラス転移温度が400℃より高いと、金属層を電子デバイス18に貼り付ける際に、400℃より高い温度で加熱処理しなければならなくなり、電子デバイスの劣化を招き、好ましくない。
接着層17は、例えば、ポリイミド樹脂及びエポキシ樹脂を含有すると好ましい。接着層17がポリイミド樹脂及びエポキシ樹脂を含有する場合、上述のヤング率範囲とするために、ポリイミド樹脂の含有率を25%〜75%、エポキシ樹脂の含有率を25%〜75%であり、ポリイミド樹脂とエポキシ樹脂の合計含有率を100%以下にすると好ましい。例えば、接着層17は、ポリイミド樹脂及びエポキシ樹脂を含有する熱可塑性又は熱硬化性フィルムとすることができる。また、接着層17は、ヤング率、ガラス転移温度、接着温度、接着強度等を調整するために、ポリイミド樹脂及びエポキシ樹脂以外の樹脂を含有してもよい。
接着層17は、電子デバイス16の第2面16bの一部に形成されていてもよいが、電子デバイス16の第2面16bの全面に形成されていると好ましい。より好ましくは、接着層17の面積は、電子デバイス16の第2面16bの面積より大きくする。
接着層17の厚さは、約10μm〜50μmが好ましい。接着層17の厚さがこの範囲を外れると、電子デバイスパッケージ10全体の反りが大きくなりやすくなったり、金属層18が剥がれやすくなったりしてしまう。また、接着層17を厚くすると、電子デバイスパッケージ10全体が厚くなってしまうので好ましくない。
接着層17の厚さは、金属層18の伸縮力を電子デバイス16に対して均等に伝達できるように、均一であると好ましい。例えば、接着層17は、平板状であると好ましい。接着層17の形状は、特に限定されないが、金属層18の伸縮力を電子デバイス16の第2面16bに対してより効率的に伝達できるように、電子デバイス16の第2面16bと同一形状(例えば四角形)であると好ましい。これにより、金属層18の伸縮力を電子デバイス16に対して同心円的に伝達できるようになる。
接着層17は、粒状物(フィラー)や繊維状物(クロス)等の充填材を含有しないほうが好ましい。充填剤を用いないことにより、接着層17をより安価にすることができ、これにより電子デバイスパッケージ10の製造コストを低減させることができる。
金属層18は、通常金属層18よりも面積の大きい基板11の反りを低減するために、小さな伸縮量で大きな力を発生させ、かつ単位温度当たりの伸縮量が大きい、すなわち弾性率と線膨張率が大きい材料が好ましい。例えば、金属層18の25℃におけるヤング率は、約100GPa以上であると好ましい。また、金属層18の250℃におけるヤング率は、25℃におけるヤング率に対して約25%以上100%以下であると好ましい。金属層18のヤング率は、JISZ2241に準拠して測定する。金属層18の線膨張率は、25℃〜400℃の温度範囲において約10ppm/℃以上であると好ましい。金属層18の線膨張率は、JISZ2285に準拠して測定する。なお、金属層18の好ましいヤング率及び線膨張率は、金属層18の面積、電子デバイス16及び基板11の反りの程度等によって適宜好適になるように選択すると好ましい。
金属層18の材料としては、例えば、Ni、Fe及びCrのうち少なくとも1つの元素を含有するステンレス材料(一般にSUSと称される材料)が好ましいが、Fe系、Al系、Mg系、Ti系、Cu系、Ni系等金属であってもよい。例えば、ステンレス鋼の25℃におけるヤング率は約200GPaであり、250℃におけるヤング率は約100GPa〜200GPaである。この場合、ステンレス鋼の250℃におけるヤング率は、25℃におけるヤング率に対して約50%〜100%である。
金属層18は、電子デバイス16の第2面16bの一部を覆うように形成されていてもよいが、電子デバイス16の第2面16bの全面を覆うように形成されていると好ましい。より好ましくは、金属層18の面積は、電子デバイス16の第2面16bの面積より大きくする。
金属層18の厚さは、約20μm〜50μmが好ましい。金属層18の厚さがこの範囲を外れると、電子デバイスパッケージ10全体の反りが大きくなりやすくなってしまう。また、接着層17を厚くすると、電子デバイスパッケージ10全体が厚くなってしまうので好ましくない。
金属層18の形状は、電子デバイス16の第2面16bに対して伸縮力を均等にすると共に、積層容易性を考慮すると平板状であると好ましい。また、金属層18の形状は、金属層18の伸縮力を電子デバイス16の第2面16bに対してより効率的に伝達できるように、電子デバイス16の第2面16bと同一形状(例えば四角形)であると好ましい。これにより、金属層18の伸縮力を電子デバイス16に対して同心円的に伝達できるようになる。
本発明の電子デバイスパッケージ10によれば、電子デバイス16を基板11に実装する際に生じた電子デバイス16及び基板11の反りを、接着層17及び金属層18により低減させることができる。特に、本発明においては、接着層17の250℃におけるヤング率が約1MPa以上であるので、金属層18の伸縮力をより効率的に電子デバイス16に伝達させることができる。
本発明の電子機器(モジュール含む)は、本発明の電子デバイスパッケージを備える。本発明の電子機器によれば、本発明の電子デバイスパッケージ10を回路基板に実装する際の加熱処理においても、基板11と共に金属層18も膨張することになるので、電子デバイスパッケージ10の反りを低減させた状態で回路基板に実装することができる。これにより、電気的導通不良や実装不良を抑制することができる。特に、本発明においては、接着層17の250℃におけるヤング率が約1MPa以上であるので、金属層18の伸縮力をより効率的に電子デバイス16に伝達させることができる。
次に、本発明の電子デバイスの製造方法について説明する。まず、本発明の第2実施形態に係る電子デバイスの製造方法について説明する。図3に、第2実施形態に係る製造方法の概略工程図を示す。
まず、基板11上の電子デバイス16が実装される箇所に、アンダーフィル樹脂14を塗布する。次に、基板11上の第1導電パッド12と電子デバイス16の第2導電パッド15とが導電部材13を介して接続されるように、電子デバイス16を基板11上へ実装する(図3(a))。なお、アンダーフィル樹脂14は、電子デバイス16を基板11上へ実装後に、電子デバイス16と基板11間に注入する方法でもよい。電子デバイスの実装方法としては、例えば、予め基板11の第1導電パッド12又は電子デバイス16の第2導電パッド15に導電部材13を供給し、電子デバイス16の第2面16bをヒータツール21などで加圧・加熱して、導電部材13を溶融する方法、予め基板11の第1導電パッド12又は電子デバイス16の第2導電パッド15に導電部材13を供給し、アンダーフィル樹脂14の硬化収縮力によって電子デバイス16の第2導電パッド15と基板11の第1導電パッド12とを接続する方法(一般に圧接工法と呼ばれる)、予め基板11の第1導電パッド12又は電子デバイス16の第2導電パッド15に導電部材13を供給し、リフロー工法によって導電部材13を溶融する方法等を使用することができる。
次に、電子デバイス16の第2面16bに接着層17及び金属層18を積層し、接着する。まず、所定の形状・大きさに作製した接着層17を電子デバイス16の第2面に仮固定又は搭載する(図3(b))。次に、所定の形状・大きさに作製した金属層18をヒータツール21で吸着する(図3(c))。次に、ヒータツール21で吸着した金属層18を接着層17に搭載し、接着層17及び金属層18に応じて設定したプロファイル条件(温度、時間、圧力等)でヒータツール21で加熱・加圧することにより、金属層18を電子デバイス16に接合する(図3(d))。その後、ヒータツール21を金属層18から離して、本発明の電子デバイスパッケージ10を製造する(図3(e))。
また、金属層18を接合する工程においては、設定した最高温度で加熱する前に、最高温度未満の温度で接着層17及び金属層18を所定時間加熱及び加圧してもよい(以下「プリヒート工程」という)。一般に接着層17は、接着層17のガラス転移温度近傍で、急激に軟らかくなる特性がある。そこで、プリヒート工程において、接着層17のガラス転移温度近傍で加熱することにより、プリヒート工程がない場合よりも、接着層17を金属層18及び電子デバイス16の第2面16bに対してよりなじませることができる。これにより、接着層17の厚みを均一にすることができ、その結果、金属層18から電子デバイス16及び基板11へ伝達される応力のばらつきをより小さくすることができる。また、これにより、電子デバイスパッケージ10毎の反りの大きさのばらつきも小さくすることができる。さらに、プリヒート工程を設けることにより、接着層17中、接着層17と電子デバイス16の第2面16bとの界面、及び接着層17と金属層18の界面に存在する気体が外部へ抜けやすくなるという効果も得られる。これにより、接着層17と金属層18及び電子デバイス16との接着強度の低下や、金属層18から発生した応力の伝達の妨げの要因となりえるボイドの発生を抑制することができ、反り抑制効果をより高めることができる。
ヒータツール21の形状及び大きさは、特に限定されないが、金属層18を吸着しやすいように、また金属層18及び接着層17を均一に加熱及び加圧できるように、平坦であり、かつ金属層18の平面面積よりも大きいと好ましい。
次に、本発明の第3実施形態に係る電子デバイスの製造方法について説明する。図4に、第3実施形態に係る製造方法の概略工程図を示す。第2実施形態に係る製造方法においては、接着層17と金属層18とを別々に電子デバイスに貼り付けたが、本実施形態に係る製造方法においては、接着層17と金属層18とを一体にして電子デバイスに貼り付けている。
まず、第2実施形態に係る製造方法と同様にして、電子デバイス16を基板11に実装する(図4(a))。
金属層18と接着層17とを積層した積層体19を作製する(図4(b)。この場合、所定の形状・大きさに作製した金属層18に、所定の形状・大きさに作製した接着層17を貼り付けてもよいし、又は、金属層18に接着層17を貼り付けた後に、金属層18及び接着層17の積層体19を所定の形状・大きさに形成してもよい。
次に、金属層18及び接着層17の積層体19をヒータツール21にて吸着する(図4(c))。次に、ヒータツール21で吸着した積層体19を電子デバイス16の第2面に搭載し、接着層17及び金属層18に応じて設定したプロファイル条件(温度、時間、圧力等)でヒータツール21で加熱・加圧することにより、積層体19を電子デバイス16に接合する(図4(d))。その後、ヒータツール21を金属層18から離して、本発明の電子デバイスパッケージ10を製造する(図4(e))。
上述のような製造工程においては、金属層18は、ヒータツールによって加熱されているときは膨張し、ヒータツール21が金属層18から外されると、金属層18は収縮し、元の大きさに復元しようとすると共に、接着層17は硬化する。これにより、図3(a)及び図4(a)において、電子デバイス16を基板11に実装した状態において実装時の熱により基板11及び電子デバイス16に反りが生じていたとしても、金属層18の収縮力が接着層17を介して電子デバイス16に伝達され、基板11及び電子デバイス16の反りを低減させることができる。
このため、金属層18による反りの抑制力は、金属層18の収縮量に依存する。この金属層18の収縮量は、金属層18の貼り付け工程において金属層18に付与される最高温度と冷却後の温度の差ΔTによって決まる。すなわち、第2実施形態に係る製造方法においては接着層17上に金属層を貼り付ける際の最高温度、第3実施形態に係る製造方法においては金属層18と接着層17の積層体19を電子デバイス16に貼り付ける際の最高温度によって、金属層18の収縮量が決まる。したがって、金属層18を加熱する際の最高温度は、電子デバイス16及び基板11の反りの程度、接着層17のヤング率、金属層18の大きさ等の条件を考慮して決定すると好ましい。
[実施例1−3]
250℃における接着層のヤング率が異なる電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。結果を表1に示す。表1に示す反り低減量は、金属層及び接着層を使用しなかった電子デバイスパッケージの反り量との比較である。接着層の250℃におけるヤング率が1MPa以上である場合、反り抑制効果が得られたが、接着層の250℃におけるヤング率が1MPa未満である場合、反り抑制効果は見られなかった。接着層の250℃におけるヤング率が1MPa未満であると、接着層が柔らかすぎて金属層の伸縮力を電子デバイスの伝達することができないため、反り抑制効果が得られなかったと考えられる。これより、接着層の250℃におけるヤング率は、1MPa以上が好ましいことが分かった。
なお、電子デバイスパッケージの反りの大きさは、モアレ測定法を用いた光干渉縞測定法(非接触反り測定法)により、電子デバイスパッケージの対角線における反りについて測定した。以下の実施例においても同様である。
Figure 2011071267
[実施例4]
接着層の厚さを変えた電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。厚み0.1mmの電子デバイスについて試験をした結果、金属層貼り付け前は反り量が200μm〜250μmであったところ、接着層の厚さが10μm〜50μmの場合には、電子デバイスパッケージの反りは100μm以下となった。一方、接着層の厚さが10μm未満の場合、及び50μmを超える場合には、電子デバイスパッケージの反りの大きさが100μmを超えたり、金属層が電子デバイスから一部はがれたりした。一般的に、小型化・薄型化の電子デバイスパッケージにおいては、反りの大きさが100μmを超えると、電気的導通が不良になりやすくなってしまう。したがって、接着層の厚さは、10μm〜50μmが好ましいことが分かった。
[実施例5]
ガラス転移温度の異なる接着層を用いて電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、接着層以外は同一形態とした。その結果、ガラス転移温度100℃以上の接着層を用いると、ガラス転移温度が100℃未満の接着層を用いた場合より電子デバイスパッケージの反りを効果的に抑制できることがわかった。これより、反り抑制の観点から、接着層のガラス転移温度は、100℃以上が好ましいことが分かった。
[実施例6]
金属層を貼り付ける際の加熱温度(最高温度)が反り抑制効果に与える影響について試験を実施した。なお、加熱温度以外は同一形態とした。基板に実装した厚み0.1mmの電子デバイスに、最高温度100℃〜400℃を付加した金属層を貼り付けたところ、金属層貼り付け前は反り量は200μm〜250μmであったのに対し、金属層貼り付け後は電子デバイスパッケージの反り量を100μm以下とすることができた。実施例1において述べたように、反り量が100μm以下であると小型・薄型の電子デバイスパッケージにおいても電気的導通の不良を抑制することができる。一方、最高温度100℃未満を付加した金属層においては電子デバイスパッケージの反り量は100μmよりも大きくなった。また、最高温度400℃よりも高い温度を付加した場合には電子デバイス自体に不具合が発生した。これより、金属層を電子デバイスに設ける際の加熱温度は、100℃〜400℃が適していることが分かった。
[実施例7]
25℃のヤング率に対する250℃におけるヤング率の比が異なる金属層を用いて電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。使用した金属層は、ステンレス鋼及び銅である。なお、金属層以外は同一形態とした。ステンレス鋼を用いた場合、金属層及び接着層を用いない電子デバイスパッケージに比べて、反りを100μm低減させることができた。一方、銅を用いた場合、反りを50μm低減させることができた。銅の25℃におけるヤング率は約120GPaであり、250℃におけるヤング率は約30GPa〜50GPaである。ステンレス鋼も銅も25℃におけるヤング率が100GPa以上であり、線膨張率が10ppm/℃以上であるが、25℃のヤング率に対する250℃におけるヤング率の比は、ステンレス鋼が約0.5〜1、銅が約0.25〜0.42である。これより、ステンレス鋼のほうが25℃から250℃へのヤング率の低下が小さいので、ステンレス鋼を使用した電子デバイスパッケージのほうが、銅を使用した電子デバイスパッケージよりも反りの大きさを低減させることができた。これにより、金属層の25℃におけるヤング率に対する250℃におけるヤング率がより高いほうが反り低減効果が高いことが分かった。
[実施例8]
金属層の厚さを変えた電子デバイスパッケージを作製し、その反り抑制効果について試験を実施した。なお、金属層以外は同一形態とした。厚み0.1mmの電子デバイスについて試験をした結果、金属層貼り付け前は反り量が200μm〜250μmであったところ、金属層の厚さが20μm〜50μmの場合には、電子デバイスパッケージの反りは100μm以下となった。一方、金属層の厚さが20μm未満の場合、及び50μmを超える場合には、電子デバイスパッケージの反りの大きさが100μmを超えることとなった。実施例1において述べたように、反り量が100μm以下であると小型・薄型の電子デバイスパッケージにおいても電気的導通の不良を抑制することができる。これより、金属層の厚さは、10μm〜50μmが好ましいことが分かった。
本発明の電子デバイスパッケージ及びその製造方法並びに電子機器は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の範囲内において、かつ本発明の基本的技術思想に基づいて、上記実施形態に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本発明の電子デバイスパッケージは、例えば、電子デバイスが半導体チップである半導体パッケージに適用することができる。また、電子デバイスは、能動素子に限定されず、受動素子であってもよい。
10 電子デバイスパッケージ
11 基板
12 第1導電パッド
13 導電部材
14 アンダーフィル樹脂
15 第2導電パッド
16 電子デバイス
16a 第1面
16b 第2面
17 接着層
18 金属層
19 積層体
21 ヒータツール

Claims (14)

  1. 基板と、
    第1面が前記基板と対向するように前記基板に実装された電子デバイスと、
    前記第1面の裏側の前記電子デバイスの第2面に形成された接着層と、
    前記接着層を介して前記電子デバイスに貼り付けられた金属層と、を備え、
    前記接着層の250℃におけるヤング率は、1MPa以上であることを特徴とする電子デバイスパッケージ。
  2. 前記接着層は、前記第2面の全面に形成されていることを特徴とする請求項1に記載の電子デバイスパッケージ。
  3. 前記金属層は、前記第2面の全面を覆うように形成されていることを特徴とする請求項1又は2に記載の電子デバイスパッケージ。
  4. 前記接着層は、充填剤を含有していないことを特徴とする請求項1〜3のいずれか一項に記載の電子デバイスパッケージ。
  5. 前記接着層は、ポリイミド樹脂及びエポキシ樹脂を含有することを特徴とする請求項1〜4のいずれか一項に記載の電子デバイスパッケージ。
  6. 前記接着層の厚さは、10μm以上50μm以下であることを特徴とする請求項1〜5のいずれか一項に記載の電子デバイスパッケージ。
  7. 前記接着層のガラス転移温度は、100℃以上400℃以下であることを特徴とする請求項1〜6のいずれか一項に記載の電子デバイスパッケージ。
  8. 前記金属層の25℃におけるヤング率は100GPa以上であり、
    前記金属層の25℃〜400℃における線膨張率は10ppm/℃以上であることを特徴とする請求項1〜7のいずれか一項に記載の電子デバイスパッケージ。
  9. 前記金属層の250℃におけるヤング率は、前記金属層の25℃におけるヤング率に対して25%以上100%以下であることを特徴とする請求項1〜8のいずれか一項に記載の電子デバイスパッケージ。
  10. 前記金属層の厚さは、20μm以上50μm以下であることを特徴とする請求項1〜9のいずれか一項に記載の電子デバイスパッケージ。
  11. 請求項1〜10のいずれか一項に記載の電子デバイスパッケージが実装されていることを特徴とする電子機器。
  12. 電子デバイスの第1面が基板と対向するように、基板に電子デバイスを実装する工程と、
    前記第1面の裏側の前記電子デバイスの第2面に、接着層を介して金属層を貼り付ける工程と、を含み、
    前記接着層の250℃におけるヤング率は、1MPa以上であることを特徴とする電子デバイスパッケージの製造方法。
  13. 前記電子デバイスに前記金属層を貼り付ける際の加熱処理の最高温度が100℃〜400℃であることを特徴とする請求項12に記載の電子デバイスパッケージの製造方法。
  14. 前記最高温度で加熱処理する前に、前記最高温度未満の温度で前記金属層及び前記接着層を所定時間加熱処理する工程をさらに含むことを特徴とする請求項13に記載の電子デバイスパッケージの製造方法。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152353A (ja) * 1991-11-27 1993-06-18 Hitachi Cable Ltd 半導体素子搭載用基板
JPH06232210A (ja) * 1993-02-05 1994-08-19 Toshiba Corp 半導体装置およびチップ変形防止方法
JP2004096015A (ja) * 2002-09-03 2004-03-25 Sony Corp 半導体装置及びその製造方法
WO2008120705A1 (ja) * 2007-03-29 2008-10-09 Nec Corporation 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152353A (ja) * 1991-11-27 1993-06-18 Hitachi Cable Ltd 半導体素子搭載用基板
JPH06232210A (ja) * 1993-02-05 1994-08-19 Toshiba Corp 半導体装置およびチップ変形防止方法
JP2004096015A (ja) * 2002-09-03 2004-03-25 Sony Corp 半導体装置及びその製造方法
WO2008120705A1 (ja) * 2007-03-29 2008-10-09 Nec Corporation 半導体装置

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