JP2011066689A - Ｄ級増幅器 - Google Patents

Abstract

【課題】簡易で均一なスイッチングを可能にするＤ級増幅器を提供することを目的とする。
【解決手段】第１のトランジスタと、２のトランジスタと、パルストランスと、第３のトランジスタと、第４のトランジスタと、搬送波信号のタイミングを、制御信号に従って調整するタイミング調整部と、電源と、第１のトランジスタおよび第４のトランジスタがオンのとき、または、第２のトランジスタおよび第３のトランジスタがオンのときに、出力側端子から出力信号を出力する出力トランスと、出力トランスの入力側の両端に現れる第１の信号および第２の信号を用いて、タイミング調整部が搬送波信号のタイミングを調整するための制御信号を生成する制御信号生成部とを有する。
【選択図】図２

Description

本発明は、簡易で均一なスイッチングを行うＤ級増幅器に関する。

例えば、特許文献１は、振幅変調送信機に用いられるＤ級増幅装置を提供する。

特開２００８−１５４２８９号公報

本発明は、上述した背景からなされたものであって、簡易で均一なスイッチングを可能にするＤ級増幅器を提供することを目的とする。

上記目的のために、本発明に係る増幅器（７）は、搬送波信号に従って、スイッチング動作を行う第１のトランジスタ（２２−１）と、前記第１のトランジスタと逆のタイミングでスイッチング動作を行う第２のトランジスタ（２２−２）と、第１のトランジスタおよび第２のトランジスタにより駆動され、前記搬送波信号と同相および逆相の矩形波を出力するパルストランス（２４）と、前記パルストランスからの前記搬送波信号と同相の矩形波でスイッチング動作を行う第３のトランジスタ（２６−１）と、前記パルストランスからの前記搬送波信号と逆相の矩形波でスイッチング動作を行う第４のトランジスタ（２６−２）と、前記搬送波信号のタイミングを、制御信号に従って調整するタイミング調整部（３２）と、前記タイミング調整された搬送波信号に従って、スイッチング動作を行う第３のトランジスタ（２６−３）と、前記タイミング調整された搬送波信号と逆相の信号と、音声信号とに従って、スイッチング動作を行う第４のトランジスタ（２６−４）と、前記第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタに電源を印加する電源（１０）と、前記第１のトランジスタおよび第４のトランジスタがオンのとき、または、前記第２のトランジスタおよび第３のトランジスタがオンのときに、出力側端子から出力信号を出力する出力トランス（３４）と、前記出力トランスの入力側の両端に現れる第１の信号および第２の信号を用いて、前記タイミング調整部が前記搬送波信号のタイミングを調整するための制御信号を生成する比較回路（４０）とを有する。

本発明にかかるＤ級増幅装置によれば、簡易で均一なスイッチングを可能にする。

本発明に係る振幅変調送信機の構成を示す図である。 図１に示したＤ級増幅器の構成を示す図である。 図２に示した比較回路の構成を示す図である。

［振幅変調送信機１］
以下、本発明に係る振幅変調送信機１を説明する。
図１は、本発明に係る振幅変調送信機１の構成を示す図である。
図１に示すように、振幅変調送信機１は、アナログ／ディジタル変換器（Ａ／Ｄ）２、エンコーダ３、搬送波発振器（ＯＳＣ）４、等電力増幅器（ビッグステップＰＡ）５、バイナリー電力増幅器（バイナリーステップＰＡ）６、合成トランス８、バンドパスフィルタ（ＢＰＦ）９および第１電源１０から構成されている。
ビッグステップＰＡ５は、複数のＤ級増幅器７−１−１〜７−１−Ｎから構成される。
バイナリーステップＰＡ６は、複数のＤ級増幅器７−２−２^１〜７−２−２ⁿから構成される。
上記Ｎ，ｎはそれぞれ1以上の整数を示すが、以下Ｎ＝２６、ｎ＝６の場合を具体例として説明する。
また、Ｄ級増幅器７−１−１〜７−１−Ｎなど、複数ある構成部分のいずれかを示すときは、単に、Ｄ級増幅器７と示すことがある。

Ａ／Ｄ２は、マイク（図示せず）などから入力される音声信号を、１２ビットのデジタル信号に変換し、エンコーダ３に出力する。
エンコーダ３は、Ａ／Ｄ２から入力された１２ビットのデジタル信号から、ＭＳＢ（Most Significant Bit）側のｍ（２^ｍ≧２６）ビットおよびＬＳＢ（Least Significant Bit）側の６ビットを抽出する。
また、エンコーダ３は、ＭＳＢ側のｍビットを用いて、ビッグステップＰＡ５のＤ級増幅器７−１−１〜７−１−Ｎを制御するための制御信号（ＰＡ１−１〜１−Ｎ）を生成し、Ｄ級増幅器７−１−１〜７−１−Ｎのオン／オフを制御する。
また、エンコーダ３は、ＬＳＢ側の６ビットを用いて、バイナリーステップＰＡ６のＤ級増幅器７−２−２^１〜７−２−２ⁿを制御するための制御信号（ＰＡ２−２^１〜２−２ⁿ）を生成し、Ｄ級増幅器７−２−２^１〜７−２−２ⁿのオン／オフを制御する。

ＯＳＣ４は、周波数ｆ_０の搬送波（矩形波）を発生し、ビッグステップＰＡ５およびバイナリーステップＰＡ６に出力して、ビッグステップＰＡ５およびバイナリーステップＰＡ６を駆動する。
ビッグステップＰＡ５のＤ級増幅器７−１−１〜７−１−ＮおよびバイナリーステップＰＡ６のＤ級増幅器７−２−２^１〜７−２−２ⁿそれぞれは、ＯＳＣ４から入力される搬送波でＤ級増幅動作を行う（図２を参照して後述）。

各Ｄ級増幅器７−１−１〜７−１−Ｎの出力電圧をＡ（Ｖ）とすると、Ｄ級増幅器７−２−２^１〜７−２−２ⁿの出力電圧は、それぞれ、Ａ／２（Ｖ）〜Ａ／６４（Ｖ）となるように構成される。
具体的には、Ｄ級増幅器７−２−２^１〜７−２−２ⁿの出力電圧は、Ｄ級増幅器７−２−２^１〜７−２−２ⁿそれぞれの出力トランス３４（図２を参照して後述）の一次側３４−１の巻き比にて、Ａ／２（Ｖ）〜Ａ／６４（Ｖ）となるように構成される。

合成トランス８は、ビッグステップＰＡ５のＤ級増幅器７−１−１〜７−１−ＮおよびバイナリーステップＰＡ６のＤ級増幅器７−２−２^１〜７−２−２ⁿからの出力信号を合成し、ＢＰＦ９に対して出力する。
なお、合成トランス８は、Ｄ級増幅器７−１−１〜７−１−Ｎ，Ｄ級増幅器７−２−２^１〜７−２−２ⁿそれぞれの出力トランス３４の二次側３４−２（図２）を直列に接続した構成を採る。
具体的には、各Ｄ級増幅器７−１−１〜７−１−Ｎの出力電圧をＡ（Ｖ）とすると、ビッグステップＰＡ５からは、０（Ｖ）〜２６Ａ（Ｖ）の出力電圧が得られる。
また、Ｄ級増幅器７−２−２^１〜７−２−２ⁿの出力電はそれぞれ、Ａ／２（Ｖ）〜Ａ／６４（Ｖ）となるので、バイナリーステップＰＡ６からは、０（Ｖ）〜（１−／６４）Ａ（Ｖ）の出力電圧が得られる。
したがって、合成トランス８において、０（Ｖ）〜（２７−１／６４）Ａ（Ｖ）の出力電圧が、Ａ／６４（Ｖ）のステップで振幅変調波として得られる。

ＢＰＦ９は、合成トランス８から入力された合成信号（振幅変調波）から不要な高周波成分を減衰することにより、帯域制限を行う。
つまり、合成トランス８から出力された振幅変調波は、ＢＰＦ９によって帯域制限され、周波数ｆ_０の近傍の成分のみが、アンテナ１２を介して、振幅変調送信機１から送信される。
第１電源１０は、ビッグステップＰＡ５、バイナリーステップＰＡ６および合成トランス８に電力を供給する。

［Ｄ級増幅器７−ｉ］
以下、Ｄ級増幅器７−ｉ(ｉ＝１−１〜１−Ｎ, ２−２^１〜２−２ⁿ)を説明する。
図２は、図１に示したＤ級増幅器７−ｉの構成を示す図である。
Ｄ級増幅器７−ｉは、ＦＥＴ（Field effect transistor）ドライバーＩＣ（Integrated Circuit）２０−１〜２０−４、トランジスタ（Ｑ）２２−１，２２−２、パルストランス２４、ハイパワートランジスタ（Ｑ）２６−１〜２６−４、反転回路２８−１、２８−２、（Ｎｏｔ ＯＲ）ＮＯＲゲート３０−１，３０−２、タイミング調整部３２、出力トランス３４および比較回路４０から構成される。
パルストランス２４は、一次側２４−１および二次側２４−２，２４−３から構成される。
出力トランス３４は、一次側３４−１および二次側３４−２から構成される。

ＦＥＴドライバーＩＣ２０−１は、搬送波の入力を受けて、Ｑ２２−１を駆動する。
ＦＥＴドライバーＩＣ２０−２は、反転回路２８−１において反転された搬送波の入力を受けて、Ｑ２２−２を駆動する。
ＦＥＴドライバーＩＣ２０−３は、ＮＯＲゲート３０−１から出力された搬送波の入力を受けて、Ｑ２６−３を駆動する。
ＦＥＴドライバーＩＣ２０−４は、ＮＯＲゲート３０−２から出力された搬送波の入力と、制御信号（ＰＡ−ｉ）の入力を受けて、Ｑ２６−４を駆動する。

ＮＯＲゲート３０−１の入力の一方は接地されており、タイミング調整部３２においてタイミング調整された搬送波の入力に応じて、ＮＯＲ（否定論理和）の機能による出力を行う。
ＮＯＲゲート３０−２は、タイミング調整部３２においてタイミング調整され、反転回路２８−２において反転された搬送波および制御信号（ＰＡ−ｉ）の入力に応じて、ＮＯＲの機能による出力を行う。
反転回路２８−１は、入力された搬送波を反転して、ＦＥＴドライバーＩＣ２０−２に対して出力する。
反転回路２８−２は、タイミング調整部３２から出力された搬送波を反転して、ＮＯＲゲート３０−２に対して出力する。

パルストランス２４は、上述したように、一次側２４−１および二次側２４−２，２４−３から構成される。
パルストランス２４の二次側２４−２は、Ｑ２２−１がオンのときに、矩形波を出力する。
また、パルストランス２４の二次側部分２４−３は、Ｑ２２−２がオンのときに、矩形波を出力する。

Ｑ２２−１は、ＦＥＴドライバーＩＣ２０−１により駆動され、入力信号が高電圧レベルのときにオンし、低電圧レベルのときにオフする。
Ｑ２２−２は、ＦＥＴドライバーＩＣ２０−２により駆動され、入力信号が高電圧レベルのときにオンし、低電圧レベルのときにオフする。
Ｑ２６−１は、パルストランス２４の二次側２４−２から出力される矩形波が高電圧レベルのときにオンし、低電圧レベルのときにオフする。
Ｑ２６−２は、パルストランス２４の二次側部分２４−３から出力される矩形波が高電圧レベルのときにオンし、低電圧レベルのときにオフする。
Ｑ２６−３は、ＦＥＴドライバーＩＣ２０−３により駆動され、入力信号が高電圧レベルのときにオンし、低電圧レベルのときにオフする。
Ｑ２６−４は、ＦＥＴドライバーＩＣ２０−４により駆動され、入力信号が高電圧レベルのときにオンし、低電圧レベルのときにオフする。

具体的には、Ｑ２６−１，Ｑ２６−４がオンであるときは、Ｑ２６−２，Ｑ２６−３は、オフとなる。
また、Ｑ２６−１，Ｑ２６−４がオフであるときは、Ｑ２６−２，Ｑ２６−３は、オンとなる。
また、Ｑ２６−３，Ｑ２６−４のオン／オフにより、出力トランス３４のオン／オフが制御される。

出力トランス３４は、上述したように一次側３４−１および二次側３４−２から構成される。
出力トランス３４は、一次側３４−１の巻き線の両端に現れる２つの信号を、タイミング調整部３２に対して出力する。
また、各Ｄ級増幅器７−ｉの出力トランス３４の二次側３４−２は、合成トランス８（図１）において直列に接続されている。

タイミング調整部３２は、比較回路４０から入力された制御信号により、入力された搬送波のタイミングを調整する。
比較回路４０は、出力トランス３４の一次側３４−１の巻き線の両端に現れる２つの信号を比較して、タイミング調整部３２がタイミング調整を行うための制御信号を生成し、タイミング調整部３２に対して出力する。

以下、比較回路４０の構成を、図３を参照してさらに説明する。
図３は、図２に示した比較回路４０の構成を示す図である。
図３に示すように、比較回路４０は、ＥＸＯＲ（Exclusive OR）回路４００、検波回路４０２、電圧比較回路４０４およびメモリ４０６から構成される。
ＥＸＯＲ回路４００は、図３に示すように、入力された出力トランス３４の一次側３４−１の巻き線の両端に現れる２つの信号を、ＥＸＯＲ（排他的論理和）機能により出力する。
つまり、ＥＸＯＲ回路４００は、出力トランス３４の一次側３４−１の巻き線の両端に現れる２つの信号を比較し、これらの位相差を示す出力信号を、検波回路４０２に対して出力する。
検波回路４０２は、ＥＸＯＲ回路４００の出力信号の電圧を検波し、検波信号として、電圧比較回路４０４に対して出力する。

電圧比較回路４０４は、検波信号の電圧に対応する値が入力されたタイミングで、メモリ４０６に記憶された検波信号の電圧に対応する値を示すデータを読み出し、このデータが示す値の制御信号を生成し、タイミング調整部３２に対して出力する。
メモリ４０６は、制御信号作成のためのデータを、テーブル形式で保持する。

［Ｄ級増幅器７−ｉの全体動作］
以上説明した本発明に係るＤ級増幅器７−ｉの全体動作を説明する。
１．ＯＳＣ４から出力された周波数ｆ_０の搬送波（矩形波）およびその逆相の信号はそれぞれ、ＦＥＴドライバーＩＣ２０−１,ＦＥＴドライバーＩＣ２０−２に入力され、Ｑ２２−１,Ｑ２２−２のゲート信号として、ＦＥＴドライバーＩＣ２０−１,ＦＥＴドライバーＩＣ２０−２から出力される。
２．Ｑ２２−１,Ｑ２２−２はそれぞれ、ＦＥＴドライバーＩＣ２０−１,ＦＥＴドライバーＩＣ２０−２から入力されるゲート信号に従い、オン／オフのスイッチング動作を交互に行う。
３．Ｑ２６−１,Ｑ２６−２は、Ｑ２２−１,Ｑ２２−２のスイッチング動作により、スイッチング動作を行う。
具体的には、Ｑ２２−１がオンのときにＱ２６−１がオンとなり、Ｑ２２−２がオンのときにＱ２６−２がオンとなる。
４．また、ＯＳＣ４から出力された周波数ｆ_０の搬送波は、タイミング調整部３２に入力され、タイミング調整部３２において、比較回路４０から入力された制御信号に基づいて、タイミング調整がなされる。
５．タイミング調整がなされた搬送波およびその逆相の信号はそれぞれ、ＮＯＲゲート３０−１,ＮＯＲゲート３０−２を介して、ＦＥＴドライバーＩＣ２０−３,ＦＥＴドライバーＩＣ２０−４に入力され、Ｑ２６−３,Ｑ２６−４のゲート信号として、ＦＥＴドライバーＩＣ２０−３,ＦＥＴドライバーＩＣ２０−４からそれぞれ出力される。
６．出力トランス３４の一次側３４−１の巻き線の両端に現れる２つの信号が比較回路４０に入力され、比較回路４０においてタイミング調整部３２がタイミング調整を行うための制御信号が生成される。
７．Ｑ２６−１,Ｑ２６−４がオンの時は、Ｑ２６−２,Ｑ２６−３がオフとなり、Ｑ２６−１,Ｑ２６−４がオフの時は、Ｑ２６−２,Ｑ２６−３がオンとなることにより、出力信号が合成トランス８（図１）に対して出力される。
また、制御信号（ＰＡ―ｉ）により、Ｑ２６−３,Ｑ２６−４のオン／オフが制御されることにより、Ｄ級増幅器７―ｉから出力される信号のオン／オフが制御される。
７．また、合成トランス８（図１）において、各Ｄ級増幅器７iからの出力電圧が合成される。
具体的には、各Ｄ級増幅器７−１−１〜７−１−Ｎの出力電圧をＡ（Ｖ）とすると、ビッグステップＰＡ５からは、０（Ｖ）〜２６Ａ（Ｖ）の出力電圧が得られる。
また、Ｄ級増幅器７−２−２^１〜７−２−２ⁿの出力電圧はそれぞれ、Ａ／２（Ｖ）〜Ａ／６４（Ｖ）となるので、バイナリーステップＰＡ６からは、０（Ｖ）〜（１−１／６４）Ａ（Ｖ）の出力電圧が得られる。
したがって、合成トランス８において、０（Ｖ）〜（２７−１／６４）Ａ（Ｖ）の出力電圧が、Ａ／６４（Ｖ）のステップで振幅変調波として得られる。

以上説明したように、ハイパワートランジスタ（Ｑ）２６−３およびハイパワートランジスタ（Ｑ）２６−４を制御して出力信号のオン／オフを制御することにより、安価で小型化されたＤ級増幅器を実現できる。
また、タイミング調整部３２および比較回路４０を用いて、搬送波のタイミング調整することにより、特性のよいスイッチングを実現することができる。
つまり、本発明に係るＤ級増幅器７によれば、簡易で均一なスイッチングを可能にする。

１・・・振幅変調送信機、２・・・Ａ／Ｄ変換器、３・・・エンコーダ、４・・・ＯＳＣ、５・・・ビッグステップＰＡ、６・・・バイナリーステップＰＡ、７・・・Ｄ級増幅器、８・・・合成トランス、９・・・ＢＰＦ、１０・・・第１電源、２０・・・ＦＥＴドライバーＩＣ、２２・・・トランジスタ、２４・・・パルストランス、２６・・・ハイパワートランジスタ、２８・・・反転回路、３０・・・ＮＯＲゲート、３２・・・タイミング調整部、３４・・・出力トランス、４０・・・比較回路、４００・・・ＥＸＯＲ回路、４０２・・・検波回路、４０４・・・電圧比較回路、４０６・・・メモリ

Claims (1)

1. 搬送波信号に従って、スイッチング動作を行う第１のトランジスタと、
   前記第１のトランジスタと逆のタイミングでスイッチング動作を行う第２のトランジスタと、
   第１のトランジスタおよび第２のトランジスタにより駆動され、前記搬送波信号と同相および逆相の矩形波を出力するパルストランスと、
   前記パルストランスからの前記搬送波信号と同相の矩形波でスイッチング動作を行う第３のトランジスタと、
   前記パルストランスからの前記搬送波信号と逆相の矩形波でスイッチング動作を行う第４のトランジスタと、
   前記搬送波信号のタイミングを、制御信号に従って調整するタイミング調整部と、
   前記タイミング調整された搬送波信号に従って、スイッチング動作を行う第３のトランジスタと、
   前記タイミング調整された搬送波信号と逆相の信号と、音声信号とに従って、スイッチング動作を行う第４のトランジスタと、
   前記第１のトランジスタ、第２のトランジスタ、第３のトランジスタおよび第４のトランジスタに電源を印加する電源と、
   前記第１のトランジスタおよび第４のトランジスタがオンのとき、または、前記第２のトランジスタおよび第３のトランジスタがオンのときに、出力側端子から出力信号を出力する出力トランスと、
   前記出力トランスの入力側の両端に現れる第１の信号および第２の信号を用いて、前記タイミング調整部が前記搬送波信号のタイミングを調整するための制御信号を生成する制御信号生成部と
   を有する増幅器。

Images