JP2011060792A

JP2011060792A - 半導体素子の製造方法

Info

Publication number: JP2011060792A
Application number: JP2009205332A
Authority: JP
Inventors: Takashi Ishizuka; 貴司石塚; Kei Fujii; 慧藤井; Katsushi Akita; 勝史秋田; Yoichi Nagai; 陽一永井
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2009-09-04
Filing date: 2009-09-04
Publication date: 2011-03-24
Anticipated expiration: 2029-09-04
Also published as: JP4941525B2

Abstract

【課題】ＩＩＩ−Ｖ族半導体から成る暗電流の低減された半導体素子の製造方法を提供すること。
【解決手段】ＩＩＩ−Ｖ族半導体からなる基板３ａ上にＳｂ元素を含むＩＩＩ−Ｖ族半導体からなる第１の半導体層２ａを形成する工程と、第１の半導体層２ａを形成した後に、ＩＩＩ−Ｖ族半導体からなる第２の半導体層１０ａを第１の半導体層２ａ上に形成する工程とを備え、第１の半導体層２ａを形成する工程は、第１の半導体層２ａに含まれており基板３ａとの界面から所定の厚みを有する第１の層の形成を第１の温度のもとで行った後に、第１の半導体層２ａのうち第１の層を除いた第２の層の形成を第１の温度よりも高い第２の温度のもとで行い、第２の半導体層１０ａを形成する工程は、第２の半導体層１０ａに含まれており第１の半導体層２ａとの界面から所定の厚みを有する第３の層の形成を第２の温度のもとで行う。
【選択図】図１

Description

本発明は、半導体素子の製造方法に関する。

近赤外の長波長域、例えば３μｍ程度まで受光感度を持フォトダイオードについて、様々な有機物や水などがこの波長域に強い吸収帯を持つため、大きな開発の要望がよせられており、多数の研究開発が行われている。非特許文献１には、ＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩ型量子井戸構造の受光層がＩｎＰ基板上に形成され、ｐ型またはｎ型のエピタキシャル層によるｐｎ接合が形成されたカットオフ波長２．３９ミクロンのフォトダイオードについて報告されている。非特許文献１には、更に、カットオフ波長を更に長波長化するには歪補償構造が必要であるとして、ＩｎＧａＡｓ−ＧａＡｓＳｂの歪補償量子井戸構造を用いたカットオフ波長２ミクロン〜５ミクロンのフォトダイオードの提案がなされている。

R.Sidhu, "Long-wavelength Photodiode onInP Using Lattice-Matched GaInAs-GaAsSb Type-II Quantum Wells", IEEE PhotonicsTechnology Letters, Vol.17, No.12(2005), pp.2715-2717。

しかし、非特許文献１の場合、最表面層のエピタキシャル層がＩｎＧａＡｓであるため、ＩｎＧａＡｓに電極及びパッシベーション膜を形成することとなり、比較的大きな暗電流の発生が予想される。これに対して、ＩｎＰ基板の上に受光層を備える受光素子を製造する場合では、最表面のエピタキシャル層にＩｎＰ系材料から成る窓層が設けられる。ＩｎＰ系材料から成る窓層は、エピタキシャル層を入射面側とする配置をとった場合、入射面側での近赤外光の吸収などを防止しながら暗電流の抑制にも有効に作用する。また、ＩｎＰの表面にパッシベーション膜を形成する技術は、他の結晶の表面にパッシベーション膜を形成する技術、たとえばＩｎＧａＡｓの表面に形成する技術よりも多くの蓄積がある。すなわち、ＩｎＰの表面にパッシベーション膜を形成する技術は、確立されており、最表面をＩｎＧａＡｓ層とする手法よりもＩｎＰ層とする手法を用いることで、最表面での暗電流リークを容易に抑制することができる、と考えられてきた。ところが実際には、ＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩ型量子井戸構造の受光層をＩｎＰ基板上にエピタキシャル成長し、さらに、最表面にＩｎＰ層を窓層としたエピタキシャル成長を行うことで作製された受光素子については、これまで良好な暗電流特性を満足する結果が得られていない。そこで、本発明は、上記の事項を鑑みてなされたものであり、Ｓｂ元素を含むＩＩＩ−Ｖ族半導体からなる暗電流の低減された半導体素子の製造方法を提供することを目的としている。

本発明に係る受光素子は、ＩＩＩ−Ｖ族半導体からなる基板上に、ＩＩＩ−Ｖ族半導体からなる第１の半導体層を形成する工程と、前記第１の半導体層を形成した後に、該第１の半導体層よりも大きなバンドギャップエネルギーを有しＩＩＩ−Ｖ族半導体からなる第２の半導体層を前記第１の半導体層上に形成する工程とを備え、前記第１の半導体層に含まれており前記基板との界面から所定の厚みを有する第１の層の形成を第１の温度のもとで行った後に、前記第１の半導体層のうち前記第１の層を除いた第２の層の形成、及び／又は、前記第２の半導体層に含まれており前記第１の半導体層との界面から所定の厚みを有する第３の層の形成、を前記第２の温度のもとで行うことを特徴とする。

更に、前記第２の半導体層を形成する工程は、前記第２の半導体層のうち前記第３の層を除いた第４の層の形成を、前記第２の温度よりも小さい第３の温度のもとで行うことを特徴とする。

本発明によれば、ＩＩＩ−Ｖ族半導体からなる第１の半導体層と第１の半導体層よりも大きなバンドギャップエネルギーを有しＩＩＩ−Ｖ族半導体からなる第２の半導体層との界面を、比較的高い第２の温度で形成する。これによって、当該界面近傍の結晶性が良好となり、暗電流リークが低減される。

本発明に係る受光素子では、前記第１の半導体層を形成する工程は、Ｓｂを含むＩＩＩ−Ｖ族半導体からなる第１の半導体層を形成するのが好ましい。これによって、近赤外域（波長＞１．５μｍ）に受光感度を持つ受光素子を作製できる。

本発明に係る受光素子では、前記第１の半導体層を形成する工程は、タイプＩＩの多重量子井戸構造を有する前記第１の半導体層を形成するのが好ましい。これによって、近赤外域の長波長側（波長＞２μｍ）に受光感度を持つ受光素子を作製できる。

本発明に係る受光素子では、前記第１の半導体層を形成する工程は、Ｉｎ_ｘＧａ_１−ｘＡｓ（０．３８≦ｘ≦０．６８）とＧａＡｓ_１−ｙＳｂ_ｙ（０．３６≦ｙ≦０．６２）とのペア、又は、Ｇａ_１−ｔＩｎ_ｔＮ_ｕＡｓ_１−ｕ（０．４≦ｔ≦０．８，０＜ｕ≦０．２）とＧａＡｓ_１−ｖＳｂ_ｖ（０．３６≦ｖ≦０．６２）とのペアから成るタイプＩＩの多重量子井戸構造を有する前記第１の半導体層を形成するのが好ましい。これによって、近赤外域に受光感度を持つフォトダイオード等を、良好な結晶性を保持した上で、能率良く、大量に製造することができる。

本発明に係る受光素子では、前記第１の半導体層のうち前記第２の層、及び／又は、前記第２の半導体層のうち前記第３の層を形成する工程は、摂氏５２５度以上摂氏６７５度以下の範囲内にある前記第２の温度とすることで、前記第１の半導体層と前記第２の半導体層との界面を形成するのが好ましい。この温度範囲において暗電流の低減が実現できる。

本発明に係る受光素子では、前記第２の半導体層のうち前記第３の層を除いた第４の層を形成する工程は、摂氏４５０度以上摂氏５２５度以下の範囲内にある前記第３の温度とすることで形成するのが好ましい。この温度範囲において暗電流の低減が実現できる。

本発明に係る受光素子では、前記第２の半導体層を形成する工程は、ＩｎＰ層又はＡｌＩｎＡｓ層を含む前記第２の半導体層を形成するのが好ましい。ＩｎＰからなる窓層は、エピタキシャル層を入射面側とする構造とした場合、受光層より入射側での近赤外光の吸収などを防止しながら、暗電流の抑制に有効に作用する。

本発明に係る受光素子では、前記第１の半導体層を形成する工程は、ＩｎＰ、ＧａＡｓ又はＧａＳｂからなる前記基板上に前記第１の半導体層を形成するのが好ましい。

本発明によれば、ＩＩＩ−Ｖ族半導体から成る暗電流の低減された半導体素子の製造方法を提供することができる。

実施形態に係る受光素子の構成を説明するための図である。実施形態に係るエピタキシャルウェハの構成を説明するための図である。実施形態に係る受光素子の製造方法を説明するためのフローチャートである。実施形態に係る受光素子の効果を説明するための図である。実施形態に係る実施例及び比較例に対する暗電流の測定結果を示す図である。実施形態に係る他の実施例及び比較例に対する暗電流の測定結果を示す図である。

以下、図面を参照して、本発明に係る好適な実施形態について詳細に説明する。なお、図面の説明において、可能な場合には、同一要素には同一符号を付し、重複する説明を省略する。図１に示す実施形態に係る受光素子１は、基板３、第１の半導体層２、第２の半導体層１０、絶縁膜１３、ｐ型電極１５及びｎ型電極１７を備えた半導体素子である。第１の半導体層２は、半導体層５，受光層７及び拡散濃度分布調整層９を有し、第２の半導体層１０は、窓層１１となっている。

半導体層５は、ｎ型のＩｎＰからなる図示しないバッファ層を挟んで基板３上に設けられ、このバッファ層と半導体層５の裏面とが接している。受光層７は半導体層５の表面に設けられ、拡散濃度分布調整層９は受光層７上に設けられている。拡散濃度分布調整層９の裏面は受光層７に接している。受光層７は、半導体層５と拡散濃度分布調整層９との間（換言すれば、受光層７は、基板３と拡散濃度分布調整層９との間）に設けられている。受光層７は、複数の量子井戸層と複数のバリア層とが交互に積層された多重量子井戸構造を有する。拡散濃度分布調整層９は、受光層７と窓層１１との間に設けられている。拡散濃度分布調整層９上に窓層１１が設けられ、拡散濃度分布調整層９の表面と窓層１１の裏面とが接している。

窓層１１の表面には絶縁膜１３が設けられ、絶縁膜１３は開口を有する。窓層１１の表面にはｐ型電極１５が設けられ、窓層１１の表面に接している。

拡散濃度分布調整層９及び窓層１１から成る半導体領域は、受光層７とこの半導体領域に含まれる拡散濃度分布調整層９との接合面に沿って順に配置された第１の領域１９及び第２の領域２１からなる。第２の領域２１は、第１の領域１９に接する面を有する。第２の領域２１は不純物拡散領域２５となっており、不純物拡散領域２５には、所定の不純物元素（本実施形態においてはＺｎ）がドープされている。

ｐ型電極１５は、絶縁膜１３の開口内に配置されている。ｐ型電極１５と窓層１１との接続はオーミック接続である。ｎ型電極１７は、基板３の裏面に設けられ、この裏面に接している。ｎ型電極１７と基板３との接続はオーミック接続である。

基板３は、ＩＩＩ−Ｖ族半導体であるＩｎＰからなる。基板３は、Ｓドープされておりｎ型の導電型を有する。基板３上のバッファ層（不図示）は、ｎ型のＩｎＰからなり、１０ｎｍ程度の厚みを有する。半導体層５は、ｎ型のＩｎＧａＡｓからなり、１５０ｎｍ程度の厚みを有する。受光層７は、受光層７に含まれる複数のＩｎＧａＡｓ層と複数のＧａＡｓＳｂ層とが交互に積層されたタイプＩＩの多重量子井戸構造を有する。受光層７には、ＩｎＧａＡｓ層及びＧａＡｓＳｂ層が例えば５０組（ペア）含まれている。ＩｎＧａＡｓ層の厚みは５ｎｍ程度であり、ＧａＡｓＳｂ層の厚みも５ｎｍ程度である。受光層７のＩｎＧａＡｓ層及びＧａＡｓＳｂ層の具体的な組成は、Ｉｎ_ｘＧａ_１−ｘＡｓ（０．３８≦ｘ≦０．６８）、及び、ＧａＡｓ_１−ｙＳｂ_ｙ（０．３６≦ｙ≦０．６２）である。なお、受光層７は、Ｇａ_１−ｔＩｎ_ｔＮ_ｕＡｓ_１−ｕ（０．４≦ｔ≦０．８，０＜ｕ≦０．２）とＧａＡｓ_１−ｖＳｂ_ｖ（０．３６≦ｖ≦０．６２）とを５０組含む構成であってもよい。

拡散濃度分布調整層９は、ＩＩＩ−Ｖ族半導体であるＩｎＧａＡｓから成り、１．０μｍ程度の厚みを有する。拡散濃度分布調整層９はアンドープされている。窓層１１は、ＩＩＩ−Ｖ族半導体であるＩｎＰからなり、０．８μｍ程度の厚みを有する。窓層１１は、拡散濃度分布調整層９よりも大きいバンドギャップエネルギーを有する。窓層１１にはｎ型ドーパントであるＳｉがドープされている。なお、拡散濃度分布調整層９のうち第２の領域２１に含まれる部分と、窓層１１のうち第２の領域２１に含まれる部分とは何れもｐ型になっており、窓層１１のうち第１の領域１９は何れもｎ型になっている。このように、第１の領域１９は、第２の領域２１とは異なった導電型を有している。

次に、図３を参照して、受光素子１（半導体素子）の製造方法について説明する。まず、図２に示すエピタキシャルウェハ２７を、有機金属気相エピタキシー法（ＭＯＶＰＥ法）を用いて作製する。ＭＯＶＰＥ法では、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ａｓ（砒素）、Ｐ（燐）、Ｓｂ(アンチモン)の原料として、それぞれＴＥＧａ（トリエチルガリウム）、ＴＭＩｎ（トリメチルインジウム）、ＴＢＡｓ（ターシャリーブチルアルシン）、ＴＢＰ（ターシャリーブチルホスフィン）、ＴＭＳｂ（トリメチルアンチモン）を用いる。ｎ型のドーピングにはＴｅＥＳｉを用いる。最初に、Ｓドープした基板３ａを用意する。そして、この基板３ａ上に、Ｓｂ元素を含むＩＩＩ−Ｖ族半導体からなる第１の半導体層２ａを形成する（ステップＳ１）。

Ｇａの原料としては、ＴＥＧａでもよいし、ＴＭＧａ（トリメチルガリウム）でもよい。Ｉｎの原料としては、ＴＭＩｎでもよいし、ＴＥＩｎ（トリエチルインジウム）でもよい。Ａｓの原料としては、ＴＢＡｓでもよいし、ＴＭＡｓ(トリメチル砒素)でもよい。Ｓｂの原料としては、ＴＭＳｂでもよいし、ＴＥＳｂ（トリエチルアンチモン）でもよい。また、ＴＩＰＳｂ(トリイソプロピルアンチモン)、また、ＴＤＭＡＳｂ(トリジメチルアミノアンチモン)でもよい。

ステップＳ１の処理内容をより詳細に説明する。Ｓドープされた基板３ａ上に、ｎ型ドープされたＩｎＰからなるバッファ層（不図示）を１０ｎｍ成長し、このバッファ層上にｎ型ドープされたＩｎＧａＡｓからなる半導体層５ａを０．１５ミクロン成長し、この半導体層５ａ上にＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩ型の多重量子井戸構造で構成される受光層７ｂを成長する（ステップＳ１ａ）。この多重量子井戸構造は、基板側からアンドープＩｎＧａＡｓ層５ｎｍ、アンドープＧａＡｓＳｂ層５ｎｍが交互に積層されており、この二層構造が５０ペア繰り返された構造である。以上の受光層７ａの形成までのすべての層の結晶成長は第１の温度Ｔ１のもとで行う。本実施形態においては、第１の温度Ｔ１を摂氏５００度とする。以上の受光層７ａまでのすべての層の結晶成長において、ＧａＡｓＳｂに対してはＴＥＧａ、ＴＢＡｓ及びＴＭＳｂを、ＩｎＧａＡｓに対してはＴＥＧａ、ＴＭＩｎ及びＴＢＡｓを、ＩｎＰに対してはＴＭＩｎ及びＴＢＰを、それぞれ原料ガスとして用いる。次に、ステップＳ１ａの後、受光層７ａ上にＩｎＧａＡｓからなる拡散濃度分布調整層９ａを形成する。より詳細に説明すると、まず、アンドープＩｎＧａＡｓを、第１の温度Ｔ１のもとで０．９５μｍ程度だけ受光層７ａ上に成長させ（ステップＳ１ｂ）、続いて、ステップＳ１ｂの後に、この０．９５μｍ程度の厚みのＩｎＧａＡｓ層上にアンドープＩｎＧａＡｓを第２の温度Ｔ２のもとで０．０５μｍ程度だけ更に成長させて（ステップＳ１ｃ）、受光層７ａ上に１．０μｍ程度の厚みのＩｎＧａＡｓからなる拡散濃度分布調整層９ａを形成する（以上、ステップＳ１）。

ステップＳ１の後、第１の半導体層２ａよりも大きなバンドギャップエネルギーを有しＩＩＩ−Ｖ族半導体からなる第２の半導体層１０ａ（ＩｎＰからなる窓層１１ａ）を第１の半導体層２ａ上に形成する（ステップＳ２）。より詳細に説明すると、まず、アンドープＩｎＰを、第２の温度Ｔ２のもとで０．０５μｍ程度だけ拡散濃度分布調整層９ａ上に成長させ（ステップＳ２ａ）、続いて、ステップＳ２ａの後に、この０．０５μｍ程度の厚みのＩｎＰ層上にアンドープＩｎＰを第３の温度Ｔ３のもとで０．７５μｍ程度だけ更に成長させて（ステップＳ２ｂ）、０．８μｍ程度の厚みのＩｎＰからなる拡散濃度分布調整層９ａ上に窓層１１ａを形成する（以上、ステップ２）。

なお、ステップＳ１ａ及びステップＳ１ｂにおいて形成される層を第１の層、ステップＳ１ｃにおいて形成される層を第２の層、ステップＳ２ａにおいて形成される層を第３の層、ステップＳ２ｂにおいて形成される層を第４の層とする。

なお、第１の層を第１の温度Ｔ１で形成し、第２の層を第２の温度Ｔ２のもとで形成し、第３の層及び第４の層を第３の温度Ｔ３で形成してもよいし、第１の層及び第２の層を第１の温度Ｔ１で形成し、第３の層を第２の温度Ｔ２で形成し、第４の層を第３の温度Ｔ３で形成してもよいし、第１の層及び第２の層を第１の温度Ｔ１で形成し、第３の層及び第４の層を第２の温度Ｔ２で形成してもよい。

以上のステップＳ１及びステップＳ２によってエピタキシャルウェハ２７を作製した後、このエピタキシャルウェハ２７を用いて受光素子１の作製を行う（ステップＳ３）。窓層１１ａの表面から受光層７ａの裏面側に延びるｐ型領域（受光素子１の不純物拡散領域２５に対応）を、ＳｉＮ膜の選択拡散マスクパターンの開口部からｐ型不純物のＺｎを選択拡散させることによって形成する。このｐ型領域に属する窓層１１ｂの表面にはＡｕＺｎからなるｐ型電極１５を、更に、基板３ａの裏面にはＡｕＧｅＮｉからなるｎ型電極１７を、それぞれオーミック接触するように設ける。以上のようにして受光素子１がエピタキシャルウェハ２７を用いて作製される（以上、ステップＳ３）。

ここで、受光素子１の基板３はエピタキシャルウェハ２７の基板３ａの一部であり、受光素子１の第１の半導体層２はエピタキシャルウェハ２７の第１の半導体層２ａの一部であり、受光素子１の第２の半導体層１０はエピタキシャルウェハ２７の第２の半導体層１０ａの一部である。受光素子１の半導体層５はエピタキシャルウェハ２７の半導体層５ａの一部であり、受光素子１の受光層７はエピタキシャルウェハ２７の受光層７ａの一部であり、受光素子１の拡散濃度分布調整層９はエピタキシャルウェハ２７の拡散濃度分布調整層９ａの一部であり、受光素子１の窓層１１はエピタキシャルウェハ２７の窓層１１ａの一部である。

第２の温度及び第３の温度のバリエーションとして、図５及び図６に示す受光素子１の実施例１〜実施例９（何れも受光径２００μｍφの受光素子）を例示する。図５及び図６には、比較例１〜比較例３（何れも受光径２００μｍφの受光素子）も例示してある。図５及び図６には、実施例１〜実施例９及び比較例１〜比較例３のそれぞれにおける、第２の温度Ｔ２、第３の温度Ｔ３、５Ｖ印加時の暗電流の実測値及び良否、が示されている。図５に示す実施例１〜実施例５及び比較例１は、第１の温度Ｔ１が摂氏５００度程度であって第３の温度Ｔ３が摂氏５００度の場合データであり、図６に示す実施例６〜実施例９及び比較例２〜比較例３は、第１の温度Ｔ１が摂氏５００度程度であって第２の温度Ｔ２が摂氏５５０度の場合データである。実施例１〜実施例９及び比較例１〜比較例３は、第１の層のうち拡散濃度分布調整層９に占める部分の厚みは０．９５μｍ程度であり、第１の層のうち拡散濃度分布調整層９ａに占める部分の厚みは０．９５μｍ程度であり、第２の層の厚みは０．０５μｍ程度であり、第３の層の厚みは０．０５μｍ程度であり、第４の層の厚みは０．７５μｍ程度である。

次に、比較例１のエピタキシャルウェハ２７ａと、実施例２におけるエピタキシャルウェハ２７とをＳＩＭＳ分析した結果を、図４に示す。図４には、比較例１に係るエピタキシャルウェハ２７ａ、および、実施例２に係るエピタキシャルウェハ２７のＳＩＭＳ分析によるＡｓ原子の二次イオン強度の結果で、エピタキシャルウェハ２７ａのＩｎＰ窓層（エピタキシャルウェハ２７の窓層１１ａに対応する層）の内部のＡｓ原子の二次イオン強度とＩｎＧａＡｓ層（エピタキシャルウェハ２７の拡散濃度分布調整層９ａに対応する層）の内部のＡｓ原子の二次イオン強度とを示している。

図４に示す結果から、比較例１の場合には、ＩｎＰ窓層（エピタキシャルウェハ２７の窓層１１ａに対応する層）中のＡｓの量は比較的多い（１×１０^３counts／secの近傍）ことがわかる。この結果は、比較例１の場合に、ＩｎＧａＡｓ層（エピタキシャルウェハ２７の拡散濃度分布調整層９ａに対応する層）側からＩｎＰ窓層（エピタキシャルウェハ２７の窓層１１ａに対応する層）にＡｓが拡散によって混入したことを示しているものと考えられる。従って、比較例１に係る受光素子の場合、ＩｎＰ窓層（エピタキシャルウェハ２７の窓層１１ａに対応する層）とＩｎＧａＡｓ層（エピタキシャルウェハ２７の拡散濃度分布調整層９ａに対応する層）との界面付近において（特に、ＩｎＰ窓層内にある界面付近において）、上記したようなＡｓの混入によって結晶欠陥が増加し、そして、この界面付近におけるリーク電流も増加することによって、暗電流不良となった、と考えられる。

一方、図４に示す結果から、実施例２の場合には、窓層１１ａ中のＡｓの量は、比較的（少なくとも比較例２に比較して）少ない（１×１０^２counts／secの近傍）ことがわかる。この結果は、実施例２の場合に、拡散濃度分布調整層９ａと窓層１１ａとの界面（接合面）が、第１の温度よりも高い第２の温度のもとで形成されたので、拡散濃度分布調整層９ａから窓層１１ａへのＡｓの拡散による混入が抑制されたことを示しているものと考えられる。従って、実施例２に係る受光素子１の場合、上記したように窓層１１内へのＡｓの混入が抑制されているので、窓層１１と拡散濃度分布調整層９との界面付近における窓層１１の結晶性が良好となり、そして、この界面付近におけるリーク電流が減少することによって暗電流も良好となった、と考えられる。

次に、本実施形態に係る受光素子の製造方法の効果について説明する。ＧａＡｓＳｂ層の結晶成長では、ＧａＡｓＳｂ層は相分離しやすい半導体材料であるため、ＧａＡｓＳｂ層の成長温度を例えば摂氏４００度〜摂氏５００度程度と低い成長温度にすることが必要となる。また、ＧａＡｓＳｂ層は熱のダメージを受け易いため、ＧａＡｓＳｂ層を成長した後の半導体層も、できるかぎり、ＧａＡｓＳｂ層の成長温度と同じとすることが必要と考えられる。しかし、例えば摂氏４００度〜摂氏５００度程度の成長温度によって、ＩｎＧａＡｓとＩｎＰの界面を形成した場合、上記のような「界面の基板側に位置するＩｎＧａＡｓから界面の反対側に位置するＩｎＰ側へのＡｓの拡散」が生じる。これによって、結晶欠陥が増加し、そして、この界面付近におけるリーク電流も増加することによって、暗電流不良となる。

これに対して、本実施形態に係る受光素子の製造方法では、ＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩの量子井戸構造から構成される受光層７を含む第１の半導体層２とＩｎＰからなる第２の半導体層１０との界面を、受光層７の成長温度（第１の温度）よりも高い第２の温度（少なくとも摂氏５２５度〜摂氏６７５度の範囲内の温度）で形成するものである。これによって、上記したように、暗電流リークが低減され、よって、暗電流が良好との測定結果を得た（実施例１〜実施例９）。ＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩの量子井戸構造から構成される受光層７を含む第１の半導体層２とＩｎＰからなる第２の半導体層１０との界面において、上記のような「界面の基板側に位置するＩｎＧａＡｓから界面の反対側に位置するＩｎＰ側へのＡｓの拡散」を抑制してこれによって、この界面付近におけるリーク電流の増加を抑制することによって、暗電流良好となる。一方、第２の温度を摂氏６９０度以上とすると、受光層７の多重量子井戸構造におけるＧａＡｓＳｂ層が熱のダメージを受けることによって結晶特性に劣化が生じ、暗電流が不良との測定結果を得た（実施例５）。実際、第２の温度を摂氏６９０度として作製した実施例５に係るエピタキシャルウェハ２７の表面では、結晶欠陥が確認され、更に、断面観察の結果、その結晶欠陥が受光層７のＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩの多重量子井戸構造が発生起点となっている結晶欠陥であることがわかった。

また、本実施形態に係る受光素子の製造方法では、ＩｎＰからなる第２の半導体層１０を含む第２の半導体層を形成する工程では、第３の層の形成を前記第２の温度のもとで行った後に、第２の半導体層のうち第３の層を除いた第４の層の形成を、第２の温度よりも小さい第３の温度（少なくとも摂氏４５０度以上摂氏５２５度以下）のもとで行うものである。実際、第２の温度を摂氏５５０度として、第３の層の形成を行った後に、第２の半導体層のうち第３の層を除いた第４の層を成長する温度を、第２の温度よりも小さい第３の温度（少なくとも摂氏４５０度以上摂氏５２５度以下）形成する成長温度を摂氏５５０度として行った実施例の結果として、上記したように、暗電流リークが低減され、暗電流が良好、との測定結果を得た。受光層７の多重量子井戸構造におけるＧａＡｓＳｂ層が熱のダメージを受けることが、上記のことからわかっているが、実施例との比較からも、「受光層７と窓層１１との界面の基板側に位置するＩｎＧａＡｓからこの界面の反対側に位置するＩｎＰ側へのＡｓの拡散」を抑制しながら、かつ、「受光層７のＧａＡｓＳｂ層が受ける熱のダメージ」を抑制することが必要であることがわかった。

以上により、本実施形態に係る受光素子の製造方法では、ＩｎＧａＡｓ−ＧａＡｓＳｂのタイプＩＩの量子井戸構造から構成される受光層７を含む第１の半導体層２とＩｎＰからなる第２の半導体層１０との界面を、受光層７の成長温度（第１の温度）よりも高い第２の温度で形成すると共に、この第２の温度を最適化する（少なくとも摂氏５２５度〜摂氏６７５度の範囲内の温度とする）ことによって、暗電流の低減が可能となる。

１…受光素子、１１，１１ａ…窓層、１３…絶縁膜、１５，１５ａ…ｐ型電極、１７…ｎ型電極、１９…第１の領域、２，２ａ…第１の半導体層、２１…第２の領域、２５…不純物拡散領域、２６ａ…領域、２７…エピタキシャルウェハ、３，３ａ…基板、５，５ａ…半導体層、７，７ａ…受光層、９，９ａ…拡散濃度分布調整層、１０，１０ａ…第２の半導体層。

Claims

ＩＩＩ−Ｖ族半導体からなる基板上に、ＩＩＩ−Ｖ族半導体からなる第１の半導体層を形成する工程と、
前記第１の半導体層を形成した後に、該第１の半導体層よりも大きなバンドギャップエネルギーを有しＩＩＩ−Ｖ族半導体からなる第２の半導体層を前記第１の半導体層上に形成する工程と
を備え、
前記第１の半導体層に含まれており前記基板との界面から所定の厚みを有する第１の層の形成を第１の温度のもとで行った後に、前記第１の半導体層のうち前記第１の層を除いた第２の層の形成、及び／又は、前記第２の半導体層に含まれており前記第１の半導体層との界面から所定の厚みを有する第３の層の形成、を前記第２の温度のもとで行う
ことを特徴とする半導体素子の製造方法。
前記第２の半導体層を形成する工程は、前記第２の半導体層のうち前記第３の層を除いた第４の層の形成を、前記第２の温度よりも小さい第３の温度のもとで行うことを特徴とする請求項１記載の半導体素子の製造方法。
前記ＩＩＩ−Ｖ族半導体からなる第１の半導体層はＳｂ元素を含むことを特徴とする請求項１または請求項２に記載の半導体素子の製造方法。
前記第１の半導体層を形成する工程は、タイプＩＩの多重量子井戸構造を有する前記第１の半導体層を形成する
ことを特徴とする請求項１〜請求項３の何れか一項に記載の半導体素子の製造方法。
前記第１の半導体層を形成する工程は、Ｉｎ_ｘＧａ_１−ｘＡｓ（０．３８≦ｘ≦０．６８）とＧａＡｓ_１−ｙＳｂ_ｙ（０．３６≦ｙ≦０．６２）とのペア、又は、Ｇａ_１−ｔＩｎ_ｔＮ_ｕＡｓ_１−ｕ（０．４≦ｔ≦０．８，０＜ｕ≦０．２）とＧａＡｓ_１−ｖＳｂ_ｖ（０．３６≦ｖ≦０．６２）とのペアから成るタイプＩＩの多重量子井戸構造を有する前記第１の半導体層を形成する、ことを特徴とする請求項１〜請求項４の何れか一項に記載の半導体素子の製造方法。
前記第１の半導体層のうち前記第２の層、及び／又は、前記第２の半導体層のうち前記第３の層、を形成する工程は、摂氏５２５度以上摂氏６７５度以下の範囲内にある前記第２の温度とすることで、前記第１の半導体層と前記第２の半導体層との界面を形成する、ことを特徴とする請求項１〜請求項５の何れか一項に記載の半導体素子の製造方法。
前記第２の半導体層のうち前記第３の層を除いた第４の層を形成する工程は、摂氏４５０度以上摂氏５２５度以下の範囲内にある前記第３の温度とする、ことを特徴とする請求項１〜請求項６の何れか一項に記載の半導体素子の製造方法。
前記第２の半導体層を形成する工程は、ＩｎＰ層又はＡｌＩｎＡｓ層を含む前記第２の半導体層を形成する、ことを特徴とする請求項１〜請求項７の何れか一項に記載の半導体素子の製造方法。
前記第１の半導体層を形成する工程は、ＩｎＰ、ＧａＡｓ又はＧａＳｂからなる前記基板上に前記第１の半導体層を形成する、ことを特徴とする請求項１〜請求項８の何れか一項に記載の半導体素子の製造方法。