JP2011049561A - Semiconductor memory device comprising three-dimensional memory cell array, and method for manufacturing same - Google Patents
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Abstract
Description
本発明は半導体素子に係り、より具体的には、分散した(distributed)コンタクトパッドを有する改善した3次元構造を有する半導体メモリ素子に関する。 The present invention relates to a semiconductor device, and more particularly, to a semiconductor memory device having an improved three-dimensional structure having distributed contact pads.
半導体産業の高度発展によって、半導体素子の高集積化、低消費電力化及び/または高速化などが深化している。特に、半導体素子の高集積化は多様な電子機器の仕様を増加させることができ、且つ製品の価格を決める重要な要因であるので、最近になって重要性が大きくなっている。かくして、高集積化された半導体素子を実現するため、半導体技術は既存の平板型素子から脱して多様な構造を含む半導体素子を製造するように発展した。 With the advanced development of the semiconductor industry, high integration, low power consumption and / or high speed of semiconductor elements have been deepened. In particular, the high integration of semiconductor elements can increase the specifications of various electronic devices and is an important factor that determines the price of a product. Thus, in order to realize a highly integrated semiconductor device, the semiconductor technology has been developed to manufacture semiconductor devices having various structures by moving away from the existing flat plate type device.
半導体素子の高集積化及び構造の多様化によって、半導体素子に存在する多様で複雑なパターンを導電ライン及び他のパターンと接続する工程のマージン確保がますます難しくなっている。半導体素子の工程で不良が発生した場合、半導体素子の信頼性が低下し、これは半導体素子を含む電子器機性能の低下に直結する。これによって、複雑なパターンを有する半導体素子において工程マージンを確保し、高集積化された半導体素子で信頼性を向上させるための多様な研究が進められている。 Due to the high integration and diversification of structures of semiconductor devices, it becomes increasingly difficult to secure a margin for the process of connecting various and complex patterns existing in semiconductor devices to conductive lines and other patterns. When a defect occurs in the process of a semiconductor element, the reliability of the semiconductor element is reduced, which directly leads to a decrease in the performance of electronic equipment including the semiconductor element. As a result, various researches have been conducted to secure a process margin in a semiconductor element having a complex pattern and improve reliability in a highly integrated semiconductor element.
本発明の目的は、メモリセルアレイ、及びメモリセルアレイとその外部電気回路網との間の電気的な接続を含めた構成に係り、高密度、且つ工程マージンの確保された3次元構造のメモリ素子を提供することにある。
したがって、垂直NAND、VNANDに限定されず、RRAM、MRAM及びPRAMのような3次元構造のメモリ素子に適用できる。
An object of the present invention relates to a memory cell array and a configuration including an electrical connection between the memory cell array and its external electric network, and a memory device having a three-dimensional structure with a high density and a process margin secured. It is to provide.
Therefore, the present invention is not limited to the vertical NAND and VNAND, and can be applied to a memory element having a three-dimensional structure such as RRAM, MRAM, and PRAM.
本発明の他の目的は、メモリセルアレイ、及びメモリセルアレイとその外部電気回路網との間の電気的接続を含めた構成に係り、高密度、且つ工程マージンの確保された3次元構造のメモリ素子の製造方法を提供することにある。
したがって、垂直NANDまたはVNANDに限定されず、PRAM、MRAM、RRAMなどのような3次元構造のメモリ素子の製造に適用できる。
Another object of the present invention relates to a memory cell array and a configuration including an electrical connection between the memory cell array and an external electric network thereof, and has a high-density and three-dimensional structure with a sufficient process margin. It is in providing the manufacturing method of.
Therefore, the present invention is not limited to the vertical NAND or VNAND, and can be applied to manufacture of a memory element having a three-dimensional structure such as PRAM, MRAM, RRAM.
本発明の一実施形態によると、半導体メモリ素子は平坦な基板と、前記基板に垂直であり、複数の貯蔵セルを含むメモリストリングと、複数のワードラインとを含み、各ワードラインは前記基板に平行であり、前記メモリストリングに接続された第1部分及び前記基板と交差する第2部分を含み、前記複数のワードラインの第1グループは前記メモリストリングの第1側の第1導電ラインと電気的に接続され、前記複数のワードラインの第2グループは前記メモリストリングの第2側の第2導電ラインと電気的に接続される。 According to an embodiment of the present invention, a semiconductor memory device includes a flat substrate, a memory string that is perpendicular to the substrate and includes a plurality of storage cells, and a plurality of word lines, and each word line is formed on the substrate. A first portion connected to the memory string and a second portion intersecting the substrate, wherein the first group of word lines is electrically connected to a first conductive line on a first side of the memory string. And a second group of the plurality of word lines is electrically connected to a second conductive line on the second side of the memory string.
ワードラインの第1グループのワードライン及びワードラインの第2グループのワードラインは、前記メモリストリングの上部から底まで延長する方向に交互に位置する。延長するメモリストリングは前記基板と90°に交差し、前記メモリストリングの前記第1側は前記メモリストリングの前記第2側と対向する。 The word lines of the first group of word lines and the word lines of the second group of word lines are alternately positioned in a direction extending from the top to the bottom of the memory string. The extending memory string intersects the substrate at 90 °, and the first side of the memory string faces the second side of the memory string.
前記複数のワードラインの各々の第1部分は各々互いに平行である。前記メモリストリングの前記第1側の前記複数のワードラインの各々の前記第2部分は各々互いに平行である。 The first portions of each of the plurality of word lines are parallel to each other. The second portions of each of the plurality of word lines on the first side of the memory string are parallel to each other.
前記第1交互(alternating)ワードラインは前記メモリストリングの上部から底にカウンティング(counting)して、奇数番目の貯蔵セルに各々配置され、前記第2交互(alternating)ワードラインは前記メモリストリングの上部から底にカウンティング(counting)して、偶数番目の貯蔵セルに各々配置される。 The first alternating word line counts from the top to the bottom of the memory string and is disposed in each odd-numbered storage cell, and the second alternating word line is the top of the memory string. Counting from the bottom to the bottom and placed in each even-numbered storage cell.
前記半導体メモリ素子はメモリストリングの前記第1側の偶数番目のワードラインの前記第2部分の前記延長された一端、及び前記メモリストリングの前記第2側の奇数番目のワードラインの前記第2部分の前記延長された一端に配置された絶縁キャップ(insulatingcaps)をさらに含む。 The semiconductor memory device includes the extended end of the second portion of the even-numbered word line on the first side of the memory string and the second portion of the odd-numbered word line on the second side of the memory string. And further including an insulating cap disposed at the extended end.
前記半導体メモリ素子は第2導電ラインと接続され、前記メモリストリングの第3側上に配置されたワードラインの第3グループをさらに含み、前記ワードラインの第1グループは前記メモリストリングの上部から下にカウンティング(counting)して、モジュロ(modulus)3で一番目の貯蔵セルと各々接続され、前記ワードラインの第2グループは前記メモリストリングの上部から下にカウンティングして、モジュロ(modulus)3で二番目の貯蔵セルと各々接続され、前記ワードラインの第3グループは前記メモリストリングの上部から下にカウンティングして、モジュロ(modulus)3で0番目の貯蔵セルと各々接続される。
The semiconductor memory device further includes a third group of word lines connected to a second conductive line and disposed on a third side of the memory string, the first group of word lines extending from the top of the memory string to the bottom. Are connected to the first storage cell by
前記複数の貯蔵セルの各々及び対応するワードラインは前記基板の平面に平行に配置された他の平面に配置される。メモリストリングの他の側上の同一の平面内に配置されたワードラインの連続する部分は1つのワードラインに電気的に接続される。前記基板は水平であり、前記メモリストリングは垂直であり、前記半導体メモリ素子は前記基板上に配置されるか、または前記垂直メモリストリング上に配置される周辺領域をさらに含む。 Each of the plurality of storage cells and the corresponding word line are disposed on another plane disposed parallel to the plane of the substrate. Successive portions of word lines located in the same plane on the other side of the memory string are electrically connected to one word line. The substrate is horizontal, the memory string is vertical, and the semiconductor memory device is further disposed on the substrate or further includes a peripheral region disposed on the vertical memory string.
前記半導体メモリ素子は前記複数のワードラインの前記第1交互(alternating)ワードラインと第1導電ラインとの間、及び前記複数のワードラインの前記第2交互(alternating)ワードラインと前記第2導電ラインとの間にコンタクトパッドに配置された複数の導電パターンをさらに含む。前記半導体メモリ素子は前記平坦な基板上に配置された周辺領域をさらに含む。 The semiconductor memory device may include the first alternating word line of the plurality of word lines and the first conductive line, and the second alternating word line of the plurality of word lines and the second conductive line. The semiconductor device further includes a plurality of conductive patterns disposed on the contact pads between the lines. The semiconductor memory device further includes a peripheral region disposed on the flat substrate.
前記周辺領域は導電パターンの下部面と同一のレベルに配置されるか、または前記チャンバの上部上に配置される。前記ワードラインの前記交差する第2延長部は前記基板と50°乃至90°の角度を有する。前記交差する第2延長部は各ワードラインの前記第1部分の両端から延長され、各ワードラインから交差する第2部分の各対の1つは絶縁キャップ(insulating cap)で覆われる。 The peripheral region may be disposed at the same level as the lower surface of the conductive pattern, or may be disposed on the upper portion of the chamber. The intersecting second extensions of the word lines have an angle of 50 ° to 90 ° with the substrate. The intersecting second extensions extend from both ends of the first portion of each word line, and one of each pair of second portions intersecting from each word line is covered with an insulating cap.
前記半導体メモリ素子は前記ワードライン及び前記メモリストリングの各々と垂直に(perpendicular)配置された複数のビットラインをさらに含む。前記平坦な基板上にチャンバ(chamber)をさらに含み、前記チャンバは前記基板内のシリコンリセスを含み、前記延長するメモリストリング及び延長するワードラインは前記シリコンリセス内に配置される。 The semiconductor memory device may further include a plurality of bit lines disposed perpendicularly to each of the word lines and the memory strings. The chamber further includes a chamber on the flat substrate, the chamber including a silicon recess in the substrate, and the extending memory string and the extending word line are disposed in the silicon recess.
前記平坦な基板上にチャンバをさらに含み、前記チャンバは前記基板の上部面上の絶縁壁(insulating wall)を含み、前記延長するメモリストリング及び延長するワードラインは前記絶縁壁の周りに配置される。前記延長するワードラインは金属またはシリサイドを含む。前記複数の貯蔵セルを含む前記メモリストリングは柱(columnar)、管(tubular)、またはバーサイド(bar−sided)形であり得る。 The chamber further includes a chamber on the planar substrate, the chamber including an insulating wall on an upper surface of the substrate, and the extending memory string and the extending word line are disposed around the insulating wall. . The extending word line includes metal or silicide. The memory string including the plurality of storage cells may be a columnar, tubular, or bar-sided shape.
前記半導体メモリ素子は少なくとも2つのロウ(row)デコーダをさらに含み、1つのロウデコーダは奇数番目の貯蔵セルの側面に配置され、他のロウデコーダは偶数番目の貯蔵セルの側面に配置される。前記2つのロウデコーダの中の第1ロウデコーダは偶数または奇数ストリング選択ラインの中のいずれか1つと接続され、前記2つのロウデコーダの中の第2ロウデコーダは偶数または奇数ストリング選択ラインの中の他の1つと各々接続される。前記2つのロウデコーダの中で第1ロウデコーダはすべてのストリング選択ライン、及び偶数または奇数ワードラインの中のいずれか1つと接続され、前記2つのロウデコーダの中で第2ロウデコーダは奇数または偶数ワードラインの中の他の1つと各々接続される。 The semiconductor memory device further includes at least two row decoders, wherein one row decoder is disposed on the side surface of the odd-numbered storage cell and the other row decoder is disposed on the side surface of the even-numbered storage cell. The first row decoder of the two row decoders is connected to any one of the even or odd string selection lines, and the second row decoder of the two row decoders is connected to the even or odd string selection lines. Each connected to the other one. Of the two row decoders, the first row decoder is connected to all of the string selection lines and one of the even or odd word lines, and the second row decoder of the two row decoders is odd or Each is connected to the other one of the even word lines.
前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含む。前記貯蔵セルは制御ゲート、第1絶縁領域、電荷貯蔵領域、及び第2絶縁領域を含む。前記貯蔵セルは制御ゲートとして金属ゲート、ブロッキング膜としてhigh−K領域、電荷貯蔵膜として窒化領域、及びトンネル膜として酸化領域を含む。 The substrate includes silicon, the insulating film includes a silicon oxide film, and the word line includes a metal. The storage cell includes a control gate, a first insulating region, a charge storage region, and a second insulating region. The storage cell includes a metal gate as a control gate, a high-K region as a blocking film, a nitride region as a charge storage film, and an oxide region as a tunnel film.
本発明の一実施形態によれば、半導体メモリ素子の製造方法は、基板を提供し、前記基板上にチャンバを形成し、絶縁膜及び犠牲膜を前記チャンバ内に交互に蒸着し、各膜は水平な第1部分、及び少なくとも1つの前記基板と交差する第2部分を含み、前記基板に垂直であり、前記膜を貫通して基板に延長するホールを形成し、前記ホール内に前記基板と垂直なメモリストリングを蒸着し、前記メモリストリングは複数の貯蔵セルを含み、犠牲膜を導電膜に各々取り替えて、複数の延長するワードラインを形成し、前記複数のワードラインの第1交互(alternating)ワードラインを前記メモリストリングの第1側の導電ラインと接続し、複数のワードラインの第2交互(alternating)ワードラインを前記メモリストリングの第2側の導電ラインと各々接続することを含む。 According to one embodiment of the present invention, a method of manufacturing a semiconductor memory device includes providing a substrate, forming a chamber on the substrate, and alternately depositing an insulating film and a sacrificial film in the chamber, Forming a hole that includes a horizontal first portion and at least one second portion intersecting the substrate, the hole being perpendicular to the substrate, extending through the film to the substrate, and the substrate in the hole; A vertical memory string is deposited, and the memory string includes a plurality of storage cells, each of the sacrificial layers is replaced with a conductive layer to form a plurality of extended word lines, and a first alternating of the plurality of word lines. ) Connecting a word line to a conductive line on a first side of the memory string, and connecting a second alternating word line of the plurality of word lines to the memory string; It includes connecting the second side of the conductive lines and each of the ring.
前記半導体メモリ素子の製造方法は前記メモリストリングの最上部レベルの表面上に周辺領域を形成することをさらに含む。前記垂直メモリストリングはバーサイド(bar−sided)形であり、前記半導体メモリ素子の製造方法はX−cutのためにトレンチを形成してメモリストリングを2つの平行なストリングに分けることをさらに含む。前記基板はシリコンを含み、前記絶縁膜はシリコン酸化膜を含み、前記ワードラインは金属を含む。前記チャンバは前記基板を直接リセスする。 The method for manufacturing the semiconductor memory device further includes forming a peripheral region on a top surface of the memory string. The vertical memory string has a bar-sided shape, and the method for manufacturing the semiconductor memory device further includes forming a trench for X-cut to divide the memory string into two parallel strings. The substrate includes silicon, the insulating film includes a silicon oxide film, and the word line includes a metal. The chamber directly recesses the substrate.
前記チャンバは前記基板上に絶縁側壁を形成して前記基板上に形成される。各貯蔵セルは制御ゲート、第1絶縁領域、電荷貯蔵領域、及び絶縁領域を含む。各貯蔵セルは制御ゲートとして金属ゲート、ブロッキング膜としてhigh−K領域、電荷貯蔵膜として窒化領域、及びトンネル膜として酸化領域を含む。 The chamber is formed on the substrate by forming an insulating sidewall on the substrate. Each storage cell includes a control gate, a first insulating region, a charge storage region, and an insulating region. Each storage cell includes a metal gate as a control gate, a high-K region as a blocking film, a nitride region as a charge storage film, and an oxide region as a tunnel film.
本発明の実施形態によると、半導体メモリ素子は、基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードラインを含み、各ワードラインは前記基板に平行な前記メモリストリングに結合された第1部分、及び前記基板と交差し、上に延長する第2部分を含み、複数のワードラインの第1交互(alternating)ワードラインは前記メモリストリングの第1側の第1導電ラインと電気的に接続され、複数のワードラインの第2交互(alternating)ワードラインは前記メモリストリングの第2側の第2導電ラインと電気的に接続される。 According to an embodiment of the present invention, the semiconductor memory device includes a substrate, a memory string perpendicular to the substrate, the memory string includes a plurality of storage cells, a plurality of word lines, and each word line includes the substrate. A first portion coupled to the memory string parallel to the substrate, and a second portion extending across and extending over the substrate, wherein a first alternating word line of a plurality of word lines includes a first portion of the memory string. A first conductive line on one side is electrically connected, and a second alternating word line of the plurality of word lines is electrically connected to a second conductive line on the second side of the memory string.
本発明の実施形態によれば、半導体メモリ素子は基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードラインを含み、各ワードラインは前記基板に平行であり、前記メモリストリングに結合された第1部分、及び前記基板と交差し、上に延長する第2部分を含み、前記ワードラインは前記メモリストリングの第1側の第1導電ラインと選択的に接続された第1ワードライン及び前記メモリストリングの第2側の第2導電ラインと選択的に接続された第2導電ラインを含む。 According to an embodiment of the present invention, the semiconductor memory device includes a substrate, a memory string perpendicular to the substrate, the memory string includes a plurality of storage cells, a plurality of word lines, and each word line includes the substrate. And a first portion coupled to the memory string, and a second portion that intersects and extends above the substrate, the word line including a first conductive line on a first side of the memory string. A first word line selectively connected and a second conductive line selectively connected to a second conductive line on a second side of the memory string.
前記ワードラインは少なくとも1つのダミーワードラインを含む。前記第1側は第1ロウ(row)デコーダを有し、前記第2側は第2ロウデコーダを有する。
本発明の実施形態によれば、半導体メモリ素子は基板と、前記基板に垂直なメモリストリングと、前記メモリストリングは複数の貯蔵セルとを含み、複数のワードライン及び少なくとも2つのロウ(row)デコーダを含み、複数のワードラインは前記メモリストリングの第1側の1つのロウデコーダと電気的に接続されたワードラインの第1グループ、及び前記メモリストリングの第2側の他のロウデコーダと電気的に接続されたワードラインの第2グループを含む。前記第1ロウデコーダは前記メモリストリングの第1側のストリング選択ラインの一グループと接続され、前記第2ロウデコーダは前記メモリストリングの第2側のストリング選択ラインの他のグループと接続される。前記2つのロウデコードの中のいずれか1つは前記ストリング選択ラインの全体と接続される。
The word line includes at least one dummy word line. The first side has a first row decoder and the second side has a second row decoder.
According to an embodiment of the present invention, the semiconductor memory device includes a substrate, a memory string perpendicular to the substrate, the memory string includes a plurality of storage cells, a plurality of word lines and at least two row decoders. And a plurality of word lines are electrically connected to a first group of word lines electrically connected to one row decoder on the first side of the memory string and to other row decoders on the second side of the memory string. Includes a second group of wordlines connected to. The first row decoder is connected to one group of string selection lines on the first side of the memory string, and the second row decoder is connected to another group of string selection lines on the second side of the memory string. Any one of the two row decodes is connected to the entire string selection line.
本発明の実施形態によれば、半導体メモリ素子の製造方法は、基板を提供し、前記基板上にチャンバを形成し、前記チャンバ内に絶縁膜及び導電膜を交互に蒸着し、前記導電膜は複数のワードラインを形成し、各膜は水平な第1部分及び前記基板と交差する少なくとも1つの第2部分を含し、前記基板に垂直であり、前記膜を貫通して前記基板に延長するホールを形成し、前記ホール内に前記基板と垂直なメモリストリングを形成し、前記メモリストリングは複数の貯蔵セルを含み、前記複数のワードラインの第1交互(alternating)ワードラインと前記メモリストリングの一側のコンタクトパッドとを接続し、前記複数のワードラインの第2交互(alternating)ワードラインと前記メモリストリングの第2側のコンタクトパッドとを接続することを含む。 According to an embodiment of the present invention, a method for manufacturing a semiconductor memory device includes providing a substrate, forming a chamber on the substrate, and alternately depositing an insulating film and a conductive film in the chamber, Forming a plurality of word lines, each film including a horizontal first part and at least one second part intersecting the substrate, perpendicular to the substrate and extending through the film to the substrate; Forming a hole, forming a memory string perpendicular to the substrate in the hole, the memory string including a plurality of storage cells, a first alternating word line of the plurality of word lines and the memory string; A contact pad on one side is connected to a second alternating word line of the plurality of word lines and a second side of the memory string; It includes connecting the tact pads.
本発明によれば、平坦な基板上に上下方向に重畳した面状のワードラインと、これを垂直に貫通する孔に設けたメモリストリングにより、ワードラインとメモリストリングの接続はセルフアラインに達成でき、ワードラインから外部導電ラインへのコンタクトの工程マージンは実質的に無制限になるので、十分余裕のある工程マージンを持つ高密度の3次次元メモリ素子を提供できる。
本発明の実施形態によれば、少なくとも2つの活性バー(active bars)が電気的な接続の失敗なしに半導体基板上にユニホームに(uniformly)積層される。したがって、このような構造内に形成された複数セルの分散は改善することができる。言い替えれば、高集積化が最適化されて電気的特性が改善した不揮発性メモリ素子を実現することができる。
According to the present invention, the connection between the word line and the memory string can be achieved in a self-aligned manner by the planar word line superimposed in the vertical direction on the flat substrate and the memory string provided in the hole vertically penetrating the word line. Since the process margin of the contact from the word line to the external conductive line is substantially unlimited, a high-density three-dimensional memory device having a sufficiently large process margin can be provided.
According to an embodiment of the present invention, at least two active bars are uniformly laminated on a semiconductor substrate without failure of electrical connection. Therefore, the dispersion of a plurality of cells formed in such a structure can be improved. In other words, it is possible to realize a non-volatile memory device that is optimized for high integration and has improved electrical characteristics.
本発明の実施形態は分散したコンタクトパッドを有する改善した3次元構造の半導体メモリ構造を提供する。望ましい実施形態は高信頼性を確保することができる改善したコンタクト面積のマージンを提供する。また、本発明はワードラインまたはワードラインとメモリストリング(以下、単に「ストリング」ともいう)選択ラインとの間の接続、及び少なくとも2つのロウデコーダのレイアウトを提供する。 Embodiments of the present invention provide an improved three-dimensional semiconductor memory structure having distributed contact pads. The preferred embodiment provides an improved contact area margin that can ensure high reliability. The present invention also provides a connection between a word line or a word line and a memory string (hereinafter simply referred to as “string”) selection line, and a layout of at least two row decoders.
以下、添付の図を参照して本発明の望ましい実施形態をさらに詳細に説明する。しかし、本発明はここで説明する実施形態に限定されず、他の形態への具体化も可能である。さらにここで紹介する実施形態は開示された内容が徹底且つ完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供される。また、望ましい実施形態によることから、説明の手順によって提示される参照符号はその手順に必ず限定されない。図において、膜及び領域の厚さは明確性のために誇張されている。また、膜が他の膜または基板上にあると言及される場合に、それは他の膜または基板上に直接形成され、またはそれらの間に第3の膜を介在することができる。本明細書において、‘及び/または’という表現は前後に羅列された構成要素のうちの少なくとも1つを含む意味として用いられる。 Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described here, and can be embodied in other forms. Furthermore, the embodiments introduced herein are provided so that the disclosed content will be thorough and complete, and will fully convey the spirit of the invention to those skilled in the art. Moreover, since it is based on desirable embodiment, the referential mark presented by the procedure of description is not necessarily limited to the procedure. In the figures, the thickness of the films and regions are exaggerated for clarity. Also, when a film is referred to as being on another film or substrate, it can be formed directly on the other film or substrate, or a third film can be interposed therebetween. In the present specification, the expression 'and / or' is used as a meaning including at least one of the constituent elements arranged one after the other.
本発明の第1実施形態に係る半導体素子を説明する。図1及び図2は、本発明の実施形態に係る平面図を示し、図3は、図1及び図2のI−I’に沿って切断した断面図である。 A semiconductor device according to the first embodiment of the present invention will be described. 1 and 2 are plan views according to the embodiment of the present invention, and FIG. 3 is a cross-sectional view taken along the line I-I ′ of FIGS. 1 and 2.
本発明に係る半導体素子はメモリセルアレイ領域、ロウ(row)デコーダ、コラム(column)デコーダ、メモリセルアレイと半導体素子の外部の素子とを接続する配線(例えば、電圧発生器)、及びコントロールユニットを含む。配線は、他の層、パターンまたはラインに垂直に延長する導電ビア(via)、プラグ、またはパッドと接続される。 The semiconductor device according to the present invention includes a memory cell array region, a row decoder, a column decoder, a wiring (for example, a voltage generator) connecting the memory cell array and an external device of the semiconductor device, and a control unit. . The wiring is connected to conductive vias, plugs, or pads that extend perpendicular to other layers, patterns or lines.
本発明に係る半導体メモリ素子のメモリセルアレイは、3次元構造の複数のメモリセルを含む。本発明の一実施形態によれば、前記メモリセルアレイは、平坦な基板上で垂直に形成され、各々複数個のメモリセルを含む複数個のメモリストリングのアレイからなる。前記メモリストリングは各々、制御ゲート、第1絶縁膜、電荷貯蔵膜、第2絶縁膜、及び、チャンネルが形成される活性部を含む。電荷貯蔵膜は絶縁膜またはナノドット(nano−dots)などのように電荷が貯蔵される膜を含む。電荷貯蔵のための前記絶縁膜はシリコン窒化膜、または酸素より窒素が十分に多いシリコン酸窒化膜を含む。第1絶縁膜は活性部と電荷貯蔵膜との間に位置する。前記第1絶縁膜はシリコン酸化膜、またはシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中のいずれを含む薄い(約50〜150Å)複層膜を含む。前記第2絶縁膜は前記電荷貯蔵膜と前記制御ゲートとの間に位置する。前記第2絶縁膜はシリコン酸化膜、high−K物質、アルミニウム酸化膜及びまたはこれらの組み合わせであり得る。 The memory cell array of the semiconductor memory device according to the present invention includes a plurality of memory cells having a three-dimensional structure. According to an embodiment of the present invention, the memory cell array includes an array of a plurality of memory strings that are vertically formed on a flat substrate and each include a plurality of memory cells. Each of the memory strings includes a control gate, a first insulating film, a charge storage film, a second insulating film, and an active part in which a channel is formed. The charge storage film includes an insulating film or a film that stores charges, such as nano-dots. The insulating film for storing charges includes a silicon nitride film or a silicon oxynitride film in which nitrogen is sufficiently more than oxygen. The first insulating film is located between the active part and the charge storage film. The first insulating film includes a silicon oxide film, or a thin (about 50 to 150 mm) multilayer film including any of a silicon oxide film, a silicon oxynitride film, and a silicon nitride film. The second insulating film is located between the charge storage film and the control gate. The second insulating layer may be a silicon oxide layer, a high-K material, an aluminum oxide layer, or a combination thereof.
活性部の形状は多様なタイプであり得る。例えば、柱(pillar)、円周(columnar)、管(tubular)またはバーサイド(bar−sided)形状であり得る。前記管活性部は内部の絶縁性物質を取り囲んでいる。 The shape of the active part may be various types. For example, it may be a pillar, a columnar, a tubular or a bar-sided shape. The tube active part surrounds an insulating material inside.
図1、図2、及び図3を参照すると、基板101が提供される。前記基板101は半導体ベースの半導体基板であり、実質的に平坦である。前記基板はシリコン、好ましくは、単結晶シリコンを含む。前記基板101は第1導電型のドーパントでドーピングされたウェル(well)のようなドーピング領域を含む。前記基板101内に共通ソース領域(図示しない)が配置される。前記複数個のメモリストリングは1つのソース領域を、共通ソースラインとして共有する。前記共通ソース領域は前記基板101の、メモリセルが形成される領域(後述の凹部A)内に平板形態(plateform)に配置される。前記共通ソース領域は高濃度のドーパントを含むことができる。前記共通ソース領域に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域は高濃度のn型ドーパントを含む。
With reference to FIGS. 1, 2, and 3, a
図4を参照すると、前記基板100は平坦である。突出部104が基板100上に形成される。前記突出部104は基板100上に蒸着される。突出部104の物質はシリコンまたは絶縁膜であり得る。その結果として生じた表面は平坦な基板100における、凹部A及び、突出部104による隆起部Bを含む。前記凹部Aは底面103と、互いに対向する第1側壁105及び第2側壁106を含む。これによる基板101は前記第1側壁105及び第2側壁106から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面103と平行であり得る。
これと異なり、再び図3を参照すると、前記凹部A及び前記隆起部Bは、半導体基板101の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板101は一体の基板であり得る。前記凹部Aにメモリセルが配置される。もし、突出部が絶縁膜で形成され、周辺回路が突出部上に形成される場合、シリコン膜が突出部上にさらに形成される(Silicon on Insulator type、SOI)。
以下、この凹部Aと隆起部Bが形成された基板100、101を、基板101で代表する。
Referring to FIG. 4, the
In contrast, referring to FIG. 3 again, the concave portion A and the raised portion B are formed by etching the portion where the concave portion A of the
Hereinafter, the
前記半導体メモリ素子を説明する。 The semiconductor memory device will be described.
前記凹部Aは前記第1側壁105と隣接した第1コンタクト領域CR1及び前記第2側壁106と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
前記メモリストリングのアレイは、このセルアレイ領域CARに形成される。
The recess A includes a first contact region CR1 adjacent to the
The array of memory strings is formed in the cell array region CAR.
前記基板101上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板101の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the
そして、隣接した導電体の間の所望しないショート(short)を防止するため、層間絶縁膜が隣接したワードラインの間に配置される。本発明に係る前記メモリ素子は、接地選択ラインGSL及び/またはストリング選択ラインSSLの近傍の、またはワードラインの間のダミーワードラインを含む。前記ワードラインWL、接地選択ラインGSL及びストリング選択ラインSSLは導電膜と層間絶縁膜が積層されて形成される。他の実施形態によれば、積層されたワードラインWL、接地選択ラインGSL及びストリング選択ラインSSL、と層間絶縁膜の積層は複数回に分けて実行される。 In order to prevent undesired shorts between adjacent conductors, an interlayer insulating film is disposed between adjacent word lines. The memory device according to the present invention includes a dummy word line in the vicinity of the ground selection line GSL and / or the string selection line SSL or between the word lines. The word line WL, the ground selection line GSL, and the string selection line SSL are formed by laminating a conductive film and an interlayer insulating film. According to another embodiment, the stacked word lines WL, ground selection line GSL and string selection line SSL, and interlayer insulating film are stacked in multiple steps.
前記メモリセルアレイは平坦な基板上に配置された情報貯蔵が可能な複数のメモリセルの3次元構造であり得る。メモリセルの活性化のためのスイッチング素子はトランジスタまたはダイオードタイプであり得る。メモリセルのタイプは揮発性または不揮発性タイプであり得る。例えば、本発明に係るメモリ素子はフラッシュメモリ素子である。 The memory cell array may have a three-dimensional structure of a plurality of memory cells arranged on a flat substrate and capable of storing information. The switching element for activating the memory cell can be a transistor or a diode type. The type of memory cell can be volatile or non-volatile. For example, the memory device according to the present invention is a flash memory device.
3次元メモリ素子の活性部は平坦な基板101と垂直または平行である。望ましくは、前記活性部は基板上の垂直活性部である。前記活性部はシリコンで形成される。前記活性部は柱(pillar)、管(tubular)またはバーサイド(bar−sided)タイプであり得る。前記活性部は単結晶シリコンまたは多結晶シリコンで形成される。前記活性部は非晶質シリコンで形成され、多結晶シリコンに結晶化される。
The active part of the three-dimensional memory device is perpendicular or parallel to the
制御ゲート、第1絶縁膜、電荷貯蔵膜、第2絶縁膜及び活性部を含むメモリストリングは平坦な(planar)基板に対して垂直に形成される。電荷貯蔵のための前記絶縁膜はシリコン窒化膜、または酸素より窒素が十分に多いシリコン酸窒化膜を含むことができる。第1絶縁膜は活性部と電荷貯蔵膜との間に位置する。前記第1絶縁膜はシリコン酸化膜、またはシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中のいずれを含む薄い(約50〜150Å)複層膜を含むことができる。前記第2絶縁膜は前記電荷貯蔵膜と前記制御ゲートとの間に位置する。前記第2絶縁膜はシリコン酸化膜、high−K物質、アルミニウム酸化膜及びまたはこれらの組み合わせであり得る。 The memory string including the control gate, the first insulating film, the charge storage film, the second insulating film, and the active part is formed perpendicular to the planar substrate. The insulating film for storing charges may include a silicon nitride film or a silicon oxynitride film having a sufficient amount of nitrogen than oxygen. The first insulating film is located between the active part and the charge storage film. The first insulating film may include a silicon oxide film or a thin (about 50 to 150 mm) multilayer film including any of a silicon oxide film, a silicon oxynitride film, and a silicon nitride film. The second insulating film is located between the charge storage film and the control gate. The second insulating layer may be a silicon oxide layer, a high-K material, an aluminum oxide layer, or a combination thereof.
一方、前記導電パターンGSL、WL1〜WL4、SSLは、ゲート間絶縁膜111〜115を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜111、第1ワードラインWL1、第2ゲート間絶縁膜112、第2ワードラインWL2、第3ゲート間絶縁膜113、第3ワードラインWL3、第4ゲート間絶縁膜114、第4ワードラインWL4、第5ゲート間絶縁膜115、及びストリング選択ラインSSLが順に積層されている。
On the other hand, the conductive patterns GSL, WL1 to WL4, and SSL are spaced apart from each other with the inter-gate insulating
前記凹部Aの前記底面103、第1及び第2側壁105、106と前記接地選択ラインGSLとの間に接地選択絶縁膜110が配置される。前記ストリング選択ラインSSL上にストリング選択絶縁膜116が配置される。前記絶縁膜110〜116は合わせて前記層間絶縁膜を形成し、各々、前記凹部Aの前記底面103上にあって前記底面103に平行に配置された底部と、前記底部から前記第1側壁105及び前記第2側壁106に沿って延長される側壁部を含む。
A ground
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面103上に配置された底部BPを含む。前記底部BPは前記底面103と平行である。
前記メモリストリングは、前記セルアレイ領域において、前記導電パターンGSL、WL1〜WL4、SSLと前記層間絶縁膜とを貫通して形成され、これらの導電パターン及び層間絶縁膜の貫通孔壁は、前記メモリストリングの第2絶縁膜と接触する。
前記メモリセルの活性部は、前記メモリストリングのうち、前記ワードラインWL1〜WL4との貫通孔壁に対応する部分からなる。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom BP disposed on the
The memory string is formed through the conductive patterns GSL, WL1 to WL4, SSL and the interlayer insulating film in the cell array region, and the through holes of the conductive pattern and the interlayer insulating film are formed in the memory string. In contact with the second insulating film.
The active portion of the memory cell includes a portion of the memory string corresponding to a through-hole wall with the word lines WL1 to WL4.
前記導電パターンGSL、WL1〜WL4、SSLは上側延長部(上方傾斜部)を含む。前記上側延長部はコンタクト延長部CTを含む。前記コンタクト延長部CTは前記底部BPの一端から前記第1側壁105または前記第2側壁106の中の1つの側壁上に延長する。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインGSLのコンタクト延長部CTが前記第1コンタクト領域CR1に配置される場合、前記接地選択ゲート膜GSLと隣接した第1ワードラインWL1のコンタクト延長部CTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL include an upper extension (upper inclined portion). The upper extension includes a contact extension CT. The contact extension CT extends from one end of the bottom BP onto one of the
前記コンタクト延長部CTは前記底面103に対して傾斜する。例えば、前記コンタクト延長部CTは前記底面103に対して直角に傾斜することができる。本発明の一実施形態において、前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある(coplanar)。前記コンタクト延長部CTが前記底部BPとなす角度は50゜〜90゜であり得る。
The contact extension CT is inclined with respect to the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面103上の前記底部BPの他端から前記第1側面105及び前記第2側面106の中の他の1つの側面上に延長された(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインSSLのダミー延長部DCTが前記第1コンタクト領域CR1に配置される場合、前記ストリング選択ラインSSLと隣接した前記第4ワードラインWL4のダミー延長部DCTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL are extended from the other end of the bottom portion BP on the
前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと1つのダミー延長部DCTとを含む。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンにおいて、前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記コンタクト延長部CTは互いに隣接したダミー延長部DCTの間に配置される。ダミー延長部DCTと隣接したコンタクト延長部CTはその間に介在された絶縁膜の側壁部によって離隔される。言い換えれば、ワードラインの一部はメモリストリングの第1側(図1、図2で左側、即ち、前記第1コンタクト領域CR1にある)導電ラインと接続でき(後述)、ワードラインの残りはメモリストリングの第2側(図1、図2で右側、即ち、前記第2コンタクト領域CR2にある)導電ラインと接続できる(後述)ので、接続コンタクトマージンを改善することができる。 Each of the conductive patterns GSL, WL1 to WL4, SSL includes one contact extension CT and one dummy extension DCT. In one conductive pattern among the conductive patterns GSL, WL1 to WL4, and SSL, the length of the dummy extension DCT may be shorter than the length of the contact extension CT. The contact extension CT is disposed between the adjacent dummy extensions DCT. The contact extension CT adjacent to the dummy extension DCT is separated by the side wall of the insulating film interposed therebetween. In other words, a part of the word line can be connected to the conductive line on the first side of the memory string (left side in FIGS. 1 and 2, ie, in the first contact region CR1) (described later), and the rest of the word line is the memory. Since it can be connected to a conductive line on the second side of the string (on the right side in FIGS. 1 and 2, that is, in the second contact region CR2) (described later), the connection contact margin can be improved.
前記ダミー延長部DCT上にダミー絶縁パターン124が配置される。前記ダミー絶縁パターン124の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン124の上部面は前記ストリング選択絶縁膜116の上部面と同一平面にある。前記ダミー絶縁パターン124の側壁は前記ダミー延長部DCTの側壁と同一平面にある。前記ダミー絶縁パターン124は前記絶縁膜110〜116と同一の物質を含むことができることができる。
A
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが各々配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPの幅は前記ワードラインWL1〜WL4のコンタクト延長部CTの上部面の幅より広いことがある。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4のコンタクト延長部CTと隣接したダミー延長部DCTの間の幅より広いことがある。前記ワードラインコンタクトプラグCPは第1層間絶縁膜160を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜160上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1の一部は第1方向(図1、図2で左方向)に延長される。前記第1導電ラインML1の残りの一部は前記第1方向の反対になる第2方向(図1、図2で右方向)に延長される。例えば、前記基板101から奇数層に配置されたワードラインWL2、WL4と接続された第1導電ラインML1は前記第1方向に延長され、前記基板101から偶数層に配置されたワードラインWL1、WL3と接続された第1導電ラインML1は前記第2方向に延長される。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記ワードラインWL1〜WL4と前記導電ラインML1は直接接続され得る。前記第1導電ラインML1を覆う第2層間絶縁膜170が配置される。前記第1層間絶縁膜160及び前記第2層間絶縁膜170は同一の物質を含むことができる。
Conductive plugs are respectively disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP may be wider than the upper surface of the contact extension CT of the word lines WL1 to WL4. The word line contact plug CP may be wider than a width between the contact extension CT of the word lines WL1 to WL4 and the adjacent dummy extension DCT. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPの幅は前記接地選択ラインGSLのコンタクト延長部CTの上部面の幅より広いことがある。前記接地選択コンタクトプラグGCPは第1層間絶縁膜160を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜160上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGCPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第1方向に延長される。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて前記接地選択ラインGSLと電気的に接続される。これと異なり、前記接地選択ラインGSLと前記第2導電ラインML2は直接接続され得る。前記第2層間絶縁膜170は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The width of the ground selection contact plug GCP may be wider than the width of the upper surface of the contact extension CT of the ground selection line GSL. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPの幅は前記ストリング選択ラインSSLのコンタクト延長部CTの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜160を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第1層間絶縁膜160上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。図1、図2を参照すると、複数のストリング選択ラインSSLが前記凹部A内に提供される。そして、互いに隣接したストリング選択ラインSSLの前記第3導電ラインML3は図1の場合は同一方向に、図2の場合は互いに異なる方向に延長する。本発明の他の実施形態において、導電パッドはコンタクトパッドとコンタクト延長部CTとの間に介在される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The width of the string selection contact plug SCP may be wider than the width of the upper surface of the contact extension CT of the string selection line SSL. The string selection contact plug SCP penetrates the first
前記導電ラインML1〜ML3は前記セルアレイ領域CARを挟んで前記第1方向及び前記第2方向に分けて延長される。例えば、コンタクト延長部CTが前記第1コンタクト領域CR1に配置される導電パターンGSL、WL2、WL4と接続された導電ラインML1、ML2は前記第1方向に延長され、コンタクト延長部CTが前記第2コンタクト領域CR2に配置される導電パターンWL1、WL3、SSLと接続された導電ラインML1、ML3は前記第2方向に延長される。 The conductive lines ML1 to ML3 are divided and extended in the first direction and the second direction with the cell array region CAR interposed therebetween. For example, the conductive lines ML1, ML2 connected to the conductive patterns GSL, WL2, WL4 disposed in the first contact region CR1 in the first contact region CR1 are extended in the first direction, and the contact extension CT is in the second direction. Conductive lines ML1 and ML3 connected to the conductive patterns WL1, WL3, and SSL disposed in the contact region CR2 extend in the second direction.
前記凹部Aの前記底面103から上部に延長される活性部APが配置される。前記活性部APは前記基板101に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通し、前記活性部APの一端が前記共通ソース領域102に電気的に接続される。前記活性部APの他端にドレイン領域Dが配置される。前記ドレイン領域Dは高濃度のドーパントでドーピングされた領域であり得る。例えば、前記活性部APは単結晶半導体を含む。
An active portion AP extending upward from the
本発明の一実施形態において、前記活性部APの前記ドレイン領域D上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域Dと電気的に接続されており、前記第1層間絶縁膜160を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域Dと接続される。これと異なり、前記ビットラインBLはドレイン領域Dに直接接続され得る。前記ビットラインBLは前記第1方向及び前記第2方向と交差する第3方向に延長される。前記第3方向は前記第1及び第2方向と直角に交差でき、その場合は第1、第2側壁105、106の水平方向に平行になる。
前記ビットラインBLは複数本配置され、各々のビットラインBLは、前記メモリストリングのアレイのうち前記第3方向に沿って整列する複数のメモリストリングの前記ドレイン領域Dに前記ビットラインコンタクトプラグBLCPを介して接続される。従って前記ビットラインBLは前記ストリング選択ラインSSLとも交差する。
In an embodiment of the present invention, a bit line contact plug BLCP is disposed on the drain region D of the active part AP. The bit line contact plug BLCP is electrically connected to the drain region D and penetrates the first
A plurality of the bit lines BL are arranged, and each bit line BL has the bit line contact plug BLCP in the drain region D of the plurality of memory strings aligned along the third direction in the array of memory strings. Connected through. Therefore, the bit line BL also intersects with the string selection line SSL.
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜132が介在される。前記情報貯蔵膜132は前記導電パターンGSL、WL1〜WL4、SSLを貫通するシリンダータイプに配置されている。前記情報貯蔵膜132は前記活性部APをとり囲むように配置される。前記情報貯蔵膜132は前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜110〜116との間に配置される。
An
本発明の第1実施形態に係る活性部、情報貯蔵膜、及び導電パターンを具体的に説明する。図6は、本発明の第1実施形態に係る情報貯蔵膜を説明するための図である。 The active part, the information storage film, and the conductive pattern according to the first embodiment of the present invention will be described in detail. FIG. 6 is a view for explaining an information storage film according to the first embodiment of the present invention.
図6を参照すると、前記情報貯蔵膜132は第1絶縁膜(以下、「トンネル誘電膜」ともいう)136と、電荷貯蔵膜135と、第2絶縁膜(以下、「ブロッキング膜」ともいう)134とを含む。
Referring to FIG. 6, the
図1及び図2を参照すると、前記セルアレイ部の一端の外部に延長する一配線は前記一側のワードラインのコンタクト延長部と電気的に接続される一方、前記セルアレイ部の他端の外部に延長する他の配線は前記他側のワードラインのコンタクト延長部と電気的に接続される。
図1に示すように、すべてのストリング選択ラインSSLは一側で配線と接続される一方、図2に示すように、ストリング選択ラインの一部は一側の配線と接続され、残りのストリング選択ラインは他側の配線と接続される。前記ワードラインは交互に選択される。すなわち、例えば、ストリングの底から上に向かって奇数番目のワードライン(第1、第3、第5ワードライン)はストリングの一側(図1、図2で右側)の配線と接続され、偶数番目のワードライン(第2、第4、第6ワードライン)はストリングの他側(図1、図2で左側)の配線と接続される。
Referring to FIGS. 1 and 2, one wiring extending outside one end of the cell array unit is electrically connected to a contact extension of the word line on one side, and is connected outside the other end of the cell array unit. The other wiring to be extended is electrically connected to the contact extension of the other word line.
As shown in FIG. 1, all the string selection lines SSL are connected to wiring on one side, while as shown in FIG. 2, some of the string selection lines are connected to wiring on one side to select the remaining strings. The line is connected to the wiring on the other side. The word lines are selected alternately. That is, for example, the odd-numbered word lines (first, third, and fifth word lines) from the bottom to the top of the string are connected to the wiring on one side (right side in FIGS. 1 and 2) of the string, The second word line (second, fourth and sixth word lines) is connected to the wiring on the other side of the string (left side in FIGS. 1 and 2).
前記トンネル誘電膜136は前記活性部APの側壁を覆う。前記トンネル誘電膜136は単一層または多層であり得る。例えば、前記トンネル誘電膜136はシリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜、及び金属酸化膜の中で選択された少なくともいずれか1つを含む。
The
前記電荷貯蔵膜135は前記トンネル誘電膜136を覆う。前記電荷貯蔵膜135は前記トンネル誘電膜136によって前記活性部APと離隔される。前記電荷貯蔵膜135は電荷を貯蔵することができる電荷トラップサイト(site)を含むことができる。例えば、前記電荷貯蔵膜135はシリコン窒化膜、金属窒化膜、金属酸窒化膜、金属シリコン酸化膜、金属シリコン酸窒化膜、及びナノドット(nanodots)の中の少なくともいずれか1つを含む。
The
前記電荷貯蔵膜135と前記導電パターンGSL、WL1〜WL4、SSLとの間にブロッキング膜134が介在される。前記電荷貯蔵膜135と前記絶縁膜110〜116との間にブロッキング膜134が介在される。前記ブロッキング膜134は前記電荷貯蔵膜135を覆う。前記ブロッキング膜134はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、及び高誘電膜の中で選択された少なくともいずれか1つを含む。前記高誘電膜は金属酸化膜、金属窒化膜、及び金属酸窒化膜の中で選択された少なくともいずれか1つを含む。前記高誘電膜はハフニウム(Hf)、ジルコニウム(Zr)、アルミニウム(Al)、タンタル(Ta)、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)などを含む。前記ブロッキング膜134の誘電率は前記トンネル絶縁膜136の誘電率より大きいことがある。
A
本発明の第1実施形態の変形例を説明する。図5は、本発明の第1実施形態の変形例を説明するための図であり、図1及び図2のI−I’に沿って切断した断面図である。 A modification of the first embodiment of the present invention will be described. FIG. 5 is a view for explaining a modification of the first embodiment of the present invention, and is a cross-sectional view taken along the line I-I ′ of FIGS. 1 and 2.
図1、図2、及び図5を参照すると、基板101が提供される。前記基板101内に共通ソース領域が配置される。前記基板101は凹部Aを含む。前記凹部Aは底面103と互いに対向する第1側壁105及び第2側壁106を含む。前記基板101は前記第1側壁105及び第2側壁106から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面103と平行である。前記隆起部Bは前記基板101上に配置された突出部104によって定義される。
With reference to FIGS. 1, 2, and 5, a
前記凹部Aにはメモリセルが配置される。前記凹部Aは第1側壁105に隣接した第1コンタクト領域CR1、及び第2側壁106に隣接した第2コンタクト領域CR2を含む。前記メモリセルは図3を参照して説明したメモリセルであり得る。
A memory cell is disposed in the recess A. The recess A includes a first
本発明の第1実施形態の他の変形例に係る半導体素子を説明する。図5は、本発明の第1実施形態の他の変形例を説明するための図であり、図1のI−I’に沿って切断した断面図である。 A semiconductor device according to another modification of the first embodiment of the present invention will be described. FIG. 5 is a view for explaining another modified example of the first embodiment of the present invention, and is a cross-sectional view taken along line I-I ′ of FIG. 1.
図1、2、及び図5を参照すると、基板101が提供される。前記基板101内に共通ソース領域が配置される。前記基板101は凹部Aを含む。前記凹部Aは底面103と互いに対向する第1側壁105及び第2側壁106を含む。前記第1側壁105及び前記第2側壁106の中のいずれか1つの側壁は前記凹部Aの前記底面103に傾いている。例えば、前記第1側壁105及び前記第2側壁106は前記底面103に対して50°であるか、または90°より小さいことがある。前記第1側壁105が前記底面103に対して有する勾配と前記第2側壁106が前記底面103に対して有する勾配は同一であり得る。これと異なり、前記第1側壁105が前記底面103に対して有する勾配と前記第2側壁106が前記底面103に対して有する勾配は異なることができる。前記基板101は前記第1側壁105及び第2側壁106から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面103と平行である。前記基板101において前記凹部A及び前記隆起部Bはエッチング工程を通じて定義される。これと異なり、図4を参照して説明したように、前記隆起部Bは前記基板101上に選択的蒸着により形成された突出部104によって定義される。
1, 2 and 5, a
前記凹部Aにはメモリセルが配置される。前記メモリセルを説明する。前記凹部Aの前記第1側壁105と隣接した第1コンタクト領域CR1及び前記第2側壁106と隣接した第2コンタクト領域CR2を含む。図3を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、コンタクト延長部CT及びダミー延長部DCTは底部BPに対して傾いた勾配を有する。
A memory cell is disposed in the recess A. The memory cell will be described. The recess A includes a first contact region CR1 adjacent to the
前記コンタクト延長部CTが配置されたコンタクト領域と隣接した側壁が前記底面103となす角度は、前記コンタクト延長部CTが底部BPとなす角度と同一であり得る。第1ワードラインWL1を例にとって、コンタクト延長部CTが前記底部BPに対して有する勾配は前記第2側壁106が前記底面103に対して有する勾配と同一であり得る。前記第1側壁105及び前記第2側壁106が前記底面103に対して有する勾配が各々異なる場合、1つの導電パターンで、コンタクト延長部CTが底部BPに対して有する勾配は、ダミー延長部DCTが底部BPに対して有する勾配と異なることができる。
The angle formed by the side wall adjacent to the contact region where the contact extension CT is disposed and the
図1はセルアレイに割り当てられた少なくとも2つのロウ(row)デコーダを含み、すべての前記ストリング選択ラインSSLが1側のロウデコーダと結合されたメモリ素子を示す一方、図2は奇数のストリング選択ラインは一側のロウデコーダと結合し、偶数のストリング選択ラインは他側のロウデコーダと結合するメモリ素子を示す。
FIG. 1 shows a memory device including at least two row decoders assigned to a cell array, in which all the string selection lines SSL are combined with a row decoder on one side, while FIG. 2 shows an odd number of string selection lines. Are coupled to the row decoder on one side, and even string select lines indicate memory elements coupled to the row decoder on the other side.
本発明の第2実施形態に係る半導体素子を説明する。図7乃至図8は、本発明の第2実施形態に係る半導体素子を説明するための平面図であり、図9は、図7及び図8のII−II’に沿って切断した断面図である。 A semiconductor device according to a second embodiment of the present invention will be described. 7 to 8 are plan views for explaining a semiconductor device according to the second embodiment of the present invention. FIG. 9 is a cross-sectional view taken along the line II-II ′ of FIGS. is there.
図7、図8、及び図9を参照すると、基板201が提供される。前記基板201は半導体基盤の半導体基板である。前記基板201はウェル(well)を含む。前記ウェルは第1導電型のドーパントを含む。前記基板201内に共通ソース領域202が配置される。前記共通ソース領域202は前記基板201のセル領域内に平板形態(plate form)に配置される。前記共通ソース領域202は高濃度のドーパントを含むことができる。前記共通ソース領域202に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域202は高濃度のn型ドーパントを含む。
Referring to FIGS. 7, 8, and 9, a
前記基板201は凹部Aを含む。前記凹部Aは底面203と互いに対向する第1側壁205及び第2側壁206を含む。前記基板201は前記第1側壁205及び第2側壁206から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面203と平行である。前記凹部A及び前記隆起部Bは、半導体基板の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板201は一体の基板であり得る。前記凹部Aにメモリセルが配置される。
The
前記凹部Aの前記第1側壁205と隣接した第1コンタクト領域CR1、及び前記第2側壁206と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
The recess A includes a first contact region CR1 adjacent to the
前記基板201上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板201の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。前記導電パターンGSL、WL1〜WL4、SSLはゲート間絶縁膜210〜214を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜210、第1ワードラインWL1、第2ゲート間絶縁膜211、第2ワードラインWL2、第3ゲート間絶縁膜212、第3ワードラインWL3、第4ゲート間絶縁膜213、第4ワードラインWL4、第5ゲート間絶縁膜214、及びストリング選択ラインSSLが順に積層されている。前記絶縁膜210〜214は前記基板201の前記凹部Aの前記底面203上の底部、前記底部から前記第1側壁205及び前記第2側壁206上に延長される側壁部を含む。前記ストリング選択ラインSSL上にストリング選択絶縁膜215が配置されている。前記導電パターンGSL、WL1〜WL4、SSLは第1方向に延長されるライン形態であり得る。前記第1方向はII−II’の方向である。すなわち、本実施形態のメモリ素子はセルアレイメモリでワードライン平面を分離するX−cutトレンチを含む素子である。実質的に同一のレベルの前記分離したワードラインは電気的に互いに接続されており、1つのワードライン平面として作用する。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面203上に配置された底部BPを含む。前記底部BPの長さは前記基板201の前記凹部Aから遠くなるほど長さが短くなる。前記底部BPは前記底面203と平行である。前記底部BPは前記隆起部Bの上部面と平行である。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁205または前記第2側壁206の中の1つの側壁上に延長される(extended over)コンタクト延長部CTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインGSLのコンタクト延長部CTが前記第1コンタクト領域CR1に配置される場合、前記接地選択ラインGSLと隣接した第1ワードラインWL1のコンタクト延長部CTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL include a contact extension CT that extends from one end of the bottom BP to one of the
前記コンタクト延長部CTは前記底面203に対して傾斜する。前記コンタクト延長部CTは前記底面203に対して直角に傾斜することができる。前記コンタクト延長部CTは前記基板201の前記凹部Aから距離が遠くなるほど長さが減少される。前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある。前記コンタクト延長部CTが前記底部BPとなす角度は90゜であり得る。
The contact extension CT is inclined with respect to the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面203上の前記底部BPの他端から前記第1側面205及び前記第2側面206の中の他の1つの側面上に延長される(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインSSLのダミー延長部DCTが前記第1コンタクト領域CR1に配置される場合、前記ストリング選択ラインSSLと隣接した前記第4ワードラインWL4のダミー延長部DCTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL are extended from the other end of the bottom BP on the
前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと、1つのダミー延長部DCTとを含む。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記コンタクト延長部CTは互いに隣接したダミー延長部DCTの間に配置される。ダミー延長部DCTと隣接したコンタクト延長部CTはその間に介在された絶縁膜の側壁部によって離隔される。 Each of the conductive patterns GSL, WL1 to WL4, SSL includes one contact extension CT and one dummy extension DCT. In one conductive pattern among the conductive patterns GSL, WL1 to WL4, and SSL, the length of the dummy extension DCT may be shorter than the length of the contact extension CT. The contact extension CT is disposed between the adjacent dummy extensions DCT. The contact extension CT adjacent to the dummy extension DCT is separated by the side wall of the insulating film interposed therebetween.
前記ダミー延長部DCT上にダミー絶縁パターン264が配置される。前記ダミー絶縁パターン264の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン264の上部面は前記ストリング選択絶縁膜215の上部面と同一平面にある。前記ダミー絶縁パターン264の側壁は前記ダミー延長部DCTの側壁と同一平面にある。前記ダミー絶縁パターン264は前記絶縁膜210〜215と同一の物質を含むことができる。
A
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPの幅は前記ワードラインWL1〜WL4のコンタクト延長部CTの上部面の幅より広いことがある。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4のコンタクト延長部CTと隣接したダミー延長部DCTの間の幅より広いことがある。前記ワードラインコンタクトプラグCPは第1層間絶縁膜280を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜280上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1は前記第1方向と交差する第2方向に延長される。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記第1導電ラインML1及び前記ワードラインWL1〜WL4は直接接続され得る。前記第1導電ラインML1を覆う第2層間絶縁膜290が配置される。前記第1層間絶縁膜280及び前記第2層間絶縁膜290は同一の物質を含むことができる。
Conductive plugs are disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP may be wider than the upper surface of the contact extension CT of the word lines WL1 to WL4. The word line contact plug CP may be wider than a width between the contact extension CT of the word lines WL1 to WL4 and the adjacent dummy extension DCT. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPの幅は前記接地選択ラインGSLのコンタクト延長部CTの上部面の幅より広いことがある。前記接地選択コンタクトプラグGCPは第1層間絶縁膜280を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜280上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGSPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第2方向に延長される。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて接地選択ラインGSLと電気的に接続される。これと異なり、前記第2導電ラインML2は前記接地選択ラインGSLと直接接続され得る。前記第2層間絶縁膜290は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The width of the ground selection contact plug GCP may be wider than the width of the upper surface of the contact extension CT of the ground selection line GSL. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPの幅は前記ストリング選択ラインSSLのコンタクト延長部CTの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜280及び前記第2層間絶縁膜290を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第2層間絶縁膜280上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。前記第3導電ラインML3は前記第1方向に延長される。図8を参照すると、複数のストリング選択ラインSSLが前記凹部A内に配置される。そして、互いに隣接したストリング選択ラインSSLの第3導電ラインML3は他の方向に延長される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The width of the string selection contact plug SCP may be wider than the width of the upper surface of the contact extension CT of the string selection line SSL. The string selection contact plug SCP penetrates the first
前記導電ラインML1、ML2は前記セルアレイ領域CARの両側に分けられて配置される。導電パターンGSL、WL1〜WLの中のいずれか1つの導電パターンと接続された導電ラインは、前記いずれか1つの導電パターンと隣接した他の導電パターンと接続された導電ラインと異なるコンタクト領域に配置される。例えば、前記第1ワードラインWL1と接続された第1導電ラインML1は前記第2コンタクト領域CR2に配置されており、前記第1ワードラインWL1と隣接した前記接地選択ラインGSL及び前記第2ワードラインWL2と各々接続された第2導電ラインML2及び第1導電ラインML1は前記第1コンタクト領域CR1に配置されている。 The conductive lines ML1 and ML2 are arranged separately on both sides of the cell array region CAR. The conductive line connected to any one of the conductive patterns GSL, WL1 to WL is arranged in a different contact region from the conductive line connected to the other conductive pattern adjacent to the one conductive pattern. Is done. For example, the first conductive line ML1 connected to the first word line WL1 is disposed in the second contact region CR2, and the ground selection line GSL and the second word line adjacent to the first word line WL1. The second conductive line ML2 and the first conductive line ML1 respectively connected to WL2 are disposed in the first contact region CR1.
前記基板201の前記凹部Aの前記底面203から上部に延長される活性部APが配置される。前記活性部APは前記基板201に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通する。これと異なり、前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLの側面と対向することができる。前記活性部APの一端が前記共通ソース領域202に電気的に接続される。前記活性部APの他端にドレイン領域223が配置される。前記ドレイン領域Dは高濃度のドーパントでドーピングされた領域であり得る。前記活性部APは単結晶半導体を含む。
An active part AP extending upward from the
前記活性部APの前記ドレイン領域D上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域223と電気的に接続され、前記第1層間絶縁膜280及び第2層間絶縁膜290を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域223と接続される。これと異なり、前記ビットラインBLはドレイン領域Dに直接接続され得る。前記ビットラインBLは前記第2方向に延長される。前記ビットラインBLは前記第3導電ラインML3と交差する。
A bit line contact plug BLCP is disposed on the drain region D of the active part AP. The bit line contact plug BLCP is electrically connected to the
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜240が介在される。前記情報貯蔵膜240は前記導電パターンGSL、WL1〜WL4、SSLと前記活性部APの側壁との間に配置される。前記情報貯蔵膜240は前記導電パターンGSL、WL1〜WL4、SSLと前記絶縁膜210〜215との間に配置される。
An
本発明の第2実施形態に係る活性部、情報貯蔵膜及び導電パターンを具体的に説明する。図12は、本発明の第2実施形態に係る情報貯蔵膜を説明するための図である。 An active part, an information storage film, and a conductive pattern according to the second embodiment of the present invention will be specifically described. FIG. 12 is a view for explaining an information storage film according to the second embodiment of the present invention.
図7はセルアレイに割り当てられた少なくとも2つのロウ(row)デコーダを含み、すべての前記ストリング選択ラインSSLが1つのロウデコーダと結合されたメモリ素子を示す一方、図8は奇数のストリング選択ラインは一ロウデコーダと結合し、偶数のストリング選択ラインは他のロウデコーダと結合するメモリ素子を示す。 FIG. 7 shows a memory device including at least two row decoders assigned to a cell array, all of the string selection lines SSL being combined with one row decoder, while FIG. 8 shows an odd number of string selection lines. Coupled to one row decoder, even string select lines indicate memory elements coupled to other row decoders.
図12を参照すると、前記情報貯蔵膜240はトンネル誘電膜242と、電荷貯蔵膜244と、ブロッキング膜246とを含む。
Referring to FIG. 12, the
前記トンネル誘電膜242は前記活性部APの側壁を覆う。前記トンネル誘電膜242は単一層または多層であり得る。例えば、前記トンネル誘電膜242はシリコン酸窒化膜、シリコン窒化膜、シリコン酸化膜及び金属酸化膜の中で選択された少なくともいずれか1つを含む。
The
前記電荷貯蔵膜244は前記トンネル誘電膜242を覆う。前記電荷貯蔵膜244は前記トンネル誘電膜242によって前記活性部APと離隔される。前記電荷貯蔵膜244は電荷を貯蔵することができる電荷トラップサイト(site)を含むことができる。例えば、前記電荷貯蔵膜244はシリコン窒化膜、金属窒化膜、金属酸窒化膜、金属シリコン酸化膜、金属シリコン酸窒化膜及びナノドット(nanodot)の中の少なくともいずれか1つを含む。
The
前記電荷貯蔵膜244と前記導電パターンGSL、WL1〜WL4、SSLとの間にブロッキング膜246が介在される。前記電荷貯蔵膜244と前記絶縁膜110〜116との間にブロッキング膜246が介在される。前記ブロッキング膜246は前記電荷貯蔵膜244を覆う。前記ブロッキング膜246はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜及び高誘電膜の中で選択された少なくともいずれか1つを含む。前記高誘電膜は金属酸化膜、金属窒化膜及び金属酸窒化膜の中で選択された少なくともいずれか1つを含む。前記高誘電膜はハフニウム(Hf)、ジルコニウム(Zr)、アルミニウム(AP)、タンタル(Ta)、ランタン(Pa)、セリウム(Ce)、プラセオジム(Pr)などを含む。前記ブロッキング膜246の誘電率は前記トンネル絶縁膜242の誘電率より大きいことがある。
本発明の第2実施形態の活性部の変形例を説明する。図13は、本発明の第2実施形態の変形例に係る活性部を説明するための図である。
A
The modification of the active part of 2nd Embodiment of this invention is demonstrated. FIG. 13 is a diagram for explaining an active part according to a modification of the second embodiment of the present invention.
図13を参照すると、図12を参照して説明したトンネル誘電膜242、電荷貯蔵膜244及びブロッキング膜246を含む情報貯蔵膜240が導電パターンWL1、GSLと前記活性部APとの間に配置される。前記活性部APは前記導電パターンGSL、WL1の前記底部BPの側面と対向する。
Referring to FIG. 13, the
本発明の第2実施形態の変形例を説明する。図10は、本発明の第2実施形態の変形例を説明するための図であり、図7及び図8のII−II’に沿って切断した断面図である。 A modification of the second embodiment of the present invention will be described. FIG. 10 is a view for explaining a modification of the second embodiment of the present invention, and is a cross-sectional view taken along the line II-II ′ of FIGS. 7 and 8.
図7、図8、及び図10を参照すると、基板200が提供される。前記基板200内に共通ソース領域202が配置される。前記基板200は凹部Aを含む。前記凹部Aは底面203と互いに対向する第1側壁205及び第2側壁206を含む。前記基板200は前記第1側壁205及び第2側壁206から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面203と平行である。前記隆起部Bは前記基板201上に配置された絶縁膜204によって定義される。
Referring to FIGS. 7, 8, and 10, a
前記凹部Aにメモリセルが配置される。前記凹部Aの前記第1側壁205と隣接した第1コンタクト領域CR1、及び前記第2側壁206と隣接した第2コンタクト領域CR2を含む。前記基板200の凹部Aには図9を参照して説明したメモリセルが配置される。
A memory cell is disposed in the recess A. The recess A includes a first contact region CR1 adjacent to the
本発明の第2実施形態の他の変形例に係る半導体素子を説明する。図11は、本発明の第2実施形態の他の変形例を説明するための図であり、図7及び図8のII−II’に沿って切断した断面図である。 A semiconductor device according to another modification of the second embodiment of the present invention will be described. FIG. 11 is a view for explaining another modification of the second embodiment of the present invention, and is a cross-sectional view taken along the line II-II ′ of FIGS. 7 and 8.
図7、図8、及び図11を参照すると、基板201が提供される。前記基板201内に共通ソース領域102が配置される。前記基板201は凹部Aを含む。前記凹部Aは底面203と互いに対向する第1側壁205及び第2側壁206を含む。前記第1側壁205及び前記第2側壁206の中のいずれか1つの側壁は前記凹部Aの前記底面203に傾いている。例えば、前記第1側壁205及び前記第2側壁206は前記底面203に対して50°であるか、または90°より小さいことがある。前記第1側壁205が前記底面203に対して有する勾配と前記第2側壁206が前記底面203に対して有する勾配は同一であり得る。これと異なり、前記第1側壁205が前記底面203に対して有する勾配と前記第2側壁206が前記底面203に対して有する勾配は異なることができる。前記基板201は前記第1側壁205及び第2側壁206から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面203と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図10を参照して説明したように、前記隆起部Bは前記基板201上に配置された絶縁膜104によって定義される。
Referring to FIGS. 7, 8, and 11, a
前記凹部Aにメモリセルが配置される。前記凹部Aの前記第1側壁205に隣接した第1コンタクト領域CR1、及び前記第2側壁206に隣接した第2コンタクト領域CR2とを含む。図9を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、コンタクト延長部CT及びダミー延長部DCTは底部BPに対して傾いた勾配を有する。
A memory cell is disposed in the recess A. The recess A includes a first contact region CR1 adjacent to the
前記コンタクト延長部CTが配置されたコンタクト領域に隣接した側壁が前記底面203となす角度は、前記コンタクト延長部CTが底部BPとなす角度と同一であり得る。第1ワードラインWL1を例にとって、コンタクト延長部CTが前記底部BPに対して有する勾配は、前記第2側壁206が前記底面203に対して有する勾配と同一であり得る。前記第1側壁205及び前記第2側壁206が前記底面203に対して有する勾配が各々異なる場合、1つの導電パターンで、コンタクト延長部CTが底部BPに対して有する勾配は、ダミー延長部DCTが底部BPに対して有する勾配と異なることができる。
The angle formed by the side wall adjacent to the contact region where the contact extension CT is disposed and the
図12及び図13を参照すると、前記活性部はシリコンで形成される。前記活性部は柱(pillar)、管(tubular)またはバーサイド(bar−sided)形であり得る。前記活性部は単結晶シリコンまたは多結晶シリコンで形成される。前記活性部は非晶質シリコンで形成され、多結晶シリコンに結晶化される。図13はバーサイド形の垂直な活性部を示す。本発明によれば、活性部の形は制限されない。したがって、管または柱形の活性部を図1、図2、及び図7、図8に適用することができる。 Referring to FIGS. 12 and 13, the active part is formed of silicon. The active part may be a pillar, a tubular, or a bar-sided shape. The active part is formed of single crystal silicon or polycrystalline silicon. The active part is formed of amorphous silicon and crystallized into polycrystalline silicon. FIG. 13 shows a barside vertical active part. According to the present invention, the shape of the active part is not limited. Therefore, a tube or column-shaped active part can be applied to FIGS. 1, 2, 7, and 8.
本発明の第3実施形態に係る半導体素子を説明する。図14は、本発明の第3実施形態に係る半導体素子を説明するための平面図であり、図15は、図14のIII−III’に沿って切断した断面図である。 A semiconductor device according to a third embodiment of the present invention will be described. FIG. 14 is a plan view for explaining a semiconductor device according to the third embodiment of the present invention, and FIG. 15 is a cross-sectional view taken along the line III-III 'of FIG.
図14及び図15を参照すると、基板301が提供される。前記基板301は半導体基盤の半導体基板である。間基板301はウェル(well)を含む。前記ウェルは第1導電型のドーパントを含む。前記基板301内に共通ソース領域302が配置される。前記共通ソース領域302は前記基板301のセル領域内に平板形態(plate form)に配置される。前記共通ソース領域302は高濃度のドーパントを含むことができる。前記共通ソース領域302に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域302は高濃度のn型ドーパントを含む。
Referring to FIGS. 14 and 15, a
前記基板301は凹部Aを含む。前記凹部Aは底面303と第1側壁306とを含む。前記基板301は前記第1側壁306から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面303と平行である。前記凹部A及び前記隆起部Bは、半導体基板の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板301は一体の基板である。
The
前記基板301はセル領域αと周辺回路領域βとを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Bを含む。
The
前記基板301のセル領域αに対して説明する。
The cell region α of the
前記基板301の前記凹部A上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板301の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。前記導電パターンGSL、WL1〜WL4、SSLはゲート間絶縁膜311〜315を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜311、第1ワードラインWL1、第2ゲート間絶縁膜312、第2ワードラインWL2、第3ゲート間絶縁膜313、第3ワードラインWL3、第4ゲート間絶縁膜314、第4ワードラインWL4、第5ゲート間絶縁膜315、及びストリング選択ラインSSLが順に積層されている。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the recess A of the
前記基板301の前記凹部Aの前記底面303及び第1側壁306と前記接地選択ラインGSLとの間に接地選択絶縁膜310が配置される。前記ストリング選択ラインSSL上にストリング選択絶縁膜316が配置される。前記絶縁膜310〜116は前記基板301の前記凹部Aの前記底面303上の底部と、前記底部から前記第1側壁306上に延長される側壁部とを含む。
A ground
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面303上に配置された底部BPを含む。前記底部BPの長さは前記基板301の前記凹部Aから遠くなるほど長さが短くなることができる。前記底部BPは前記底面303と平行である。前記底部BPは前記隆起部Bの上部面と平行である。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁206上に延長される(extended over)コンタクト延長部CTを含む。前記コンタクト延長部CTの延長線は前記底面303と交差することができる。前記コンタクト延長部CTの延長線は前記底面303と直角に交差することができる。前記コンタクト延長部CTは前記基板301の前記凹部Aから距離が遠くなるほど長さが減少される。前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある。前記コンタクト延長部CTが前記底部BPとなす角度は90゜であり得る。
The conductive patterns GSL, WL1 to WL4, and SSL include a contact extension CT that extends from the one end of the bottom BP to the
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPは第1層間絶縁膜360を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜360上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1は第1方向に延長される。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記第1導電ラインML1は前記ワードラインWL1〜WL4と直接接続され得る。前記第1導電ラインML1覆う第2層間絶縁膜370が配置される。前記第1層間絶縁膜360及び前記第2層間絶縁膜360は同一の物質を含むことができる。
Conductive plugs are disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPは第1層間絶縁膜360を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜360上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGCPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第1方向に延長される。前記第1方向はIII−III’方向である。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて前記接地選択ラインGSLと電気的に接続される。これと異なり、前記第2導電ラインML2は前記接地選択ラインGSLと直接接続され得る。前記第2層間絶縁膜370は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜360及び第2層間絶縁膜370を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第1層間絶縁膜360上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。前記第3導電ラインML3は前記第1方向に延長される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The string selection contact plug SCP penetrates the first
前記凹部Aの前記底面303から上部に延長される活性部APが配置される。前記活性部APは前記基板301に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通して前記活性部APの一端が前記共通ソース領域302に電気的に接続される。前記活性部APの他端にドレイン領域Dが配置される。前記ドレイン領域Dは高濃度のドーパントでドーピングされた領域であり得る。前記活性部APは単結晶半導体を含む。
An active portion AP extending upward from the
前記活性部APの前記ドレイン領域D上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域Dと電気的に接続され、前記第1層間絶縁膜360を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域Dと接続される。これと異なり、前記ビットラインBLはドレイン領域Dに直接接続され得る。前記ビットラインBLは前記第1方向と交差する第2方向に延長される。前記ビットラインBLは前記第3導電ラインML3と交差する。
A bit line contact plug BLCP is disposed on the drain region D of the active part AP. The bit line contact plug BLCP is electrically connected to the drain region D and penetrates the first
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜332が介在される。前記情報貯蔵膜332は前記導電パターンGSL、WL1〜WL4、SSLを貫通するシリンダータイプに配置される。前記情報貯蔵膜332は前記活性部APを取り囲むように配置される。前記情報貯蔵膜332は前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜310〜116との間に配置される。
An
本発明の第3実施形態に係る情報貯蔵膜332は図6を参照して説明した情報貯蔵膜である。
The
前記基板301の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記隆起部Bの上部面上にゲート絶縁膜354が配置される。前記ゲート絶縁膜354はシリコン酸化膜を含む。前記ゲート絶縁膜354は前記隆起部Bの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜354上にゲート電極356が配置される。前記ゲート電極356はドーピングされたポリシリコン、金属及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極356の両側壁上にスペーサ358が配置される。前記ゲート電極356の両側壁の前記隆起部Bにソースドレイン領域353が配置される。前記ソースドレイン領域353は高濃度のドーパントでドーピングされた領域である。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極356及びソースドレイン領域353上に第1層間絶縁膜360を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜370が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第3実施形態の変形例を説明する。図16は、本発明の第3実施形態の変形例を説明するための図であり、図14のIII−III’に沿って切断した断面図である。 A modification of the third embodiment of the present invention will be described. FIG. 16 is a view for explaining a modification of the third embodiment of the present invention, and is a cross-sectional view taken along III-III ′ of FIG. 14.
図14及び図16を参照すると、基板300が提供される。前記基板300内に共通ソース領域302が配置される。前記基板300は凹部Aを含む。前記凹部Aは底面303と第1側壁306とを含む。前記基板300は前記第1側壁306から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面303と平行である。前記隆起部Bは前記基板300上に配置された絶縁膜304によって定義される。
Referring to FIGS. 14 and 16, a
前記基板300はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βに周辺回路が配置される。
The
前記基板300のセル領域αに対して説明する。
The cell region α of the
前記基板300のセル領域αには図15を参照して説明したメモリセルが配置される。
The memory cells described with reference to FIG. 15 are disposed in the cell region α of the
前記基板300の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記絶縁膜304の上部面上に半導体膜352が配置される。前記半導体膜352はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質を含む。前記半導体膜352上にゲート絶縁膜354が配置される。前記ゲート絶縁膜354はシリコン酸化膜を含む。前記ゲート絶縁膜354は前記半導体膜352を熱酸化して形成されたことを含む。前記ゲート絶縁膜354上にゲート電極356が配置される。前記ゲート電極356はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極356の両側壁上にスペーサ358が配置される。前記ゲート電極356の両側壁の前記半導体膜352にソースドレイン領域353が配置される。前記ソースドレイン領域353は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極356及びソースドレイン領域353上に第1層間絶縁膜360を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜370が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第3実施形態の他の変形例に係る半導体素子を説明する。図17は、本発明の第3実施形態の他の変形例を説明するための図であり、図14のIII−III’に沿って切断した断面図である。 A semiconductor device according to another modification of the third embodiment of the present invention will be described. FIG. 17 is a view for explaining another modified example of the third embodiment of the present invention, and is a cross-sectional view taken along the line III-III ′ of FIG. 14.
図14及び図17を参照すると、基板301が提供される。前記基板301内に共通ソース領域302が配置される。前記基板301は凹部Aを含む。前記凹部Aは底面303と第1側壁306とを含む。前記第1側壁306は前記凹部Aの前記底面303に傾いている。例えば、前記第1側壁305は前記底面303に対して90°超過130°以下の角度を有することができる。前記前記基板301は前記第1側壁306から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面303と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図16を参照して説明したように、前記隆起部Bは前記基板301上に配置された絶縁膜304によって定義される。
14 and 17, a
前記基板301はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
The
前記基板301のセル領域αに対して説明する。
The cell region α of the
前記セル領域αの前記凹部Aに図15を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTは前記底面303に対して傾いた勾配を有する。導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTが前記底面303となす角度は前記第1側壁306が前記底面303に対してなす角度と同一であり得る。
The memory cell described with reference to FIG. 15 is arranged in the recess A of the cell region α. Contact extensions CT of the conductive patterns GSL, WL1 to WL4, and SSL have a slope inclined with respect to the
前記基板301の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記基板301の周辺回路領域βには図15を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図16を参照して説明した基板の場合、半導体膜352が追加される。
The peripheral circuit described with reference to FIG. 15 is disposed in the peripheral circuit region β of the
本発明の第4実施形態に係る半導体素子を説明する。図18は、本発明の第4実施形態に係る半導体素子を説明するための平面図であり、図19は、図18のIV−IV’に沿って切断した断面図である。 A semiconductor device according to a fourth embodiment of the present invention will be described. 18 is a plan view for explaining a semiconductor device according to the fourth embodiment of the present invention. FIG. 19 is a cross-sectional view taken along the line IV-IV ′ of FIG.
図18及び図19を参照すると、基板401が提供される。前記基板401は半導体基盤の半導体基板である。前記基板401はウェル(well)を含む。前記ウェルは第1導電型のドーパントを含む。前記基板401内に共通ソース領域402が配置される。前記共通ソース領域402は前記基板401のセル領域内に平板形態(plate form)に配置される。前記共通ソース領域402は高濃度のドーパントを含むことができる。前記共通ソース領域402に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域402は高濃度のn型ドーパントを含む。
Referring to FIGS. 18 and 19, a
前記基板401は凹部Aを含む。前記凹部Aは底面403と第1側壁406とを含む。前記基板401は前記第1側壁406から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面403と平行である。前記凹部A及び前記隆起部Bは、半導体基板の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板401は一体の基板である。
The
前記基板401はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Bを含む。
The
前記基板401のセル領域αに対して説明する。
The cell region α of the
前記基板401の前記セル領域αの前記凹部A上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板401の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。前記導電パターンGSL、WL1〜WL4、SSLはゲート間絶縁膜410〜414を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜410、第1ワードラインWL1、第2ゲート間絶縁膜411、第2ワードラインWL2、第3ゲート間絶縁膜412、第3ワードラインWL3、第4ゲート間絶縁膜413、第4ワードラインWL4、第5ゲート間絶縁膜414、及びストリング選択ラインSSLが順に積層されている。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the concave portion A of the cell region α of the
前記ストリング選択ラインSSL上にストリング選択絶縁膜415が配置される。前記絶縁膜410〜414は前記基板401の前記凹部Aの前記底面403上の底部と、前記底部から前記第1側壁405上に延長される側壁部とを含む。前記導電パターンGSL、WL1〜WL4、SSLは第1方向に延長されるライン形態であり得る。前記第1方向はIV−IV’の方向である。
A string
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面403上に配置された底部BPを含む。前記底部BPの長さは前記基板401の前記凹部Aから遠くなるほど短くなる。前記底部BPは前記底面403と平行である。前記底部BPは前記隆起部Bの上部面と平行である。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁406上に延長される(extended over)コンタクト延長部CTを含む。前記コンタクト延長部CTの延長線は前記底面403と交差する。前記コンタクト延長部CTの延長線は前記底面403と直角に交差することができる。前記コンタクト延長部CTは前記基板401の前記凹部Aから距離が遠くなるほど長さが減少される。前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある。前記コンタクト延長部CTが前記底部BPとなす角度は90゜であり得る。
The conductive patterns GSL, WL1 to WL4, and SSL include a contact extension CT that extends from the one end of the bottom BP to the
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPは第1層間絶縁膜480を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜480上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1は前記第1方向と交差する第2方向に延長される。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記第1導電ラインML1は前記ワードラインWL1〜WL4と直接接続され得る。前記第1導電ラインML1を覆う第2層間絶縁膜490が配置される。前記第1層間絶縁膜480及び前記第2層間絶縁膜490は同一の物質を含むことができる。
Conductive plugs are disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPは第1層間絶縁膜480を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜480上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGCPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第2方向に延長される。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて前記接地選択ラインGSLと電気的に接続される。これと異なり、前記第2導電ラインML2は前記接地選択ラインGSLと直接接続され得る。前記第2層間絶縁膜490は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜480及び第2層間絶縁膜490を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第1層間絶縁膜480上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。前記第3導電ラインML3は前記第1方向に延長される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The string selection contact plug SCP penetrates the first
前記基板401の前記凹部Aの前記底面403から上部に延長される活性部APが配置される。前記活性部APは前記基板401に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通する。これと異なり、図13を参照して説明したように、前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLの側面と対向する。前記活性部APの一端が前記共通ソース領域402に電気的に接続される。前記活性部APの他端にドレイン領域423が配置される。前記ドレイン領域Dは高濃度のドーパントでドーピングされた領域であり得る。前記活性部APは単結晶半導体を含む。
An active part AP extending upward from the
前記活性部APの前記ドレイン領域D上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域423と電気的に接続され、前記第1層間絶縁膜480及び第2層間絶縁膜490を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域423と接続される。これと異なり、前記ビットラインBLは前記ドレイン領域423と直接接続され得る。前記ビットラインBLは前記第2方向に延長される。前記ビットラインBLは前記ストリング選択ラインSSLと交差する。
A bit line contact plug BLCP is disposed on the drain region D of the active part AP. The bit line contact plug BLCP is electrically connected to the
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜440が介在される。前記情報貯蔵膜440は前記導電パターンGSL、WL1〜WL4、SSLと前記活性部APの側壁との間に配置される。前記情報貯蔵膜440は前記導電パターンGSL、WL1〜WL4、SSLと前記絶縁膜410〜415との間に配置される。
An
本発明の第4実施形態に係る情報貯蔵膜420は図12または図13を参照して説明した情報貯蔵膜であり得る。 The information storage film 420 according to the fourth embodiment of the present invention may be the information storage film described with reference to FIG.
前記周辺回路領域βに対して説明する。 The peripheral circuit region β will be described.
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記隆起部Bの上部面上にゲート絶縁膜474が配置される。前記ゲート絶縁膜474はシリコン酸化膜を含む。前記ゲート絶縁膜474は前記半導体基板401を熱酸化して形成されたことを含む。前記ゲート絶縁膜474上にゲート電極476が配置される。前記ゲート電極476はドーピングされたポリシリコン、金属及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極476の両側壁上にゲートスペーサ478が配置される。前記ゲート電極476の両側壁の前記隆起部Bにソースドレイン領域473が配置される。前記ソースドレイン領域473は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極476及びソースドレイン領域473上に第1層間絶縁膜480を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜490が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第4実施形態の変形例を説明する。図20は、本発明の第4実施形態の変形例を説明するための図であり、図18のIV−IV’に沿って切断した断面図である。 A modification of the fourth embodiment of the present invention will be described. FIG. 20 is a view for explaining a modification of the fourth embodiment of the present invention, and is a cross-sectional view taken along the line IV-IV ′ of FIG. 18.
図18及び図20を参照すると、基板400が提供される。前記基板400内に共通ソース領域402が配置される。前記基板400は凹部Aを含む。前記凹部Aは底面403と第1側壁405とを含む。前記基板400は前記第1側壁405から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面403と平行である。前記隆起部Bは前記基板400上に配置された絶縁膜404によって定義される。
Referring to FIGS. 18 and 20, a
前記基板400はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βには周辺回路が配置される。
The
前記基板400のセル領域αに対して説明する。
The cell region α of the
前記セル領域αの前記凹部Aには図19を参照して説明したメモリセルが配置される。 The memory cell described with reference to FIG. 19 is arranged in the recess A of the cell region α.
前記基板400の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記絶縁膜404の上部面上に半導体膜472が配置される。前記半導体膜472はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質であり得る。前記半導体膜472上にゲート絶縁膜474が配置される。前記ゲート絶縁膜474はシリコン酸化膜を含む。前記ゲート絶縁膜474は前記半導体膜472を熱酸化して形成されたことを含む。前記ゲート絶縁膜474上にゲート電極476が配置される。前記ゲート電極476はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極476の両側壁上にスペーサ478が配置される。前記ゲート電極476の両側壁の前記半導体膜472にソースドレイン領域473が配置される。前記ソースドレイン領域473は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極476及びソースドレイン領域473上に第1層間絶縁膜480を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜490が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第4実施形態の他の変形例に係る半導体素子を説明する。図21は、本発明の第4実施形態の他の変形例を説明するための図であり、図18のIV−IV’に沿って切断した断面図である。 A semiconductor device according to another modification of the fourth embodiment of the present invention will be described. FIG. 21 is a view for explaining another modified example of the fourth embodiment of the present invention, and is a cross-sectional view taken along the line IV-IV ′ of FIG. 18.
図18及び図21を参照すると、基板401が提供される。前記基板401内に共通ソース領域402が配置される。前記基板401は凹部Aを含む。前記凹部Aは底面403と第1側壁405とを含む。前記第1側壁405は前記凹部Aの前記底面403に傾いている。例えば、前記第1側壁405は前記底面403に対して90°超過130°以下の角度を有することができる。前記前記基板401は前記第1側壁405から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面403と平行である。基板の凹部及び隆起部はエッチング工程を通じて定義される。これと異なり、図20を参照して説明したように、前記隆起部Bは前記基板401上に配置された絶縁膜404によって定義される。
18 and 21, a
前記基板401はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
The
前記基板401のセル領域αに対して説明する。
The cell region α of the
前記セル領域αには図19を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTは前記底面403に対して傾いた勾配を有する。導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTが前記底面403となす角度は前記第1側壁406が前記底面403となす角度と同一であり得る。
The memory cells described with reference to FIG. 19 are arranged in the cell region α. The contact extensions CT of the conductive patterns GSL, WL1 to WL4, and SSL have a slope inclined with respect to the
前記基板401の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記基板401の周辺回路領域βには図19を参照して説明した周辺回路が配置される。これと異なり、上述ように、基板が図20を参照して説明した基板の場合、半導体膜472が追加される。
The peripheral circuit described with reference to FIG. 19 is disposed in the peripheral circuit region β of the
本発明の第5実施形態に係る半導体素子を説明される。図22及び図23は本発明の第5実施形態に係る半導体素子を説明するための平面図であり、図24は、図22及び図23のV−V’に沿って切断した断面図である。 A semiconductor device according to a fifth embodiment of the present invention will be described. 22 and 23 are plan views for explaining a semiconductor device according to the fifth embodiment of the present invention, and FIG. 24 is a cross-sectional view taken along line VV ′ of FIGS. 22 and 23. .
図22、図23、及び図24を参照すると、基板501が提供される。前記基板501は半導体基盤の半導体基板である。前記基板501はウェル(well)を含む。前記ウェルは第1導電型のドーパントを含む。前記基板501内に共通ソース領域502が配置される。前記共通ソース領域502は前記基板501のセル領域内に平板形態(plate form)に配置される。前記共通ソース領域502は高濃度のドーパントを含むことができる。前記共通ソース領域502に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域502は高濃度のn型ドーパントを含む。
With reference to FIGS. 22, 23, and 24, a
前記基板501は凹部Aを含む。前記凹部Aは底面503と互いに対向する第1側壁505及び第2側壁506を含む。前記基板501は前記第1側壁505及び第2側壁506から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面503と平行である。前記凹部A及び前記隆起部Bは、半導体基板の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板501は一体の基板である。
The
前記基板501はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Bを含む。
The
前記基板501のセル領域αに対して説明する。
前記セル領域αは前記凹部Aの前記第1側壁505と隣接した第1コンタクト領域CR1、及び前記第2側壁506と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
The cell region α of the
The cell region α includes a first contact region CR1 adjacent to the
前記基板501上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板501の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。前記導電パターンGSL、WL1〜WL4、SSLはゲート間絶縁膜511〜515を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜511、第1ワードラインWL1、第2ゲート間絶縁膜512、第2ワードラインWL2、第3ゲート間絶縁膜513、第3ワードラインWL3、第4ゲート間絶縁膜514、第4ワードラインWL4、第5ゲート間絶縁膜515、及びストリング選択ラインSSLが順に積層されている。前記絶縁膜510〜516は前記基板501の前記凹部Aの前記底面503上の底部と、前記底部から前記第1側壁505及び前記第2側壁506上に延長される側壁部とを含む。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the
前記基板501の前記凹部Aの前記底面503、第1及び第2側壁505、506と前記接地選択ラインGSLとの間に接地選択絶縁膜510が配置される。前記ストリング選択ラインSSL上にストリング選択絶縁膜516が配置される。前記ワードラインWL1〜WL4は前記凹部Aと平行な平板形態であり得る。
A ground
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面503上に配置された底部BPを含む。前記底部BPの長さは前記基板501の前記凹部Aから遠くなるほど短くなる。前記底部BPは前記底面503と平行である。前記底部BPは前記隆起部Bの上部面と平行である。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁505または前記第2側壁506の中の1つの側壁上に延長される(extended over)コンタクト延長部CTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインGSLのコンタクト延長部CTが前記第1コンタクト領域CR1に配置される場合、前記接地選択ラインGSLと隣接した第1ワードラインWL1のコンタクト延長部CTは前記第2コンタクト領域CR2に配置される。前記コンタクト延長部CTの延長線は前記底面503と交差する。前記コンタクト延長部CTの延長線は前記底面503と直角に交差することができる。前記コンタクト延長部CTは前記基板501の前記凹部Aから距離が遠くなるほど長さが減少される。前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある。前記コンタクト延長部CTが前記底部BPとなす角度は90゜であり得る。
The conductive patterns GSL, WL1-WL4, and SSL include a contact extension CT that extends from one end of the bottom BP to one of the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面503上の前記底部BPの他端から前記第1側面505及び前記第2側面506の中の他の1つの側面上に延長される(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインSSLのダミー延長部DCTが前記第1コンタクト領域CR1に配置される場合、前記ストリング選択ラインSSLと隣接した前記第4ワードラインWL4のダミー延長部DCTは前記第2コンタクト領域CR2に配置される。前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと1つのダミー延長部DCTとを含む。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記コンタクト延長部CTは互いに隣接したダミー延長部DCTの間に配置される。ダミー延長部DCTと隣接したコンタクト延長部CTはその間に介在された絶縁膜の側壁部によって離隔される。
The conductive patterns GSL, WL1 to WL4, SSL are extended from the other end of the bottom portion BP on the
前記ダミー延長部DCT上にダミー絶縁パターン524が配置される。前記ダミー絶縁パターン524の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン524の上部面は前記ストリング選択絶縁膜516の上部面と同一平面にある。前記ダミー絶縁パターン524の側壁は前記ダミー延長部DCTの側壁と同一平面にある。前記ダミー絶縁パターン524は前記絶縁膜510〜516と同一の物質を含むことができる。
A
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPの幅は前記ワードラインWL1〜WL4のコンタクト延長部CTの上部面の幅より広いことがある。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4のコンタクト延長部CTと隣接したダミー延長部DCTの間の幅より広いことがある。前記ワードラインコンタクトプラグCPは第1層間絶縁膜560を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜560上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1の一部は第1方向に延長される。前記第1導電ラインML1の残りの一部は前記第1方向の反対になる第2方向に延長される。例えば、前記基板501から奇数層に配置されたワードラインWL2、WL4と接続された第1導電ラインML1は前記第1方向に延長され、前記基板501から偶数層に配置されたワードラインWL1、WL3と接続された第1導電ラインML1は前記第2方向に延長される。前記第1方向はV−V’方向である。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記第1導電ラインML1は前記ワードラインWL1〜WL4と直接接続され得る。前記第1導電ラインML1を覆う第2層間絶縁膜570が配置される。前記第1層間絶縁膜560及び前記第2層間絶縁膜570は同一の物質を含むことができる。
Conductive plugs are disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP may be wider than the upper surface of the contact extension CT of the word lines WL1 to WL4. The word line contact plug CP may be wider than a width between the contact extension CT of the word lines WL1 to WL4 and the adjacent dummy extension DCT. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPの幅は前記接地選択ラインGSLのコンタクト延長部CTの上部面の幅より広いことがある。前記接地選択コンタクトプラグGCPは第1層間絶縁膜560を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜560上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGCPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第1方向に延長される。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて前記接地選択ラインGSLと電気的に接続される。これと異なり、前記第2導電ラインML2は前記接地選択ラインGSLと直接接続され得る。前記第2層間絶縁膜570は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The width of the ground selection contact plug GCP may be wider than the width of the upper surface of the contact extension CT of the ground selection line GSL. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPの幅は前記ストリング選択ラインSSLのコンタクト延長部CTの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜560及び第2層間絶縁膜570を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第1層間絶縁膜560上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。前記第3導電ラインML3は前記第2方向に延長される。前記第2層間絶縁膜570は前記第3導電ラインML3を覆う。図20を参照すると、複数のストリング選択ラインSSLが前記凹部A内に配置される。そして、互いに隣接したストリング選択ラインSSLの第3導電ラインML3は他の方向に延長される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The width of the string selection contact plug SCP may be wider than the width of the upper surface of the contact extension CT of the string selection line SSL. The string selection contact plug SCP penetrates the first
前記導電ラインML2、ML1、ML3は前記セルアレイ領域CARを挟んで前記第1方向及び前記第2方向に分けて延長される。例えば、コンタクト延長部CTが前記第1コンタクト領域CR1に配置される導電パターンGSL、WL2、WL4と接続された導電ラインML2、ML1は前記第1方向に延長され、コンタクト延長部CTが前記第2コンタクト領域CR2に配置される導電パターンWL1、WL3、SSLと接続された導電ラインML1、ML3は前記第2方向に延長される。 The conductive lines ML2, ML1, and ML3 are divided and extended in the first direction and the second direction with the cell array region CAR interposed therebetween. For example, the conductive lines ML2 and ML1 connected to the conductive patterns GSL, WL2, and WL4 disposed in the first contact region CR1 in the first contact region CR1 are extended in the first direction, and the contact extension CT is in the second direction. Conductive lines ML1 and ML3 connected to the conductive patterns WL1, WL3, and SSL disposed in the contact region CR2 extend in the second direction.
前記凹部Aの前記底面503から上部に延長される活性部APが配置される。前記活性部APは前記基板501に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通して前記活性部APの一端が前記共通ソース領域502に電気的に接続される。前記活性部APの他端にドレイン領域Dが配置される。前記ドレイン領域Dは高濃度のドーパントでドーピングされた領域であり得る。前記活性部APは単結晶半導体を含む。
An active portion AP extending upward from the
前記活性部APの前記ドレイン領域D上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域Dと電気的に接続され、前記第1層間絶縁膜560を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域Dと接続される。これと異なり、前記ビットラインBLは前記ドレイン領域Dに直接接続され得る。前記ビットラインBLは前記第1方向及び前記第2方向と交差する第3方向に延長される。前記第3方向は前記第1及び第2方向と直角に交差することができる。前記ビットラインBLは前記ストリング選択ラインSSLと交差する。
A bit line contact plug BLCP is disposed on the drain region D of the active part AP. The bit line contact plug BLCP is electrically connected to the drain region D and penetrates the first
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜532が介在される。前記情報貯蔵膜532は前記導電パターンGSL、WL1〜WL4、SSLを貫通するシリンダータイプに配置される。前記情報貯蔵膜532は前記活性部APを取り囲むように配置される。前記情報貯蔵膜532は前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜510〜516との間に配置される。
本発明の第5実施形態に係る情報貯蔵膜532は図6を参照して説明した情報貯蔵膜であり得る。
An
The
前記基板501の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記隆起部Bの上部面上にゲート絶縁膜554が配置される。前記ゲート絶縁膜554はシリコン酸化膜を含む。前記ゲート絶縁膜554は前記隆起部Bの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜554上にゲート電極556が配置される。前記ゲート電極556はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極556の両側壁上にスペーサ558が配置される。前記ゲート電極556の両側壁の前記隆起部Bにソースドレイン領域553が配置される。前記ソースドレイン領域553は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極556及びソースドレイン領域553上に第1層間絶縁膜560を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜570が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第5実施形態の変形例を説明する。図25は、本発明の第5実施形態の変形例を説明するための図であり、図22及び図23のV−V’に沿って切断した断面図である。 A modification of the fifth embodiment of the present invention will be described. FIG. 25 is a view for explaining a modification of the fifth embodiment of the present invention, and is a cross-sectional view taken along the line V-V ′ in FIGS. 22 and 23.
図25、図22、及び図23を参照すると、基板500が提供される。前記基板500内に共通ソース領域502が配置される。前記基板500は凹部Aを含む。前記凹部Aは底面503と互いに対向する第1側壁505及び第2側壁506を含む。前記基板500は前記第1側壁505及び第2側壁506から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面503と平行である。前記隆起部Bは前記基板500上に配置された絶縁膜504によって定義される。
Referring to FIGS. 25, 22 and 23, a
前記基板501はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βに周辺回路が配置される。
The
前記基板500のセル領域αに対して説明する。
The cell region α of the
前記セル領域αは前記凹部Aの前記第1側壁505と隣接した第1コンタクト領域CR1、及び前記第2側壁506と隣接した第2コンタクト領域CR2を含む。前記基板500のセル領域αには図24を参照して説明したメモリセルが配置される。
The cell region α includes a first contact region CR1 adjacent to the
前記基板500の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記絶縁膜504の上部面上に半導体膜552が配置される。前記半導体膜552はポリシリコン、結晶質シリコン及び単結晶シリコンを含むその他半導体物質であり得る。前記半導体膜552上にゲート絶縁膜554が配置される。前記ゲート絶縁膜554はシリコン酸化膜を含む。前記ゲート絶縁膜554は前記半導体膜552を熱酸化して形成されたことを含む。前記ゲート絶縁膜554上にゲート電極556が配置される。前記ゲート電極556はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極556の両側壁上にスペーサ558が配置される。前記ゲート電極556の両側壁の前記半導体膜552にソースドレイン領域553が配置される。前記ソースドレイン領域553は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極556及びソースドレイン領域553上に第1層間絶縁膜560を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜570が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第5実施形態の他の変形例に係る半導体素子を説明する。図26は、本発明の第5実施形態の他の変形例を説明するための図であり、図22及び図23のV−V’に沿って切断した断面図である。 A semiconductor device according to another modification of the fifth embodiment of the present invention will be described. FIG. 26 is a view for explaining another modification of the fifth embodiment of the present invention, and is a cross-sectional view taken along the line V-V ′ of FIGS. 22 and 23.
図22、図23、及び図26を参照すると、基板501が提供される。前記基板501内に共通ソース領域502が配置される。前記基板501は凹部Aを含む。前記凹部Aは底面503と互いに対向する第1側壁505及び第2側壁506を含む。前記第1側壁505及び前記第2側壁506の中のいずれか1つの側壁は前記凹部Aの前記底面503に傾いている。例えば、前記第1側壁505及び前記第2側壁506は前記底面503に対して50°から90°の角度を有することができる。前記第1側壁505が前記底面503に対して有する勾配と前記第2側壁506が前記底面503に対して有する勾配は同一であり得る。これと異なり、前記第1側壁505が前記底面503に対して有する勾配と前記第2側壁506が前記底面503に対して有する勾配は異なることができる。前記基板501は前記第1側壁505及び第2側壁506から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面503と平行である。基板の凹部A及び隆起部Bはエッチング工程を通じて定義される。これと異なり、図25を参照して説明したように、前記隆起部Bは前記基板500上に配置された絶縁膜504によって定義される。
Referring to FIGS. 22, 23, and 26, a
前記基板501はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
The
前記基板501のセル領域αに対して説明する。
The cell region α of the
前記セル領域αは前記凹部Aの前記第1側壁505と隣接した第1コンタクト領域CR1、及び前記第2側壁506と隣接した第2コンタクト領域CR2を含む。図24を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、コンタクト延長部CT及びダミー延長部DCTは底部BPに対して傾いた勾配を有する。
The cell region α includes a first contact region CR1 adjacent to the
前記コンタクト延長部CTが配置されたコンタクト領域と隣接した側壁が前記底面503となす角度は、前記コンタクト延長部CTが底部BPとなす角度と同一であり得る。第1ワードラインWL1を例にとって、コンタクト延長部CTが前記底部BPに対して有する勾配は、前記第2側壁506が前記底面503に対して有する勾配と同一であり得る。前記第1側壁505及び前記第2側壁506が前記底面503に対して有する勾配が各々異なる場合、1つの導電パターンで、コンタクト延長部CTが底部BPに対して有する勾配は、ダミー延長部DCTが底部BPに対して有する勾配と異なることができる。
The angle formed by the side wall adjacent to the contact region where the contact extension CT is disposed and the
前記基板501の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記基板501の周辺回路領域βには図24を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図25を参照して説明した基板の場合、半導体膜552が追加される。
The peripheral circuit described with reference to FIG. 24 is disposed in the peripheral circuit region β of the
本発明の第5実施形態の形成方法を説明する。図27〜図34は、本発明の第5実施形態の形成方法を説明するための断面図である。 A formation method according to the fifth embodiment of the present invention will be described. 27 to 34 are sectional views for explaining a forming method according to the fifth embodiment of the present invention.
図27を参照すると、基板501が提供される。前記基板501は凹部Aを含む。前記凹部Aは底面503と、互いに対向する第1側壁505と、第2側壁506とを含む。前記基板501は前記第1側壁505及び第2側壁506から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面503と平行である。前記基板501の前記凹部A及び前記隆起部Bを形成することは、凹部Aが形成される部分の半導体基板をエッチングして、隆起部Bが形成される部分の半導体基板を残すことを含む。
Referring to FIG. 27, a
前記基板501はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βは周辺回路を含む。前記周辺回路領域βは前記隆起部Bを含む。
The
前記セル領域αは前記凹部Aの前記第1側壁505と隣接した第1コンタクト領域CR1、及び前記第2側壁506と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
The cell region α includes a first contact region CR1 adjacent to the
前記基板501は単結晶構造の半導体(例えば、P型シリコンウェーハ)であり得る。前記基板501はウェルを含む。前記ウェルは前記基板501内にドーパントを注入させて形成される。前記ドーパントはイオン注入またはプラズマ注入を含むドーピング工程によって前記基板501内に注入される。前記基板501の上部面に共通ソース領域502が提供される。前記共通ソース領域502は前記ウェル内にドーパントをドーピングすることによって形成される。前記共通ソース領域502は前記ウェルと異なる導電型のドーパントを含むことができる。例えば、前記ウェルはp型ドーパントを含み、前記共通ソース領域502はn型ドーパントを含む。
The
図28を参照すると、前記基板501の前記凹部A上に導電パターンGSL、WL1〜WL4、SSL及び絶縁膜510〜516が交互に形成される。例えば、前記基板501上に接地選択絶縁膜510、接地選択ラインGSL、第1ゲート間絶縁膜511、第1ワードラインWL1、第2ゲート間絶縁膜512、第2ワードラインWL2、第3ゲート間絶縁膜513、第3ワードラインWL3、第4ゲート間絶縁膜514、第4ワードラインWL4、第5ゲート間絶縁膜515、ストリング選択ラインSSL、及びストリング選択絶縁膜516が順に蒸着される。前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜510〜516は前記隆起部Bの上部面上にも形成される。前記導電パターンGSL、WL1〜WL4、SSLは金属または多結晶半導体物質を含む。前記絶縁膜510〜516はシリコン酸化膜を含む。
Referring to FIG. 28, conductive patterns GSL, WL1 to WL4, SSL and insulating
前記隆起部Bの上部面をエッチング停止膜としてエッチング工程が実行される。前記平坦化工程はエッチバックまたは化学機械的研磨(CMP)の中のいずれか1つの方法によって実行される。前記エッチング工程によって、前記隆起部Bの上部面上に形成された導電パターンGSL、WL1〜WL4、SSL及び絶縁膜510〜516が除去される。
An etching process is performed using the upper surface of the raised portion B as an etching stop layer. The planarization process is performed by any one of etch back or chemical mechanical polishing (CMP). Through the etching process, the conductive patterns GSL, WL1 to WL4, SSL and the insulating
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面503上に配置された底部BPを含む。前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁505または前記第2側壁506の中の1つの側壁上に延長される(extended over)コンタクト延長部CTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。前記コンタクト延長部CTの露出された上部面は前記隆起部Bの上部面と同一平面にある。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面503上の前記底部BPの他端から前記第1側面505及び前記第2側面506の中の他の1つの側面上に延長される(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと1つのダミー延長部DCTとを含む。
The conductive patterns GSL, WL1 to WL4, SSL are extended from the other end of the bottom portion BP on the
露出された前記コンタクト延長部CTの上部面を覆うマスクパターン520が形成される。前記マスクパターン520はダミー延長部DCTを露出させる。前記マスクパターン520を形成することは、前記基板501上にマスク膜を形成し、前記マスク膜をパターニングすることを含む。前記マスクパターン520は前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜510〜516に対してエッチング選択比を有する物質を含む。例えば、前記マスクパターン520はシリコン窒化膜またはフォトレジストパターンを含む。
A
図29を参照すると、前記マスクパターン520をエッチングマスクとして用いて、前記マスクパターン520によって露出されたダミー延長部DCTの一部がエッチングされる。前記ダミー延長部DCTの一部がエッチングされ、ダミーリセス部522が形成される。前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記ダミーリセス部522によって前記絶縁膜510〜516の側壁部の一部が露出される。前記ダミー延長部DCTをエッチングすることは、前記導電パターンGSL、WL1〜WL4、SSLに対するエッチング率が前記マスクパターン520及び前記絶縁膜510〜516より高いエッチングレシピを利用することができる。前記マスクパターン520が除去される。
Referring to FIG. 29, a portion of the dummy extension DCT exposed by the
前記ストリング選択ラインSSLがパターニングされ、第1方向に延長されるライン形態で形成される。前記第1方向はV−V’方向である。 The string selection line SSL is patterned and formed in a line shape extending in the first direction. The first direction is a V-V 'direction.
図30を参照すると、前記ダミーリセス部522を埋め込むダミー絶縁パターン524が形成される。前記ダミー絶縁パターン524を形成することは、前記基板501上にダミー絶縁膜を形成し、前記隆起部Bの上部面または前記ストリング選択絶縁膜516の上部面をエッチング停止膜として平坦化工程を実行することを含む。前記ダミー絶縁パターン524の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン524の上部面は前記ストリング選択絶縁膜516の上部面と同一平面にある。前記ダミー絶縁パターン524の側壁は前記絶縁膜510〜516の側壁と同一平面にある。
Referring to FIG. 30, a
前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜510〜516をエッチングして、前記凹部Aの前記底面503の前記共通ソース領域502を露出する活性開口部530が形成される。前記活性開口部530は前記導電パターンGSL、WL1〜WL4、SSLの側壁及び前記絶縁膜510〜516の側壁を露出する。前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜510〜516をエッチングすることは異方性エッチング工程を利用することができる。
The conductive patterns GSL, WL1 to WL4, SSL and the insulating
図31を参照すると、前記活性開口部530によって露出された前記導電パターンGSL、WL1〜WL4、SSLの側壁及び前記絶縁膜510〜516の側壁を覆う情報貯蔵膜532が形成される。前記情報貯蔵膜532は前記活性開口部530によって露出された前記共通ソース領域502を覆う。前記情報貯蔵膜532は前記隆起部Bの上部面、ストリング選択絶縁膜516の上部面、絶縁膜510〜515の側壁部、ダミー絶縁パターン524の上部面、及びコンタクト延長部CTの上部面上に形成される。
Referring to FIG. 31, an
再び図6を参照して、前記情報貯蔵膜532の形成方法を説明する。前記情報貯蔵膜532を形成することは、前記活性開口部530内にブロッキング膜134を形成し、前記ブロッキング膜134を覆う電荷貯蔵膜135を形成し、前記電荷貯蔵膜135を覆うトンネル絶縁膜136を形成することを含む。
Referring to FIG. 6 again, a method for forming the
再び図31を参照すると、前記活性開口部530内にスペーサ534が形成される。前記スペーサ534は前記活性開口部530の側壁上に形成された情報貯蔵膜532と前記活性開口部530の底面上に形成された情報貯蔵膜532の一部を覆う。前記スペーサ534を形成することは、前記基板501上にスペーサ膜を形成し、異方性で底部をエッチングすることを含む。前記スペーサ534はシリコンを含む。前記スペーサ534は前記情報貯蔵膜532に対してエッチング選択比を有する物質を含む。
Referring back to FIG. 31, a
図32を参照すると、前記スペーサ534をエッチングマスクとして用いて、前記スペーサ534によって露出された情報貯蔵膜532がエッチングされる。前記情報貯蔵膜532がエッチングされ、前記基板503の表面が露出される。前記隆起部Bの上部面、ストリング選択絶縁膜516の上部面、絶縁膜510〜515の側壁部、ダミー絶縁パターン524の上部面、及びコンタクト延長部CTの上部面上に形成された情報貯蔵膜532が除去される。前記スペーサ534は除去されるか、または除去されず、活性部として用いることができる。前記スペーサ534がポリシリコンを含む場合、前記スペーサ534は除去されず、活性部として用いることができる。これと異なり、前記スペーサ534が絶縁物質の場合、前記スペーサ534は除去され、活性部を形成するための半導体物質が開口部の底及び側壁上に形成される。
Referring to FIG. 32, the
前記活性開口部530を満たす活性部APが形成される。前記活性部APは単結晶半導体を含むが、これによって限定されない。前記活性部APが単結晶半導体を含む場合、前記活性部APは前記基板501のシード層(seed layer)として用いたエピタキシャル成長(epitaxial growth)によって形成される。これと異なり、前記活性部APは、前記活性開口部530を満たす多結晶または非晶質の半導体膜を形成した後、熱及び/またはレーザを提供して前記多結晶または非晶質半導体膜を相転移することによって形成されることもできる。前記スペーサ534が除去されない場合、前記活性部APは前記スペーサ534と同一の物質を含むことができる。前記活性部APは前記活性開口部530を満たすように形成されるか、前記活性開口部530を満たす活性部APの一部を除去してシリンダータイプに形成することもできる。
An active part AP that fills the
前記活性部APの上部にドレイン領域Dが形成される。前記ドレイン領域Dは前記活性部APの上部をドーピングさせて形成される。前記ドレイン領域Dは前記ウェルと異なる導電型のドーパントが高濃度で含まれた領域であり得る。例えば、前記ドレイン領域Dは高濃度のn型ドーパントを含む。前記ドレイン領域Dは管(tubular)状のパッド形であり得る。 A drain region D is formed on the active part AP. The drain region D is formed by doping the upper part of the active part AP. The drain region D may be a region containing a high concentration of a dopant having a conductivity type different from that of the well. For example, the drain region D includes a high concentration of n-type dopant. The drain region D may have a tubular pad shape.
図33を参照すると、前記隆起部Bの上部面上にゲート絶縁膜554が形成される。前記ゲート絶縁膜554を形成することは、前記半導体基板501を熱酸化することを含む。前記ゲート絶縁膜554が熱酸化工程によって形成される場合、前記コンタクト延長部CTの上部面上に酸化膜が形成されるので、前記ゲート絶縁膜554を形成する前に、前記凹部Aを覆い、前記隆起部Bを露出するマスク層が追加で形成される。前記マスク層は絶縁膜であり得る。
Referring to FIG. 33, a
前記ゲート絶縁膜554はシリコン酸化膜を含む。前記ゲート絶縁膜554上にゲート電極556が形成される。前記ゲート電極556の両側の半導体膜552にソースドレイン領域553が形成される。前記ソースドレイン領域553は前記半導体膜552に不純物を注入して形成される。
The
図34を参照すると、前記ゲート電極556の両側壁上にゲートスペーサ558が形成される。前記基板501上に第1層間絶縁膜560が形成される。前記第1層間絶縁膜560は前記隆起部B上の周辺回路を覆う。前記第1層間絶縁膜560はシリコン酸化膜を含む。
Referring to FIG. 34,
前記第1層間絶縁膜560をエッチングして、前記導電パターンGSL、WL1〜WL4のコンタクト延長部CT、前記活性部APの前記ドレイン領域D、及び前記周辺回路の前記ゲート電極556の上部面を各々露出するコンタクト開口部562、ビットライン開口部564、及び周辺回路開口部566が各々形成される。この時、周辺回路領域βのソースドレイン領域を露出する開口部が形成される。前記第1層間絶縁膜560のエッチングは異方性エッチング工程を利用することができる。
The first
上述のように、前記ゲート絶縁膜554が熱酸化工程で形成されて、前記セル領域αの前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTの上部面に酸化膜が形成された場合、前記第1層間絶縁膜560をエッチングする過程で前記マスク層はエッチングされ、前記コンタクト延長部CTが露出される。これと異なり、前記ゲート絶縁膜554が熱酸化工程で形成されたが、前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTの上部にマスク層を形成しないので、酸化膜が形成された場合、前記第1層間絶縁膜560をエッチングする過程で、前記酸化膜はエッチングされることができる。
As described above, when the
再び図24を参照すると、前記コンタクト開口部562、前記ビットライン開口部564及び前記周辺回路開口部566を各々埋め込むコンタクトプラグGCP、CP、ビットラインコンタクトプラグBLCP、及び周辺回路コンタクトプラグPCPが形成される。
Referring to FIG. 24 again, contact plugs GCP, CP, a bit line contact plug BLCP, and a peripheral circuit contact plug PCP are formed to fill the
接地選択コンタクトプラグGCPは前記接地選択ラインGSLのコンタクト延長部CTと電気的に接続される。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4と電気的に接続される。前記コンタクトプラグGCP、CPは各々前記導電パターンGSL、WL1〜WL4より高い伝導性を有する物質を含む。前記周辺回路コンタクトプラグPCPは前記ゲート電極556と電気的に接続される。前記周辺回路コンタクトプラグPCPは前記ゲート電極556より高い伝導性を有する物質を含む。例えば、前記コンタクトプラグGCP、CP、ビットラインコンタクトプラグBLCP、及び周辺回路コンタクトプラグPCPはタングステンを含む。
The ground selection contact plug GCP is electrically connected to the contact extension CT of the ground selection line GSL. The word line contact plug CP is electrically connected to the word lines WL1 to WL4. The contact plugs GCP and CP each include a material having higher conductivity than the conductive patterns GSL and WL1 to WL4. The peripheral circuit contact plug PCP is electrically connected to the
前記接地選択コンタクトプラグGCP上に第2導電ラインML2が形成される。前記ワードラインコンタクトプラグCP上に第1導電ラインML1が形成される。前記ビットラインコンタクトプラグBLCP上にビットラインBLが形成される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が形成される。前記第2導電ラインML2、第1導電ラインML1、ビットラインBL、及び第4導電ラインML4が形成されることは、前記第1層間絶縁膜560上に導電膜を形成し、パターニングすることを含む。
A second conductive line ML2 is formed on the ground selection contact plug GCP. A first conductive line ML1 is formed on the word line contact plug CP. A bit line BL is formed on the bit line contact plug BLCP. A fourth conductive line ML4 is formed on the peripheral circuit contact plug PCP. The formation of the second conductive line ML2, the first conductive line ML1, the bit line BL, and the fourth conductive line ML4 includes forming a conductive film on the first
前記第2導電ラインML2、第1導電ラインML1、及び第4導電ラインML4を覆う第2層間絶縁膜570が形成される。前記第2層間絶縁膜570は前記第1層間絶縁膜560と同一の物質を含むことができる。前記第2層間絶縁膜570を貫通し、ストリング選択ラインSSLのコンタクト延長部CTを露出する開口部を埋め込むストリング選択コンタクトプラグSCPが形成される。前記ストリング選択コンタクトプラグSCPは前記ストリング選択ラインSSLより伝導性が高い物質を含む。前記ストリング選択コンタクトプラグSCP上に第3導電ラインML3が形成される。前記 第3導電ラインML3を形成することは、第2層間絶縁膜570上に導電膜を形成し、パターニングすることを含む。これによって、図24を参照して説明した半導体素子が提供される。
A second
図25を参照して説明した本発明の第5実施形態の変形例に係る半導体素子の形成方法を説明する。 A method for forming a semiconductor device according to a modification of the fifth embodiment of the present invention described with reference to FIG. 25 will be described.
図25を参照すると、図27〜図34、及び図24を参照して説明した半導体素子の形成方法において、凹部A及び隆起部Bは基板500上に絶縁膜504を形成し、凹部Aが配置される基板500の部分上の絶縁膜をエッチングし、隆起部Bが配置される基板500の部分上の絶縁膜504を残して定義される。
Referring to FIG. 25, in the method of forming a semiconductor device described with reference to FIGS. 27 to 34 and FIG. 24, the recess A and the raised portion B form an insulating
前記周辺回路領域βの前記隆起部B上に半導体膜552が形成される。前記半導体膜652を形成することは、前記隆起部Bの上部面上に半導体膜552をボンディングすること、または前記半導体膜552を成長させることを含む。前記半導体膜552はシリコンを含むことができる。前記半導体膜552上にゲート絶縁膜554が形成される。以後、図33及び図34を参照して説明した周辺回路の形成方法によって周辺回路が形成される。
A
図26を参照して説明した本発明の第5実施形態の他の変形例に係る半導体素子の形成方法を説明する。 A method for forming a semiconductor device according to another modification of the fifth embodiment of the present invention described with reference to FIG. 26 will be described.
図26を参照すると、図27〜図34、及び図24を参照して説明した半導体素子の形成方法において、前記第1側壁505及び前記第2側壁506の中の少なくとも1つの側壁は、前記底面503に傾くように形成される。この場合、前記コンタクト延長部CT及び前記ダミー延長部DCTは前記底面503及び前記底部BPに傾くように形成される。前記絶縁膜510〜516の側壁部は前記底面503に傾くように形成される。
Referring to FIG. 26, in the method of forming a semiconductor device described with reference to FIGS. 27 to 34 and FIG. 24, at least one of the
本発明の第6実施形態に係る半導体素子を説明する。図35及び図36は、本発明の第6実施形態に係る半導体素子を説明するための平面図であり、図37は、図35及び図36のVI−VI’に沿って切断した断面図である。 A semiconductor device according to a sixth embodiment of the present invention will be described. 35 and 36 are plan views for explaining a semiconductor device according to the sixth embodiment of the present invention. FIG. 37 is a cross-sectional view taken along the line VI-VI ′ of FIGS. is there.
図35乃至図36、及び図37を参照すると、基板601が提供される。前記基板601は半導体基盤の半導体基板である。前記基板601はウェル(well)を含む。前記ウェルは第1導電型のドーパントを含む。前記基板601内に共通ソース領域202が配置される。前記共通ソース領域602は前記基板601のセル領域内に平板形態(plate form)に配置される。これと異なり、共通ソース領域は基板上にライン形態であり得る。例えば、前記共通ソース領域はゲート代替工程で形成されたトレンチを実現して形成される。
Referring to FIGS. 35 to 36 and 37, a
前記共通ソース領域602は高濃度のドーパントを含むことができる。前記共通ソース領域202に含まれたドーパントは前記ウェルに含まれたドーパントと異なる導電型の第2導電型であり得る。例えば、前記ウェルがp型ドーパントを含む場合、前記共通ソース領域202は高濃度のn型ドーパントを含む。 The common source region 602 may include a high concentration of dopant. The dopant included in the common source region 202 may have a second conductivity type that is different from the dopant included in the well. For example, when the well includes a p-type dopant, the common source region 202 includes a high concentration of n-type dopant.
前記基板601は凹部Aを含む。前記凹部Aは底面603と互いに対向する第1側壁605及び第2側壁606を含む。前記基板601は前記第1側壁605及び第2側壁606から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面603と平行である。前記凹部A及び前記隆起部Bは半導体基板の凹部Aが配置される部分をエッチングして、隆起部Bが配置される部分を残して形成される。この場合、前記基板601は一体の基板である。
The
前記基板601はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βには周辺回路が配置される。前記周辺回路領域βは前記隆起部Bを含む。
The
前記基板601のセル領域αに対して説明する。
The cell region α of the
前記セル領域αは前記凹部Aの前記第1側壁605と隣接した第1コンタクト領域CR1、及び前記第2側壁606と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
The cell region α includes a first contact region CR1 adjacent to the
前記基板601上に互いに離隔された導電パターンGSL、WL1〜WL4、SSLが配置される。前記導電パターンGSL、WL1〜WL4、SSLは前記基板601の前記凹部A上に順に積層された接地選択ラインGSL、ワードラインWL1〜WL4、及びストリング選択ラインSSLを含む。前記導電パターンGSL、WL1〜WL4、SSLはゲート間絶縁膜610〜614を挟んで互いに離隔されて配置される。例えば、前記接地選択ラインGSL、第1ゲート間絶縁膜610、第1ワードラインWL1、第2ゲート間絶縁膜611、第2ワードラインWL2、第3ゲート間絶縁膜612、第3ワードラインWL3、第4ゲート間絶縁膜613、第4ワードラインWL4、第5ゲート間絶縁膜614、及びストリング選択ラインSSLが順に積層されている。前記絶縁膜610〜614は前記基板601の前記凹部Aの前記底面603上の底部と、前記底部から前記第1側壁605及び前記第2側壁606上に延長される側壁部とを含む。前記ストリング選択ラインSSL上にストリング選択絶縁膜615が配置される。前記導電パターンGSL、WL1〜WL4、SSLは第1方向に延長されるライン形態であり得る。前記第1方向はVI−VI’の方向である。
Conductive patterns GSL, WL1 to WL4, SSL spaced apart from each other are disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面603上に配置された底部BPを含む。前記底部BPの長さは前記基板601の前記凹部Aから遠くなるほど短くなる。前記底部BPは前記底面603と平行である。前記底部BPは前記隆起部Bの上部面と平行である。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁605または前記第2側壁606の中の1つの側壁上に延長される(extended over)コンタクト延長部CTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。例えば、前記接地選択ラインGSLのコンタクト延長部CTが前記第1コンタクト領域CR1に配置される場合、前記接地選択ラインGSLと隣接した第1ワードラインWL1のコンタクト延長部CTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL include a contact extension CT that extends from one end of the bottom BP to one of the first and
前記コンタクト延長部CTの延長線は前記底面603と交差する。前記コンタクト延長部CTの延長線は前記底面603と直角に交差することができる。前記コンタクト延長部CTは前記基板601の前記凹部Aから距離が遠くなるほど長さが減少される。前記コンタクト延長部CTの上部面は前記隆起部Bの上部面と同一平面にある。前記コンタクト延長部CTが前記底部BPとなす角度は90゜であり得る。
An extension line of the contact extension CT intersects the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面603上の前記底部BPの他端から前記第1側面605及び前記第2側面606の中の他の1つの側面上に延長される(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。例えば、前記ストリング選択ラインSSLのダミー延長部DCTが前記第1コンタクト領域CR1に配置される場合、前記ストリング選択ラインSSLと隣接した前記第4ワードラインWL4のダミー延長部DCTは前記第2コンタクト領域CR2に配置される。
The conductive patterns GSL, WL1 to WL4, and SSL are extended from the other end of the bottom BP on the
前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと1つのダミー延長部DCTとを含む。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記コンタクト延長部CTは互いに隣接したダミー延長部DCTの間に配置される。ダミー延長部DCTと隣接したコンタクト延長部CTはその間に介在された絶縁膜の側壁部によって離隔される。 Each of the conductive patterns GSL, WL1 to WL4, SSL includes one contact extension CT and one dummy extension DCT. In one conductive pattern among the conductive patterns GSL, WL1 to WL4, and SSL, the length of the dummy extension DCT may be shorter than the length of the contact extension CT. The contact extension CT is disposed between the adjacent dummy extensions DCT. The contact extension CT adjacent to the dummy extension DCT is separated by the side wall of the insulating film interposed therebetween.
前記ダミー延長部DCT上にダミー絶縁パターン664が配置される。前記ダミー絶縁パターン664の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン664の上部面は前記ストリング選択絶縁膜615の上部面と同一平面にある。前記ダミー絶縁パターン664の側壁は前記ダミー延長部DCTの側壁と同一平面にある。前記ダミー絶縁パターン664は前記絶縁膜610〜615と同一の物質を含むことができる。
A
前記ワードラインWL1〜WL4のコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはワードラインコンタクトプラグCPであり得る。前記ワードラインWL1〜WL4の各々は前記ワードラインコンタクトプラグCPと電気的に接続される。前記ワードラインコンタクトプラグCPの幅は前記ワードラインWL1〜WL4のコンタクト延長部CTの上部面の幅より広いことがある。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4のコンタクト延長部CTと隣接したダミー延長部DCTの間の幅より広いことがある。前記ワードラインコンタクトプラグCPは第1層間絶縁膜680を貫通する。前記ワードラインコンタクトプラグCP及び前記第1層間絶縁膜680上に第1導電ラインML1が配置される。前記ワードラインコンタクトプラグCPは前記第1導電ラインML1と電気的に接続される。前記第1導電ラインML1は前記第1方向と交差する第2方向に延長される。前記第1導電ラインML1は前記ワードラインコンタクトプラグCPを通じて前記ワードラインWL1〜WL4と電気的に接続される。これと異なり、前記第1導電ラインML1は前記ワードラインWL1〜WL4と直接接続され得る。前記第1導電ラインML1を覆う第2層間絶縁膜690が配置される。前記第1層間絶縁膜680及び前記第2層間絶縁膜690は同一の物質を含むことができる。
Conductive plugs are disposed on the contact extensions CT of the word lines WL1 to WL4. The conductive plug may be a word line contact plug CP. Each of the word lines WL1 to WL4 is electrically connected to the word line contact plug CP. The word line contact plug CP may be wider than the upper surface of the contact extension CT of the word lines WL1 to WL4. The word line contact plug CP may be wider than a width between the contact extension CT of the word lines WL1 to WL4 and the adjacent dummy extension DCT. The word line contact plug CP penetrates the first
前記接地選択ラインGSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグは接地選択コンタクトプラグGCPであり得る。前記接地選択ラインGSLは前記接地選択コンタクトプラグGCPと電気的に接続される。前記接地選択コンタクトプラグGCPの幅は前記接地選択ラインGSLのコンタクト延長部CTの上部面の幅より広いことがある。前記接地選択コンタクトプラグGCPは第1層間絶縁膜680を貫通する。前記接地選択コンタクトプラグGCP及び前記第1層間絶縁膜680上に第2導電ラインML2が配置される。前記接地選択コンタクトプラグGCPは前記第2導電ラインML2と電気的に接続される。前記第2導電ラインML2は前記第2方向に延長される。前記第2導電ラインML2は前記接地選択コンタクトプラグGCPを通じて前記接地選択ラインGSLと電気的に接続される。これと異なり、前記第2導電ラインML2は前記接地選択ラインGSLと直接接続され得る。前記第2層間絶縁膜690は前記第2導電ラインML2を覆う。
A conductive plug is disposed on the contact extension CT of the ground selection line GSL. The conductive plug may be a ground selection contact plug GCP. The ground selection line GSL is electrically connected to the ground selection contact plug GCP. The width of the ground selection contact plug GCP may be wider than the width of the upper surface of the contact extension CT of the ground selection line GSL. The ground selection contact plug GCP penetrates the first
前記ストリング選択ラインSSLのコンタクト延長部CT上に導電プラグが配置される。前記導電プラグはストリング選択コンタクトプラグSCPであり得る。前記ストリング選択ラインSSLは前記ストリング選択コンタクトプラグSCPと電気的に接続される。前記ストリング選択コンタクトプラグSCPの幅は前記ストリング選択ラインSSLのコンタクト延長部CTの上部面の幅より広いことがある。前記ストリング選択コンタクトプラグSCPは第1層間絶縁膜680及び前記第2層間絶縁膜690を貫通する。前記ストリング選択コンタクトプラグSCP及び前記第2層間絶縁膜680上に第3導電ラインML3が配置される。前記ストリング選択コンタクトプラグSSLは前記第3導電ラインML3と電気的に接続される。前記第3導電ラインML3は前記第1方向に延長される。
A conductive plug is disposed on the contact extension CT of the string selection line SSL. The conductive plug may be a string selection contact plug SCP. The string selection line SSL is electrically connected to the string selection contact plug SCP. The width of the string selection contact plug SCP may be wider than the width of the upper surface of the contact extension CT of the string selection line SSL. The string selection contact plug SCP penetrates the first
前記導電ラインGSL、WL1〜WL4は前記セルアレイ領域CARの両側に分けられて配置される。導電パターンGSL、WL1〜WL4の中のいずれか1つの導電パターンと接続された導電ラインは、前記いずれか1つの導電パターンと隣接した導電パターンと接続された導電ラインと異なるコンタクト領域に配置される。例えば、前記第1ワードラインWL1と接続された第1導電ラインML1は前記第2コンタクト領域CR2に配置され、前記第1ワードラインWL1と隣接した前記接地選択ラインGSL及び前記第2ワードラインWL2と各々接続された第2導電ラインML2及び第1導電ラインML1は前記第1コンタクト領域CR1に配置される。実施形態において、導電パターンWL1〜WL4、GSLを切断するためのトレンチ及びゲート間絶縁膜が形成される(図示しない)。前記トレンチはゲート代替及び情報貯蔵膜を含む膜を満たすのに用いることができる。 The conductive lines GSL and WL1 to WL4 are arranged separately on both sides of the cell array region CAR. The conductive line connected to any one of the conductive patterns GSL, WL1 to WL4 is arranged in a different contact region from the conductive line connected to the conductive pattern adjacent to any one of the conductive patterns. . For example, the first conductive line ML1 connected to the first word line WL1 is disposed in the second contact region CR2, and the ground selection line GSL and the second word line WL2 adjacent to the first word line WL1 The second conductive line ML2 and the first conductive line ML1 connected to each other are disposed in the first contact region CR1. In the embodiment, a trench for cutting the conductive patterns WL1 to WL4 and GSL and an inter-gate insulating film are formed (not shown). The trench can be used to fill a film including a gate replacement and an information storage film.
前記凹部Aの前記底面603から上部に延長される活性部APが配置される。前記活性部APは前記基板601に垂直に延長される。前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLを貫通する。これと異なり、前記活性部APは前記導電パターンGSL、WL1〜WL4、SSLの側面と対向することができる。前記活性部APの一端が前記共通ソース領域602に電気的に接続される。前記活性部APの他端にドレイン領域623が配置される。前記ドレイン領域623は高濃度のドーパントでドーピングされた領域であり得る。前記活性部APは単結晶半導体を含む。
An active part AP extending upward from the
前記活性部APの前記ドレイン領域623上にビットラインコンタクトプラグBLCPが配置される。前記ビットラインコンタクトプラグBLCPは前記ドレイン領域623と電気的に接続され、前記第1層間絶縁膜680及び第2層間絶縁膜690を貫通する。前記ビットラインコンタクトプラグBLCPの上部にビットラインBLが配置される。前記ビットラインBLは前記ビットラインコンタクトプラグBLCPを通じて前記活性部APの前記ドレイン領域623と接続される。これと異なり、前記ビットラインBLは前記ドレイン領域623と直接接続され得る。前記ビットラインBLは前記第1方向と交差する第2方向に延長される。前記ビットラインBLは前記第3導電ラインML3と交差する。
A bit line contact plug BLCP is disposed on the
前記活性部APの側壁と前記導電パターンGSL、WL1〜WL4、SSLとの間に情報貯蔵膜640が介在される。前記情報貯蔵膜640は前記導電パターンGSL、WL1〜WL4、SSLと前記活性部APの側壁との間に配置される。前記情報貯蔵膜640は前記導電パターンGSL、WL1〜WL4、SSLと前記絶縁膜610〜615との間に配置される。
An
本発明の第6実施形態に係る情報貯蔵膜640は図12または図13を参照して説明した情報貯蔵膜であり得る。
The
前記周辺回路領域βに対して説明する。 The peripheral circuit region β will be described.
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記隆起部Bの上部面上にゲート絶縁膜674が配置される。前記ゲート絶縁膜674はシリコン酸化膜を含む。前記ゲート絶縁膜674は前記隆起部Bの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜674上にゲート電極676が配置される。前記ゲート電極676はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極676の両側壁上にスペーサ678が配置される。前記ゲート電極676の両側壁の前記隆起部Bにソースドレイン領域673が配置される。前記ソースドレイン領域673は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極676及びソースドレイン領域673上に第1層間絶縁膜670を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜690が配置される。
A peripheral circuit contact plug PCP penetrating the first interlayer insulating layer 670 is disposed on the
本発明の第6実施形態の変形例を説明する。図38は、本発明の第2実施形態の変形例を説明するための図であり、図35及び図36のVI−VI’に沿って切断した断面図である。 A modification of the sixth embodiment of the present invention will be described. FIG. 38 is a view for explaining a modification of the second embodiment of the present invention, and is a cross-sectional view taken along the line VI-VI ′ of FIGS. 35 and 36.
図35、図36、及び図38を参照すると、基板600が提供される。前記基板600内に共通ソース領域602が配置される。前記基板600は凹部Aを含む。前記凹部Aは底面603と互いに対向する第1側壁605及び第2側壁606を含む。前記基板600は前記第1側壁605及び第2側壁606から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面603と平行である。前記隆起部Bは前記基板601上に配置された絶縁膜204によって定義される。
Referring to FIGS. 35, 36, and 38, a
図35及び図36を参照すると、図1及び図2のように、前記セルアレイ部の一端の外部に延長する一配線は前記一側のワードラインのコンタクト延長部と電気的に接続される一方、前記セルアレイ部の他端の外部に延長する他の配線は前記他側のワードラインのコンタクト延長部と電気的に接続される。図35に示すように、すべてのストリング選択ラインSSLは一側で配線と接続される一方、図36に示すように、数個ストリング選択ラインは一側の配線と接続され、数個ストリング選択ラインは他層の配線と接続される。前記ワードラインは交互に選択される。すなわち、例えば、ストリングの底から上に奇数番目のワードライン(第1、第3、第5ワードライン)はストリングの一側の配線と接続され、偶数番目のワードライン(第2、第4、第6ワードライン)はストリングの他側の配線と接続される。 Referring to FIGS. 35 and 36, as shown in FIGS. 1 and 2, one wiring extending outside one end of the cell array unit is electrically connected to a contact extension of the word line on one side. Another wiring extending outside the other end of the cell array portion is electrically connected to a contact extension portion of the other word line. As shown in FIG. 35, all string selection lines SSL are connected to wiring on one side, while several string selection lines are connected to wiring on one side as shown in FIG. Are connected to wiring in other layers. The word lines are selected alternately. That is, for example, odd-numbered word lines (first, third, and fifth word lines) from the bottom to the top of the string are connected to wiring on one side of the string, and even-numbered word lines (second, fourth, The sixth word line is connected to the wiring on the other side of the string.
前記基板600はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βには周辺回路が配置される。
The
前記基板600のセル領域αに対して説明する。
The cell region α of the
前記セル領域αは前記凹部Aの前記第1側壁605と隣接した第1コンタクト領域CR1、及び前記第2側壁606と隣接した第2コンタクト領域CR2を含む。前記基板600のセル領域αには図37を参照して説明したメモリセルが配置される。
The cell region α includes a first contact region CR1 adjacent to the
前記基板600の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記周辺回路領域βの前記隆起部Bの上部面上に周辺回路が配置される。前記絶縁膜604の上部面上に半導体膜672が配置される。前記半導体膜672はポリシリコン、結晶質シリコン、及び単結晶シリコンを含むその他半導体物質を含む。前記半導体膜672上にゲート絶縁膜674が配置される。前記ゲート絶縁膜674はシリコン酸化膜を含む。前記ゲート絶縁膜674は前記隆起部Bの上部面を熱酸化して形成されたことを含む。前記ゲート絶縁膜674上にゲート電極676が配置される。前記ゲート電極676はドーピングされたポリシリコン、金属、及び金属シリサイドの中のいずれか1つを含む。前記ゲート電極676の両側壁上にゲートスペーサ678が配置される。前記ゲート電極676の両側壁の前記半導体膜672の上部面にソースドレイン領域673が配置される。前記ソースドレイン領域673は高濃度のドーパントでドーピングされた領域であり得る。
A peripheral circuit is disposed on the upper surface of the raised portion B of the peripheral circuit region β. A
前記ゲート電極676及びソースドレイン領域673上に第1層間絶縁膜160を貫通する周辺回路コンタクトプラグPCPが配置される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が配置される。前記第4導電ラインML4上に第2層間絶縁膜690が配置される。
A peripheral circuit contact plug PCP penetrating the first
本発明の第6実施形態の他の変形例に係る半導体素子を説明する。図39は、本発明の第6実施形態の他の変形例を説明するための図であり、図35及び図36のVI−VI’に沿って切断した断面図である。 A semiconductor device according to another modification of the sixth embodiment of the present invention will be described. FIG. 39 is a view for explaining another modification of the sixth embodiment of the present invention, and is a cross-sectional view taken along the line VI-VI ′ of FIGS. 35 and 36.
図35、図36、及び図39を参照すると、基板601が提供される。前記基板601内に共通ソース領域602が配置される。前記基板601は凹部Aを含む。前記凹部Aは底面603と互いに対向する第1側壁605及び第2側壁606を含む。前記第1側壁605及び前記第2側壁606の中のいずれか1つの側壁は前記凹部Aの前記底面603に傾いている。例えば、前記第1側壁605及び前記第2側壁606は前記底面603に対して50°から90°の角度を有することができる。前記第1側壁605が前記底面603に対して有する勾配と前記第2側壁606が前記底面603に対して有する勾配と同一であり得る。これと異なり、前記第1側壁605が前記底面603に対して有する勾配と前記第2側壁606が前記底面603に対して有する勾配は異なることができる。前記前記基板601は前記第1側壁605及び第2側壁606から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面603と平行である。前記基板601の凹部A及び隆起部Bは半導体基板のエッチング工程を通じて定義される。これと異なり、図38を参照して説明したように、前記隆起部Bは前記基板600上に配置された絶縁膜604によって定義され得る。
Referring to FIGS. 35, 36, and 39, a
前記基板601はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記周辺回路領域βは周辺回路を含む。
The
前記基板601のセル領域αに対して説明する。
The cell region α of the
前記セル領域αは前記凹部Aの前記第1側壁605と隣接した第1コンタクト領域CR1、及び前記第2側壁606と隣接した第2コンタクト領域CR2を含む。図37を参照して説明したメモリセルが配置される。前記導電パターンGSL、WL1〜WL4、SSLの中の1つの導電パターンで、コンタクト延長部CT及びダミー延長部DCTは底部BPに対して傾いた勾配を有する。
The cell region α includes a first contact region CR1 adjacent to the
前記コンタクト延長部CTが配置されたコンタクト領域と隣接した側壁が前記底面603となす角度は、前記コンタクト延長部CTが底部BPとなす角度と同一であり得る。第1ワードラインWL1を例にとって、コンタクト延長部CTが前記底部BPに対して有する勾配は、前記第2側壁606が前記底面603に対して有する勾配と同一であり得る。前記第1側壁605及び前記第2側壁606が前記底面603に対して有する勾配が各々異なる場合、1つの導電パターンで、コンタクト延長部CTが底部BPに対して有する勾配は、ダミー延長部DCTが底部BPに対して有する勾配と異なることができる。
The angle formed between the side wall adjacent to the contact region where the contact extension CT is disposed and the
前記基板601の周辺回路領域βに対して説明する。
The peripheral circuit region β of the
前記基板601の周辺回路領域βには図24を参照して説明した周辺回路が配置される。これと異なり、上述のように、基板が図26を参照して説明した基板の場合、半導体膜672が追加される。
The peripheral circuit described with reference to FIG. 24 is disposed in the peripheral circuit region β of the
本発明の第6実施形態に係る半導体素子の形成方法を説明する。図40〜図48は、本発明の第6実施形態に係る半導体素子を説明するための図である。 A method for forming a semiconductor device according to a sixth embodiment of the present invention will be described. 40 to 48 are views for explaining a semiconductor device according to the sixth embodiment of the present invention.
図40を参照すると、基板601が提供される。前記基板601は凹部Aを含む。前記凹部Aは底面603と互いに対向する第1側壁605及び第2側壁606を含む。前記基板601は前記第1側壁605及び第2側壁606から延長された隆起部Bを含む。前記隆起部Bの上部面は前記凹部Aの前記底面603と平行である。基板の凹部A及び隆起部Bは、凹部Aが配置される半導体基板の一部をエッチングして定義される。この場合、前記基板600は一体の基板である。
Referring to FIG. 40, a
前記基板601はセル領域α及び周辺回路領域βを含む。前記セル領域αにはメモリセルが配置される。前記セル領域αは前記凹部A及び前記隆起部Bを含む。前記周辺回路領域βは周辺回路を含む。前記周辺回路領域βは前記隆起部Bを含む。
The
前記セル領域αは前記凹部Aの前記第1側壁605と隣接した第1コンタクト領域CR1、及び前記第2側壁606と隣接した第2コンタクト領域CR2を含む。前記第1コンタクト領域CR1と前記第2コンタクト領域CR2との間にセルアレイ領域CARが配置される。前記第1コンタクト領域CR1及び第2コンタクト領域CR2は、前記セルアレイ領域CARを挟んで互いに離隔されている。
The cell region α includes a first contact region CR1 adjacent to the
前記基板601は単結晶構造の半導体(例えば、P型シリコンウェーハ)であり得る。前記基板601はウェルを含む。前記ウェルは前記基板601内にドーパントを注入させて形成される。前記ドーパントはイオン注入またはプラズマ注入を含むドーピング工程によって前記基板601内に注入される。前記基板601の上部面に共通ソース領域602が提供される。前記共通ソース領域202は前記ウェル内にドーパントをドーピングすることによって形成される。前記共通ソース領域202は前記ウェルと異なる導電型のドーパントを含む。本発明の一実施形態において、共通ソース領域はトレンチの底領域内に形成される。例えば、前記ウェルはp型ドーパントを含み、前記共通ソース領域602はn型ドーパントを含む。
The
前記基板601の前記凹部A上に犠牲膜SC1〜SC6及び絶縁膜610〜615が交互に積層される。例えば、前記基板601上に第1犠牲膜SC1、第1ゲート間絶縁膜610、第2犠牲膜SC2、第2ゲート間絶縁膜611、第3犠牲膜SC3、第3ゲート間絶縁膜612、第4犠牲膜SC4、第4ゲート間絶縁膜613、第5犠牲膜SC5、第5ゲート間絶縁膜614、第6犠牲膜SC6、及びストリング選択絶縁膜615が順に形成されることを含む。前記犠牲膜SC1〜SC6及び前記絶縁膜610〜615は前記隆起部Bの上部面上に形成される。前記犠牲膜SC1〜SC6及び前記絶縁膜610〜615は前記凹部Aの前記底面603上の底部と前記底部から前記第1側壁605及び前記第2側壁606に延長される側壁部を各々含む。
Sacrificial films SC <b> 1 to SC <b> 6 and insulating
前記犠牲膜の物質は選択的に除去されることができる物質であり得る。例えば、犠牲膜はリン酸または燐(P)を含む酸を選択的に除去することができるシリコン窒化膜を含む。前記絶縁膜610〜615はシリコン酸化膜を含む。前記犠牲膜SC1〜SC6は前記絶縁膜610〜615のエッチングを最小化しながら選択的にエッチングされる物質で形成される。例えば、前記犠牲膜SC1〜SC6はシリコン窒化膜を含む。
The material of the sacrificial layer may be a material that can be selectively removed. For example, the sacrificial film includes a silicon nitride film that can selectively remove phosphoric acid or an acid including phosphorus (P). The insulating
前記隆起部Aの上部面(upper surface)をエッチング停止膜として平坦化工程が実行される。前記平坦化工程はエッチバックまたは化学機械的研磨方式で実行される。前記隆起部Aの上部面は前記絶縁膜610〜615の側壁部の上部面と同一平面にある。前記犠牲膜SC1〜SC6の側壁部の上部面は前記絶縁膜610〜615の側壁部の上部面及び前記隆起部Bの上部面と同一平面にある。
A planarization process is performed using the upper surface of the raised portion A as an etch stop layer. The planarization process is performed by etch back or chemical mechanical polishing. The upper surface of the raised portion A is flush with the upper surfaces of the side wall portions of the insulating
図41を参照すると、交互に積層された前記絶縁膜610〜615及び犠牲膜SC1〜SC6をパターニングして、前記基板601の前記凹部Aの前記底面603を露出させる第1開口部620が形成される。前記第1開口部620形成のためのパターニングは異方性エッチング技術を用いて実施することができる。前記第1開口部620は前記凹部Aの前記底面603、前記絶縁膜610〜615の側面、及び前記犠牲膜SC1〜SC6の側面を露出させる。
Referring to FIG. 41, the insulating
図42を参照すると、前記第1開口部620の内側壁を覆う活性部APが形成される。前記活性部APは化学気相蒸着法(CVD)または原子層化学蒸着法(ALD)の中のいずれか1つを用いて前記第1開口部620の内側壁をコンフォーマルに覆うように形成される。前記活性部APはそれが接触する前記基板601と同一の導電型を有するように形成され、これによって、前記活性部APと前記基板601は電気的に接続される。例えば、前記活性部APは前記基板601と結晶の欠陥なしに、連続的につながる単結晶構造のシリコンを含む。このために、前記活性部APはエピタキシャル技術の中の1つを用いて前記露出された前記基板601から成長される。第1開口部620の残りの空間は絶縁性物質624(例えば、シリコン酸化膜、シリコン窒化膜または空気)で満たされる。前記活性部APの上部にはドレイン領域623が形成される。前記活性部APは柱、管(tubular)またはバーサイド(bar−sided)状であり得る。
Referring to FIG. 42, an active part AP that covers the inner wall of the
前記絶縁膜610〜615及び前記犠牲膜SC1〜SC6をパターニングして、前記基板601の前記凹部Aの前記底面603を露出させる予備ゲート分離領域が形成される。前記予備ゲート分離領域は前記第2方向に隣接する活性部APの間に形成される(図14参照)。前記絶縁膜610〜615及び前記犠牲膜SC1〜SC6の側壁が前記予備ゲート分離領域によって露出される。前記予備ゲート分離領域を形成することは前記第1開口部620の形成方法と同一であり得る。
The insulating
図43を参照すると、前記予備ゲート分離領域によって露出された前記犠牲膜SC1〜SC6が除去される。犠牲膜を露出するトレンチが形成され、犠牲膜を除去することはトレンチによって形成された領域を利用して実行される。前記絶縁膜610〜615の間には前記活性部APの側壁を露出させるゲート領域630が形成される。前記犠牲膜SC1〜SC6を除去する段階は前記絶縁膜610〜615、前記基板601、前記活性部AP、及び前記絶縁性物質624に対してエッチング選択比を有するエッチングレソピを用いて実施することができる。前記犠牲膜SC1〜SC6を除去する段階は乾式または湿式の方法でも良く、等方性エッチングの方法でも良い。同時に、満たされた活性部APと絶縁物質のコア部は絶縁膜610〜615が維持される支持台として作用することができる。
Referring to FIG. 43, the sacrificial films SC1 to SC6 exposed by the preliminary gate isolation region are removed. A trench exposing the sacrificial film is formed, and removing the sacrificial film is performed using a region formed by the trench. A
図44を参照すると、前記ゲート領域630が形成された結果物上に情報低貯蔵膜640がコンフォーマルに形成される。前記情報貯蔵膜640は前記ゲート領域630によって露出された活性部APの側壁上に形成される。前記情報貯蔵膜640は前記隆起部Bの上部面、前記ストリング選択絶縁膜615の上部面、及び前記ゲート領域630によって露出された絶縁膜610〜615の部分上に形成される。
Referring to FIG. 44, a low
再び図6を参照して、情報貯蔵膜640の形成方法を説明する。前記情報貯蔵膜640を形成することは、露出された前記活性部APの側壁を覆うトンネル絶縁膜242を形成し、前記トンネル絶縁膜242を覆う電荷貯蔵膜244を形成し、前記電荷貯蔵膜244を覆うブロッキング膜246を形成することを含む。
Referring to FIG. 6 again, a method for forming the
再び図44を参照すると、前記情報貯蔵膜640上に前記予備ゲート分離領域及び前記ゲート領域630を満たす予備ゲート導電膜650が形成される。前記予備ゲート導電膜650は優れたステップカバレッジを提供する化学気相蒸着法(CVD)または原子層化学蒸着法(ALD)を用いて形成された多結晶シリコン膜、シリサイド膜、及び金属膜の中の少なくともいずれか1つを含む。一方、前記情報貯蔵膜640は前記基板601上にも形成され、前記予備ゲート導電膜650は前記基板601から電気的に分離する。
Referring to FIG. 44 again, a preliminary gate
図45を参照すると、前記予備ゲート導電膜650の形成後、エッチング工程が実行される。前記エッチング工程は湿式エッチング及び乾式エッチング方法を利用して実行される。前記隆起部Bの上部面上の前記予備ゲート導電膜650及び前記情報貯蔵膜640が除去される。前記予備ゲート分離領域の予備ゲート導電膜650が除去される。
Referring to FIG. 45, after the preliminary gate
次の工程は図14F及び図14Gで説明した実施形態と類似である。 The next step is similar to the embodiment described in FIGS. 14F and 14G.
前記予備ゲート導電膜650をパターニングして、導電パターンGSL、WL1〜WL4、SSLが形成される。
The preliminary gate
前記導電パターンGSL、WL1〜WL4、SSLは前記凹部Aの前記底面503上に配置された底部BPを含む。前記導電パターンGSL、WL1〜WL4、SSLは前記底部BPの一端から前記第1側壁605または前記第2側壁606の中の1つの側壁上に延長される(extended over)コンタクト延長部CTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのコンタクト延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのコンタクト延長部が配置されるコンタクト領域は異なることができる。前記コンタクト延長部CTの露出された上部面は前記隆起部Bの上部面と同一平面にある。
The conductive patterns GSL, WL1 to WL4, and SSL include a bottom portion BP disposed on the
前記導電パターンGSL、WL1〜WL4、SSLは前記底面603上の前記底部BPの他端から前記第1側面605及び前記第2側面606の中の他の1つの側面上に延長される(extended over)ダミー延長部DCTを含む。前記導電パターンGSL、WL1〜WL4、SSLの中のいずれか1つの導電パターンのダミー延長部が配置されるコンタクト領域と、前記いずれか1つの導電パターンと隣接した他の導電パターンのダミー延長部が配置されるコンタクト領域は異なることができる。前記導電パターンGSL、WL1〜WL4、SSLの各々は1つのコンタクト延長部CTと1つのダミー延長部DCTとを含む。
The conductive patterns GSL, WL1 to WL4, and SSL are extended from the other end of the bottom BP on the
露出された前記コンタクト延長部CTの上部面を覆うマスクパターン660が形成される。前記マスクパターン660はダミー延長部DCTを露出させる。前記マスクパターン660を形成することは、前記基板601上にマスク膜を形成し、前記マスク膜をパターニングすることを含む。前記マスクパターン660は前記導電パターンGSL、WL1〜WL4、SSL及び前記絶縁膜610〜615に対してエッチング選択比を有する物質を含む。例えば、前記マスクパターン660はシリコン窒化膜またはフォトレジストパターンを含む。
A
図46を参照すると、前記マスクパターン660をエッチングマスクとして用いて、前記マスクパターン660によって露出されたダミー延長部DCTの一部がエッチングされる。前記ダミー延長部DCTの一部がエッチングされ、ダミーリセス部662が形成される。前記ダミー延長部DCTの長さは前記コンタクト延長部CTの長さより短いことがある。前記ダミーリセス部662によって前記絶縁膜610〜615の側壁部の一部が露出される。前記ダミー延長部DCTをエッチングすることは、前記導電パターンGSL、WL1〜WL4、SSLに対するエッチング率が前記マスクパターン660及び前記絶縁膜610〜615より高いエッチングレシピを利用することができる。前記マスクパターン660が除去される。
Referring to FIG. 46, a part of the dummy extension DCT exposed by the
図47を参照すると、前記ダミーリセス部662を埋め込むダミー絶縁パターン664が形成される。前記ダミー絶縁パターン664を形成することは、前記基板601上にダミー絶縁膜を形成し、前記隆起部Bの上部面または前記ストリング選択絶縁膜615の上部面をエッチング停止膜として平坦化工程を実行することを含む。前記ダミー絶縁パターン664の上部面は前記隆起部Bの上部面と同一平面にある。前記ダミー絶縁パターン664の上部面は前記ストリング選択絶縁膜615及び前記コンタクト延長部CTの上部面と同一平面にある。
Referring to FIG. 47, a
前記隆起部Bの上部面上にゲート絶縁膜674が形成される。前記ゲート絶縁膜674は熱酸化工程を通じて形成される。前記ゲート絶縁膜674は40〜300Å厚さのシリコン酸化膜を含む。前記ゲート絶縁膜674が熱酸化工程で形成される場合、露出された前記セル領域αの前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTの上部面に酸化膜が形成されるので、前記ゲート絶縁膜674を形成する前に、前記凹部Aを覆い、前記隆起部Bを露出するマスク層が追加で形成される。前記マスク層は絶縁膜であり得る。
A
前記ゲート絶縁膜674上にゲート電極676が形成される。前記ゲート電極676の両側の前記隆起部Bにソースドレイン領域673が形成される。前記ソースドレイン領域673は高濃度のドーパントでドーピングされた領域であり得る。
A
図48を参照すると、前記ゲート電極676の両側にゲートスペーサ678が形成される。前記基板601の全面を覆う第1層間絶縁膜680が形成される。前記第1層間絶縁膜680はシリコン酸化膜を含む。前記第1層間絶縁膜680をエッチングして、前記コンタクト延長部CTの上部面を露出するコンタクト開口部686、前記ドレイン領域623を露出するビットライン開口部684、及び前記周辺回路領域βの前記ゲート電極676を露出する周辺回路開口部686が形成される。前記ソースドレイン領域を露出させる開口部が形成される。前記第1層間絶縁膜680をエッチングすることは、異方性エッチング工程を利用することを含む。
Referring to FIG. 48,
上述のように、前記ゲート絶縁膜674が熱酸化工程で形成され、前記セル領域αの前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTの上部面にマスク層を形成した場合、前記第1層間絶縁膜680をエッチングする過程で前記マスク層はエッチングされ、前記コンタクト延長部CTが露出される。これと異なり、前記ゲート絶縁膜674が熱酸化工程で形成されたが、前記導電パターンGSL、WL1〜WL4、SSLのコンタクト延長部CTの上部にマスク層を形成しないので、酸化膜が形成された場合、前記第1層間絶縁膜680をエッチングする過程で、前記酸化膜が除去されて前記コンタクト延長部CTが露出される。
As described above, when the
再び図37を参照すると、前記コンタクト開口部682、前記ビットライン開口部684、及び前記周辺回路開口部686を各々埋め込むコンタクトプラグGCP、CP、ビットラインコンタクトプラグBLCP、及び周辺回路コンタクトプラグPCPが形成される。
Referring to FIG. 37 again, contact plugs GCP, CP, bit line contact plugs BLCP, and peripheral circuit contact plugs PCP filling the
接地選択コンタクトプラグGCPは前記接地選択ラインGSLのコンタクト延長部CTと電気的に接続される。前記ワードラインコンタクトプラグCPは前記ワードラインWL1〜WL4と電気的に接続される。前記コンタクトプラグGCP、CPは各々前記導電パターンGSL、WL1〜WL4、SSLより高い伝導性を有する物質を含む。前記周辺回路コンタクトプラグPCPは前記ゲート電極676と電気的に接続される。前記周辺回路コンタクトプラグPCPは前記ゲート電極676より高い伝導性を有する物質を含む。例えば、前記コンタクトプラグGCP、CP、ビットラインコンタクトプラグBLCP、及び周辺回路コンタクトプラグPCPはタングステンを含む。
The ground selection contact plug GCP is electrically connected to the contact extension CT of the ground selection line GSL. The word line contact plug CP is electrically connected to the word lines WL1 to WL4. The contact plugs GCP and CP each include a material having higher conductivity than the conductive patterns GSL, WL1 to WL4 and SSL. The peripheral circuit contact plug PCP is electrically connected to the
前記接地選択コンタクトプラグGCP上に第2導電ラインML2が形成される。前記ワードラインコンタクトプラグCP上に第1導電ラインML1が形成される。前記ビットラインコンタクトプラグBLCP上にビットラインBLが形成される。前記周辺回路コンタクトプラグPCP上に第4導電ラインML4が形成される。前記第2導電ラインML2、第1導電ラインML1、ビットラインBL、及び第4導電ラインML4を形成されることは、前記第1層間絶縁膜680上に導電膜を形成し、パターニングすることを含む。
A second conductive line ML2 is formed on the ground selection contact plug GCP. A first conductive line ML1 is formed on the word line contact plug CP. A bit line BL is formed on the bit line contact plug BLCP. A fourth conductive line ML4 is formed on the peripheral circuit contact plug PCP. Forming the second conductive line ML2, the first conductive line ML1, the bit line BL, and the fourth conductive line ML4 includes forming a conductive layer on the first
前記第2導電ラインML2、第1導電ラインML1、及び第4導電ラインML4を覆う第2層間絶縁膜690が形成される。前記第2層間絶縁膜690は前記第1層間絶縁膜680と同一の物質を含むことができる。前記第2層間絶縁膜690を貫通し、ストリング選択ラインSSLのコンタクト延長部CTを露出する開口部を埋め込むストリング選択コンタクトプラグSCPが形成される。前記ストリング選択コンタクトプラグSCPは前記ストリング選択ラインSSLより伝導性が高い物質を含む。前記ストリング選択コンタクトプラグSCP上に第3導電ラインML3が形成される。前記第3導電ラインML3を形成することは、第2層間絶縁膜690上に導電膜を形成し、パターニングすることを含む。これによって、図37を参照して説明した半導体素子が提供される。
A second
図38を参照して説明した本発明の第6実施形態の変形例に係る半導体素子の形成方法を説明する。 A method for forming a semiconductor device according to a modification of the sixth embodiment of the present invention described with reference to FIG. 38 will be described.
図38を参照すると、図40〜図48、及び図37を参照して説明したメモリセルの形成方法において、前記基板600に前記凹部A及び前記隆起部Bを形成することは、前記基板600上に絶縁膜604を形成し、凹部A上の絶縁膜604をエッチングし、隆起部B上の絶縁膜604を残すことを含む。
Referring to FIG. 38, in the method of forming a memory cell described with reference to FIGS. 40 to 48 and 37, forming the concave portion A and the raised portion B on the
図47を参照して説明した周辺回路の形成方法において、前記周辺回路領域βの前記隆起部Bの上部面上に半導体膜672が形成される。例えば、前記半導体膜672は前記隆起部Bの前記絶縁膜604上にボンディングする工程または前記半導体膜672を成長させることを利用して形成される。例えば、前記半導体膜672は多結晶シリコンまたは単結晶シリコンを含む。前記半導体膜672上にゲート絶縁膜674が形成される。
In the method for forming a peripheral circuit described with reference to FIG. 47, a
図39を参照して説明した本発明の第6実施形態の他の変形例に係る半導体素子の形成方法を説明する。 A method for forming a semiconductor device according to another modification of the sixth embodiment of the present invention described with reference to FIG. 39 will be described.
図39を参照すると、図40〜図48、及び図37を参照して説明した半導体素子の形成方法において、前記第1側壁605及び前記第2側壁606の中の少なくとも1つの側壁は、前記底面603に傾くように形成される。この場合、前記コンタクト延長部CT及び前記ダミー延長部DCTは前記底面603及び前記底部BPに傾くように形成される。前記絶縁膜610〜615の側壁部は前記底面603に傾くように形成される。
Referring to FIG. 39, in the method of forming a semiconductor device described with reference to FIGS. 40 to 48 and 37, at least one of the
本発明の第1実施形態及び第3実施形態に係る半導体素子は上述の図24〜図26及び図27〜図34を参照して説明した半導体素子の形成方法を参照して形成される。 The semiconductor elements according to the first and third embodiments of the present invention are formed with reference to the method for forming a semiconductor element described with reference to FIGS. 24 to 26 and FIGS. 27 to 34 described above.
本発明の第2実施形態及び第4実施形態に係る半導体素子は、上述の図37〜図39及び図40〜図48を参照して説明した半導体素子の形成方法を参照して形成される。 The semiconductor elements according to the second and fourth embodiments of the present invention are formed with reference to the method for forming a semiconductor element described with reference to FIGS. 37 to 39 and FIGS. 40 to 48 described above.
本発明の適用例を説明する。 An application example of the present invention will be described.
図49は、本発明の実施形態に係る半導体素子を含むメモリシステムの一例を示す概略ブロック図である。 FIG. 49 is a schematic block diagram showing an example of a memory system including the semiconductor element according to the embodiment of the present invention.
図49を参照すると、メモリシステム1100は、PDA、ポータブル(Portable)コンピュータ、ウェッブタブレット(webtablet)、無線電話機(wirelessphone)、モバイルフォン(mobilephone)、デジタルミュージックプレーヤ(Digitalmusicplayer)、メモリカード(memorycard)、または情報を無線環境で送信及び/または受信することができるすべての素子に適用することができる。
Referring to FIG. 49, the
メモリシステム1100はコントローラ1110、キーパッド(keypad)、キーボード及びディスプレイのような入出力装置1120、メモリ1130、インターフェース1140、及びバス1150を含む。メモリ1130とインターフェース1140はバス1150を通じて相互疎通する。
The
コントローラ1110は少なくとも1つのマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラ、またはそれらと類似な他のプロセス装置を含む。メモリ1130はコントローラによって実行された命令を貯蔵するのに用いることができる。入出力装置1120はシステム1100の外部からデータまたは信号が入力されるか、またはシステム1100の外部にデータまたは信号を出力する。例えば、入出力装置1120はキーボード、キーパッドまたはディスプレイ素子を含む。
The
メモリ1130は本発明の実施形態に係る不揮発性メモリ素子を含む。メモリ1130はまた他の種類のメモリ、任意の随時接近が可能な揮発性メモリ、その他多様な種類のメモリをさらに含む。
The
インターフェース1140はデータを通信ネットワークに送り出すか、またはネットワークからデータを受ける役割を果たす。
The
図50は、本発明の実施形態に係る半導体素子を備えるメモリカードの一例を示す概略ブロック図である。 FIG. 50 is a schematic block diagram showing an example of a memory card including the semiconductor element according to the embodiment of the present invention.
図50を参照すれと、高容量のデータ貯蔵能力を支援するためのメモリカード1200は、本発明に係るフラッシュメモリ装置1210を装着する。本発明に係るメモリカード1200はホスト(Host)とフラッシュメモリ装置1210との間の諸般のデータ交換を制御するメモリコントローラ1220を含む。
Referring to FIG. 50, a
SRAM1221はプロセッシングユニット1222の動作メモリとして用いられる。ホストインターフェース1223はメモリカード1200と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック1224はマルチビットフラッシュメモリ装置1210から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインターフェース1225は本発明のフラッシュメモリ装置1210とインタフェーシングする。プロセシングユニット1222はメモリコントローラ1220のデータ交換のための諸般の制御動作を実行する。図示しないが、本発明に係るメモリカード1200はホスト(Host)とのインタフェーシングのためのコードデータを貯蔵するROM(図示しない)などをさらに提供することができることはこの分野の通常的な知識を習得した者等に自明である。
The
図51は、本発明に係る半導体素子を装着する情報処理システムの一例を示す概略ブロック図である。 FIG. 51 is a schematic block diagram showing an example of an information processing system for mounting a semiconductor element according to the present invention.
図51を参照すると、モバイル器機やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム1310が装着される。本発明に係る情報処理システム1300は、フラッシュメモリシステム1310と、システムバス760に電気的に各々接続されたモデム1320と、中央処理装置1330と、RAM1340と、ユーザインターフェース1350とを含む。フラッシュメモリシステム1310は上述のメモリシステムまたはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム1310には中央処理装置1330によって処理されたデータまたは外部から入力されたデータが貯蔵される。ここで、上述のフラッシュメモリシステム1310は半導体ディスク装置(SSD)に構成することができ、この場合、情報処理システム1300は大容量のデータをフラッシュメモリシステム1310に安定的に貯蔵することができる。そして信頼性の増大によって、フラッシュメモリシステム1310はエラー訂正に必要となる資源を節減することができるので、高速のデータ交換機能を情報処理システム1300に提供することができる。図示しないが、本発明に係る情報処理システム1300は、応用チップセット(Application Chipset)、カメライメージプロセッサ(Camera Image Processor:CIS)、入出力装置をさらに包含できることはこの分野の通常の知識を習得した者には自明であろう。
Referring to FIG. 51, the
また、本発明に係るフラッシュメモリ装置またはメモリシステムは多様な形態のパッケージに実装することができる。例えば、本発明に係るフラッシュメモリ装置またはメモリシステムはPoP(Package on Package)、Ball grid arrays(BGAs)、Chip scale packages(CSPs)、Plastic Leaded Chip Carrier(PLCC)、Plastic Dual In−Line Package(PDIP)、Die in Waffle Pack、Die in Wafer Form、Chip On Board(COB)、Ceramic Dual In−Line Package(CERDIP)、Plastic Metric Quad Flat Pack(MQFP)、Thin Quad Flatpack(TQFP)、Small Outline(SOIC)、Shrink Small Outline Package(SSOP)、Thin Small Outline(TSOP)、Thin Quad Flatpack(TQFP)、System In Package(SIP)、Multi Chip Package(MCP)、Wafer−level Fabricated Package(WFP)、Wafer−Level Processed Stack Package(WSP)などのような方式でパッケージ化して実装される。 In addition, the flash memory device or the memory system according to the present invention can be mounted in various forms of packages. For example, the flash memory device or the memory system according to the present invention includes PoP (Package on Package), Ball grid arrays (BGAs), Chip scale packages (CSPs), Plastic Leaded Chip Carrier (PLCC), and Plastic-In-DneP ), Die in Waffle Pack, Die in Wafer Form, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat (TQF) C), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), MultiChip Package (MCP), W It is packaged and implemented by a method such as Level Processed Stack Package (WSP).
図52は、本発明の実施形態に係る不揮発性メモリ素子のブロック図である。 FIG. 52 is a block diagram of a nonvolatile memory element according to an embodiment of the present invention.
図52を参照すると、本発明に係る不揮発性メモリ素子1400は、メモリセルアレイ1430、コントロールロジック回路1440、電圧発生器1410、セルアレイ1430の両側に配置されたデコーディング回路1420、及びページバッファ1450を含む。
Referring to FIG. 52, a
前記半導体メモリ素子は基板、実質的に基板に法線として配置されるメモリストリング、及び少なくとも2つのロウデコーダを含む。前記メモリストリングは複数の貯蔵セルと、複数のワードラインとを含む。前記複数のワードラインは、前記メモリストリングの第1側の一ロウデコーダと電気的に接続されたワードラインの第1グループ、及び前記メモリストリングの第2側の他のロウデコーダと電気的に接続されたワードラインの第2グループを含む。前記セルアレイ部の一端及び他端の外部に延長する配線は両側のロウデコーダと接続される。これによって、第1ロウデコーダは前記メモリストリングの第1側のストリング選択ラインの一グループと接続され、第2ロウデコーダは前記メモリストリングの第2側のストリング選択ラインの他グループと接続される。これとは異なり、2つのロウデコーダの中のいずれか1つはすべてのストリング選択ラインと接続することができる。 The semiconductor memory device includes a substrate, a memory string disposed substantially normal to the substrate, and at least two row decoders. The memory string includes a plurality of storage cells and a plurality of word lines. The plurality of word lines are electrically connected to a first group of word lines electrically connected to one row decoder on the first side of the memory string and to another row decoder on the second side of the memory string. A second group of word lines. Wirings extending outside one end and the other end of the cell array portion are connected to row decoders on both sides. Accordingly, the first row decoder is connected to one group of string selection lines on the first side of the memory string, and the second row decoder is connected to another group of string selection lines on the second side of the memory string. In contrast, any one of the two row decoders can be connected to all the string selection lines.
前記メモリセルアレイ1400は行(またはワードライン)及び列(またはビットライン)で構成されたマットリンスに配列されたメモリセルを含む。前記メモリセルはNANDまたはNOR構造に配列される。NAND構造において、各メモリセルスクリング直列に接続されたトランジスタを含む。
The
本発明の概念は、端が階段形(staircase form)で形成され、導電プラグと接続されたワードラインWL1〜WLnを有する半導体素子に適用することができることは当業者に自明である。 It is obvious to those skilled in the art that the concept of the present invention can be applied to a semiconductor device having word lines WL1 to WLn that are formed in a staircase form at an end and connected to a conductive plug.
前記コントロールロジック回路1440は不揮発性メモリ素子1400の動作の全般を制御するように構成される。実施形態において、コントロールロジック回路1440は直列のプログラム動作を制御する。例えば、コントロールロジック回路1440はプログラムシーケンスを貯蔵するステートマシン(state machine)であり得る。しかし、当業者であれば、コントロールロジック回路1440は本明細書に記載した内容に制限されないことは自明である。例えば、コントロールロジック回路1440は読み出し及び消去動作をコントロールするように構成される。
The
前記コントロールロジック回路1440は、ロウアドレスに反応して選択されたワードライン、非選択されたワードライン、ストリング選択ラインSSL、接地選択ラインGSL、及び共通ソースラインCSLを駆動する。
The
前記デコーディング回路1429は電圧発生器1410によって発生された電圧を利用して上部ラインを駆動する。例えば、プログラム動作において、前記デコーディング回路1420はプログラム電圧Vpgm及びパス電圧Vpassを各々選択されたワードライン及び非選択されたワードラインに印加する。
The decoding circuit 1429 drives the upper line using the voltage generated by the
前記ページバッファ1450は感知増幅器または書き込みドライバ(driver)として動作することができる。読み出し動作において、前記ページバッファ1450は前記メモリセルアレイ1430からデータを読み出す。特に、前記ページバッファ1450はビットライン電圧を感知し、前記ビットライン電圧によってデータを区別し、区別されたデータを内部に貯蔵する。
The
100、101 基板
103 凹部Aの底面
104 突出部
105、106 第1、第2側壁
110 接地選択絶縁膜
111〜115 第1〜第5ゲート間絶縁膜
116 ストリング選択絶縁膜
124 ダミー絶縁パターン
132 情報貯蔵膜
134 第1絶縁膜(トンネル誘電膜)
135 電荷貯蔵膜
136 第2絶縁膜(ブロッキング膜)
160 第1層間絶縁膜
170 第2層間絶縁膜
100, 101
135
160 First
Claims (43)
前記基板に対して垂直(Z方向とする)に形成され、且つ、各々複数の貯蔵セル(メモリセル)を含む複数のメモリストリングからなるメモリストリングアレイ(X、Y方向に整列しているとする)と、
Z方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに接続された第1部分、及び前記第1部分から延伸され前記基板に対して上方(Z方向に)に傾斜する第2部分を含み、
前記メモリストリングアレイは前記複数のワードラインの各々の第1部分 に配置され、前記ワードラインの各々に接続されて各々対応する前記貯蔵セルを形成し、
前記複数のワードラインの第1グループは前記メモリストリングアレイの第1の側方に配置された第1導電ラインのグループの各々と電気的に接続され、前記複数のワードラインの第2グループは前記メモリストリングアレイの第2の側方に配置された第2導電ラインのグループの各々と電気的に接続されることを特徴とする半導体メモリ素子。 A flat substrate;
It is assumed that the memory string array (aligned in the X and Y directions) is formed perpendicular to the substrate (referred to as the Z direction) and includes a plurality of memory strings each including a plurality of storage cells (memory cells). )When,
A plurality of word lines overlapped with each other in the Z direction,
Each of the word lines is formed in parallel with the substrate, and includes a first portion connected to the memory string, and a second portion extending from the first portion and inclined upward (in the Z direction) with respect to the substrate. Including
The memory string array is disposed in a first portion of each of the plurality of word lines and connected to each of the word lines to form a corresponding storage cell;
The first group of the plurality of word lines is electrically connected to each of the first group of conductive lines disposed on the first side of the memory string array, and the second group of the plurality of word lines is A semiconductor memory device, wherein the semiconductor memory device is electrically connected to each of a group of second conductive lines disposed on a second side of the memory string array.
前記ワードラインの第1グループは前記メモリストリングの上部から底部に向かってカウンティングしてモジュロ(modulo)3で第1番目の貯蔵セルと各々接続され、
前記ワードラインの第2グループは前記メモリストリングアレイの上部から底部に向かってカウンティングしてモジュロ3で第2番目の貯蔵セルと各々接続され、
前記ワードラインの第3グループは前記メモリストリングアレイの上部から底部に向かってカウンティングしてモジュロ3で第0番目の貯蔵セルと各々接続されることを特徴とする請求項1に記載の半導体メモリ素子。 A third group of word lines connected to a third conductive line and disposed on a third side of the memory string array;
A first group of word lines is connected from a top to a bottom of the memory string and connected to a first storage cell by a modulo 3;
A second group of word lines is connected from the top to the bottom of the memory string array and connected to a second storage cell by modulo 3;
2. The semiconductor memory device of claim 1, wherein the third group of word lines is counted from the top to the bottom of the memory string array and is connected to the 0th storage cell in a modulo 3 manner. .
前記基板上に配置された周辺領域をさらに含むことを特徴とする請求項1に記載の半導体メモリ素子。 The substrate is horizontal and the memory string is vertical;
The semiconductor memory device of claim 1, further comprising a peripheral region disposed on the substrate.
前記チャンバは、前記基板内のシリコンリセスを含み、前記メモリストリング、ビットライン、及びワードラインの各々の延長部は前記シリコンリセス内に配置されることを特徴とする請求項1に記載の半導体メモリ素子。 A chamber (recess) on the flat substrate;
The semiconductor memory of claim 1, wherein the chamber includes a silicon recess in the substrate, and an extension of each of the memory string, bit line, and word line is disposed in the silicon recess. element.
前記チャンバは前記基板の上部面上の絶縁壁を含み、前記メモリストリング、ビットライン、及びワードラインの延長部は前記絶縁壁の周りに配置されることを特徴とする請求項1に記載の半導体メモリ素子。 Further comprising a chamber on the flat substrate;
The semiconductor of claim 1, wherein the chamber includes an insulating wall on an upper surface of the substrate, and the memory string, bit line, and word line extensions are disposed around the insulating wall. Memory element.
1つのロウデコーダは前記第1グループのワードラインの側方に配置され、他のロウデコーダは前記第2グループのワードラインの側方に配置されることを特徴とする請求項6に記載の半導体メモリ素子。 Further comprising at least two row decoders;
7. The semiconductor according to claim 6, wherein one row decoder is disposed on a side of the first group of word lines, and another row decoder is disposed on a side of the second group of word lines. Memory element.
前記2つのロウデコーダの中の第1ロウデコーダは、Y方向に沿ってカウントして偶数番目、または奇数番目からなる前記ストリング選択ラインのグループのいずれか1つと接続され、
前記2つのロウデコーダの中の第2ロウデコーダは、前記ストリング選択ラインのグループの他の1つと各々接続されることを特徴とする請求項22に記載の半導体メモリ素子。 And a plurality of string selection lines each connected to a plurality of memory strings aligned in the X direction and spaced apart and aligned in parallel with each other in the Y direction,
The first row decoder of the two row decoders is connected to any one of the groups of the string selection lines that are even-numbered or odd-numbered counting in the Y direction,
23. The semiconductor memory device of claim 22, wherein a second row decoder of the two row decoders is connected to the other one of the group of string selection lines.
前記2つのロウデコーダの中の第2ロウデコーダは、すべてのストリング選択ライン、及び前記ワードラインのグループの他の1つと各々接続されることを特徴とする請求項22に記載の半導体メモリ素子。 The first row decoder of the two row decoders is connected to any one of all string selection lines and a group of even-numbered or odd-numbered word lines counted along the Z direction,
23. The semiconductor memory device of claim 22, wherein a second row decoder of the two row decoders is connected to all string selection lines and the other one of the group of word lines.
前記基板上にチャンバ(凹部)を形成し、
絶縁膜及び犠牲膜を前記チャンバ内に交互に蒸着し、各膜は、水平な第1部分、及び前記基板に対して上方に傾斜する少なくとも1つの第2部分を含み、
前記基板に垂直であり、前記重畳した膜を貫通して基板に到達するホール(貫通孔)を形成し、
前記ホール内に前記基板と垂直にメモリストリングを蒸着してメモリストリングアレイを形成し、
前記メモリストリングは複数の貯蔵セルを含み、
犠牲膜を導電膜に各々取り替え、複数の延伸されたワードラインを形成し、
前記離隔して重畳した複数のワードラインのうち、奇数番目のワードラインを、前記メモリストリングアレイの第1の側方に配置した導電ラインと接続し、偶数番目のワードラインを前記メモリストリングアレイの第2の側方に配置した導電ラインと各々接続することを含むことを特徴とする半導体メモリ素子の製造方法。 Provide a flat substrate,
Forming a chamber (recess) on the substrate;
Insulating films and sacrificial films are alternately deposited in the chamber, each film including a horizontal first portion and at least one second portion inclined upward with respect to the substrate;
Forming a hole (through hole) perpendicular to the substrate and penetrating the superimposed film to reach the substrate;
A memory string array is formed by depositing a memory string perpendicularly to the substrate in the hole,
The memory string includes a plurality of storage cells;
Each sacrificial film is replaced with a conductive film to form a plurality of stretched word lines,
Of the plurality of word lines that are spaced apart from each other, odd-numbered word lines are connected to conductive lines arranged on the first side of the memory string array, and even-numbered word lines are connected to the memory string array. A method of manufacturing a semiconductor memory device, comprising connecting each of the conductive lines to a second side.
X−cutのためにトレンチを形成し、メモリストリングを2つの平行なストリングに分けることをさらに含むことを特徴とする請求項28に記載の半導体メモリ素子の製造方法。 The vertical memory string is a barside shape;
29. The method of claim 28, further comprising forming a trench for X-cut and dividing the memory string into two parallel strings.
前記基板に対して垂直(Z方向とする)に形成された複数のメモリストリングからなるメモリストリングアレイ(X、Y方向に整列しているとする)と、
前記メモリストリングは複数の貯蔵セル(メモリセル)を含み、
Z方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに結合された第1部分、及び前記第1部分から延伸され前記基板に対して上方(Z方向に)に傾斜する第2部分を含み、
前記メモリストリングのアレイは前記複数のワードラインの各々の第1部分 に配置され、前記ワードラインの各々に結合されて各々対応する前記貯蔵セルを形成し、
前記Z方向に重畳した複数のワードラインのうち、奇数番目のワードラインは前記メモリストリングアレイの第1の側方に配置された第1導電ラインのグループ内の各々の導電ラインと電気的に接続され、
偶数番目のワードラインは前記メモリストリングアレイの第2の側方に配置された第2導電ラインのグループ内の各々の導電ラインと電気的に接続されることを特徴とする半導体メモリ素子。 A substrate,
A memory string array (assumed to be aligned in the X and Y directions) composed of a plurality of memory strings formed perpendicular to the substrate (referred to as the Z direction);
The memory string includes a plurality of storage cells (memory cells),
A plurality of word lines overlapped with each other in the Z direction,
Each of the word lines is formed in parallel to the substrate, and includes a first portion coupled to the memory string, and a second portion extending from the first portion and inclined upward (in the Z direction) with respect to the substrate. Including
An array of memory strings is disposed in a first portion of each of the plurality of word lines and coupled to each of the word lines to form a corresponding storage cell;
Of the plurality of word lines superimposed in the Z direction, odd-numbered word lines are electrically connected to the respective conductive lines in the group of first conductive lines arranged on the first side of the memory string array. And
The even-numbered word line is electrically connected to each conductive line in a group of second conductive lines arranged on the second side of the memory string array.
前記基板に対して垂直(Z方向とする)に形成された複数のメモリストリングからなるメモリストリングアレイ(X、Y方向に整列しているとする)と、
前記メモリストリングは複数の貯蔵セル(メモリセル)を含み、
Z方向に互いに離隔して重畳した複数のワードラインとを含み、
前記ワードラインは各々前記基板に平行に形成され、前記メモリストリングに結合された第1部分、及び前記第1部分から延伸され前記基板に対して上方(Z方向に)に傾斜する第2部分を含み、
前記メモリストリングのアレイは前記複数のワードラインの各々の第1部分 に配置され、前記ワードラインの各々に結合されて各々対応する前記貯蔵セルを形成し、
前記ワードラインは前記メモリストリングアレイの第1の側方に配置された第1導電ラインと選択的に接続された第1ワードライン、及び前記メモリストリングアレイの第2の側方に配置された第2導電ラインと選択的に接続された第2ワードラインを含むことを特徴とする半導体メモリ素子。 A substrate,
A memory string array (assumed to be aligned in the X and Y directions) composed of a plurality of memory strings formed perpendicular to the substrate (referred to as the Z direction);
The memory string includes a plurality of storage cells (memory cells),
A plurality of word lines overlapped with each other in the Z direction,
Each of the word lines is formed in parallel to the substrate, and includes a first portion coupled to the memory string, and a second portion extending from the first portion and inclined upward (in the Z direction) with respect to the substrate. Including
An array of memory strings is disposed in a first portion of each of the plurality of word lines and coupled to each of the word lines to form a corresponding storage cell;
The word line is a first word line selectively connected to a first conductive line disposed on a first side of the memory string array, and a second word line disposed on a second side of the memory string array. A semiconductor memory device comprising a second word line selectively connected to two conductive lines.
前記基板に対して垂直(Z方向とする)に形成された複数のメモリストリングからなるメモリストリングアレイ(X、Y方向に整列しているとする)と、
前記メモリストリングは複数の貯蔵セル(メモリセル)を含み、
Z方向に互いに離隔して重畳した複数のワードラインと、
少なくとも2つのロウデコーダとを含み、
前記複数のワードラインは、前記メモリストリングアレイの第1の側方に配置された1つのロウデコーダと電気的に接続されたワードラインの第1グループと、前記メモリストリングアレイの第2の側方に配置された他のロウデコーダと電気的に接続されたワードラインの第2グループとを含むことを特徴とする半導体メモリ素子。 A substrate,
A memory string array (assumed to be aligned in the X and Y directions) composed of a plurality of memory strings formed perpendicular to the substrate (referred to as the Z direction);
The memory string includes a plurality of storage cells (memory cells),
A plurality of word lines that are spaced apart from each other in the Z direction;
And at least two row decoders,
The plurality of word lines include a first group of word lines electrically connected to one row decoder disposed on a first side of the memory string array, and a second side of the memory string array. And a second group of word lines electrically connected to another row decoder disposed in the semiconductor memory device.
前記第1ロウデコーダは、前記メモリストリングアレイの第1の側方に配置した導電ラインを介して前記ストリング選択ラインの第1のグループと接続され、
前記第2ロウデコーダは、前記メモリストリングアレイの第2の側方に配置した導電ラインを介して前記ストリング選択ラインの残りからなるグループと接続されることを特徴とする請求項40に記載の半導体メモリ素子。 And a plurality of string selection lines each connected to a plurality of memory strings aligned in the X direction and spaced apart and aligned in parallel with each other in the Y direction,
The first row decoder is connected to the first group of string selection lines via a conductive line disposed on a first side of the memory string array;
41. The semiconductor of claim 40, wherein the second row decoder is connected to a group consisting of the rest of the string selection lines through a conductive line disposed on a second side of the memory string array. Memory element.
前記基板上にチャンバ(凹部)を形成し、
前記チャンバ内に絶縁膜及び導電膜を交互に蒸着し、
前記導電膜は複数のワードラインを形成し、
各膜は、水平な第1部分、及び前記基板に対して上方に傾斜する少なくとも1つの第2部分を含み、
前記基板に垂直であり、前記重畳した膜を貫通して前記基板に到達するホール(貫通孔)を形成し、
前記ホール内に前記基板と垂直にメモリストリングを形成してメモリストリングアレイを形成し、
前記メモリストリングは複数の貯蔵セルを含み、
前記離隔して重畳した複数のワードラインのうち、奇数番目のワードラインを前記メモリストリングアレイの第1の側方に配置したコンタクトパッドに接続し、偶数番目のワードラインを前記メモリストリングアレイの第2の側方に配置したコンタクトパッドに接続することを特徴とする半導体メモリ素子の製造方法。 Provide a flat substrate,
Forming a chamber (recess) on the substrate;
Insulating films and conductive films are alternately deposited in the chamber,
The conductive film forms a plurality of word lines;
Each membrane includes a horizontal first portion and at least one second portion inclined upwardly relative to the substrate;
Forming a hole (through hole) perpendicular to the substrate and penetrating the superimposed film to reach the substrate;
A memory string array is formed by forming a memory string perpendicular to the substrate in the hole,
The memory string includes a plurality of storage cells;
Out of the plurality of spaced apart word lines, odd-numbered word lines are connected to contact pads arranged on the first side of the memory string array, and even-numbered word lines are connected to the first number of the memory string array. 2. A method of manufacturing a semiconductor memory device, wherein the semiconductor memory device is connected to a contact pad disposed on a side of the semiconductor device.
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